JP2887950B2

JP2887950B2 - ダイナミックｒａｍの読み出し回路

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Publication number: JP2887950B2
Application number: JP3165445A
Authority: JP
Inventors: 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-07-05
Filing date: 1991-07-05
Publication date: 1999-05-10
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Also published as: JPH0512854A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックRAMの読
み出し回路に関するもので、例えばビット線対の電位
を、MOSFETのゲート電極で受けて、その電位に応じたMO
SFETのオン抵抗によって共通データ線にデータを転送す
るというダイレクトビット線センシング方式のダイナミ
ックRAMに有効な技術に関するものである。

【０００２】

【従来の技術】従来の技術について、図１６,図１７を
用いて説明する。図１６に示すのは、メモリセル10をビ
ット線12に接続し、ワード線11によりビット線12にメモ
リセル10の情報を読みだし、センスアンプ回路14,15を
このセンスアンプ回路の駆動線20(SAP),22(SAN)を用い
て活性化することでビット線12の電位差を増幅するDRAM
の回路の１部を示したものである。上述した以外にビッ
ト線12をイコライズ、あるいはプリチャージする回路24
と、この回路24を制御する制御線23とプリチャージ電位
供給線230も接続されている。30はブロックを示す。

【０００３】また、非アドレスマルチプレックスDRAM
（参考文献１：K.YANAGISAWA et al.,1989 イーエスエスシーアイシ
ESSCIRC,PP.184-187）や、低電圧６４MビットDRAM（参
考文献２：Y.NAKAGOME et al.,1990 シンホ゜シ゛ュームオンウ゛
イエルエスアイオンサーキットSYMPOSIUMON VLSI CIRCUITS,PP.17-
18）に、従来のDRAMのセンスアンプ回路として良く使わ
れているクロスカップル型のCMOSフリップフロップセン
スアンプ回路14,15（図16のQ1,Q2,Q3,Q4）以外に、ビッ
ト線(BL,/BL)12と共通データ線(DQ,/DQ)13を電気的に分
離するために、MOSFET（Q9,Q10）のゲート電極でビット
線12の電位を受け、接地線（Vss）と共通データ線（DQ,
/DQ）13とを、MOSFET（Q9,Q10）と、コラムデコード回
路21で選択されたコラム選択線(CL)19で制御されるMOSF
ET（Q7,Q8）16のオン抵抗を介して接続し、読み出しす
るというタイプのセンスアンプ回路が追加されている。
この技術の導入の背景は、共通データ線(DQ,/DQ)13の浮
遊容量が、DRAMの高集積化によって増加する一方、セン
スアンプトランジスタ（Q1,Q2,Q3,Q4）14,15の電流駆動
力は、低電圧化によって小さくなっている。このため、
ビット線12の増幅が十分なされる前に、ビット線12と共
通データ線13とをスイッチを介して接続すると、前記ビ
ット線のデータがつぶされてしまうという問題点がある
ため、高速化の妨げとなっている。そこで、ビット線12
と共通データ線13とを、電気的に分離して読み出しを行
うビット線ダイレクトセンシング方式の導入の必要があ
ったのである。

【０００４】上述した、従来の回路の動作説明図を図１
７に示す。ローアドレス取り込みストローブ/RASが、ロ
ーになるとまず、ワード線11が立ち上がり、ビット線12
に電位差が生ずる。次に、コラム選択線19が立ち上がる
と、ダイレクトビット線センスアンプ回路（Q9,Q10)の
共通ソースにI1,I2の電流が流れる。この電流差を共通
データ線13を介して次段のアンプに伝送する。

【０００５】

【発明が解決しようとする課題】しかしながら、最悪の
場合、数10mVのビット線12の電位差を電流I1,I2に変換
して数100mmの長さを持つ共通データ線13に読みだすた
め、共通データ線の容量,抵抗のアンバランスに対して
マージンがなく、次段のアンプの誤動作を誘発する。こ
の問題を解決する方法としては、共通データ線13の長さ
を短くするか、あるいは、電流I1,I2の電流差を大きく
する必要がある。しかしながら、DQ線の長さを短くする
方法は、メモリセルアレイの分割などが必要になり、そ
れに伴うアンプやデコーダなどの周辺回路も必要になる
ことからチップ面積の増大を招く。また、上述の電流差
を増幅するために、新たに各ビット線ごとにアンプを設
けたとしても、その接続されたアンプを一斉に活性化す
ると消費電流の面で問題である。本発明は、上述の問
題点に鑑みて試されたもので、大規模容量化と高速化を
図りつつ、その動作の安定化を図ったDRAMを提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明の第１の手段とし
ては、メモリセルに接続された第１のビット線と、前記
第１のビット線と電気的に対をなす第２のビット線にそ
れぞれのゲートが接続され、ソースが共通に第１の電位
供給線に接続された第１、第２のトランジスタと、前記
第１、第２のトランジスタのドレインがそれぞれ、第１
の制御線によって制御される第３、第４のトランジスタ
を介して接続された第１のデータ線およびこの第１のデ
ータ線と電気的に対をなす第２のデータ線と、前記第
１、第２のトランジスタのドレインにそれぞれのゲート
が接続され、前記第２、第１のトランジスタのドレイン
にそれぞれのドレインが接続された第５、第６のトラン
ジスタと、前記第５、第６のトランジスタのソースに接
続された第２の制御線とを備えたダイナミックRAMの読
み出し回路である。

【０００７】第２の手段として、前記第２の制御線を、
コラムアドレスの情報によって制御される前記第１の制
御線と共有化する。

【０００８】第３の手段として、前記第５、第６のトラ
ンジスタのソースに接続された第２の制御線の代わりに
前記第５、第６のトランジスタのソースを共通に第７の
トランジスタのドレインに接続し、前記第７のトランジ
スタのソースを前記第１の制御線に接続し、前記第７の
トランジスタのゲートを第３の制御線に接続したことを
特徴とする。

【０００９】第４の手段として、前記第３の制御線は、
ローアドレスの情報によって制御される、イコライズ、
プリチャージ信号と共有化する。

【００１０】第５の手段として、前記第１のビット線
と第２のビット線にそれぞれのゲートが接続され、前記
第２のビット線と前記第１のビット線にそれぞれのドレ
インが接続された第８、第９のトランジスタと、前記第
８、第９のトランジスタの共通ソースと前記第１、第２
のトランジスタの共通ソースとが接続された第４の制御
線とを有することを特徴とする。

【００１１】第６の手段として、前記第１のビット線と
第２のビット線に、それぞれのドレインが接続され、前
記第２、第１のトランジスタのドレインにそれぞれのソ
ースが接続された第１０、第１１のトランジスタと、前
記第１０、第１１のトランジスタのゲートに接続された
第６の制御線と、前記第１０、第１１のトランジスタと
は逆の極性をもち、前記第１、第２のビット線にそれぞ
れのゲートが接続され、前記第２、第１のビット線にそ
れぞれのドレインが接続され、第５の制御線にそれぞれ
のソースが接続された第１２、第１３のトランジスタと
を有することを特徴とする。

【００１２】第７の手段として、前記第５の制御線と前
記第６の制御線を共有化した。

【００１３】

【作用】本発明は、上述の第１の手段の構成によって、
従来、例えば、前記第１、第２の２個のトランジスタか
らなる第１のアンプだけで、前記第１、第２のビット線
の電位差を電流差に変換し、前記第１の制御線によって
制御される前記第３、第４のスイッチを介して、前記第
１、第２のデータ線に読みだしていたが、本発明では、
前記第１、第２のデータ線に読みだす前にさらに、前記
第５、第６の２個のトランジスタからなる第２のアンプ
を設け、さらに、前記第５、第６のトランジスタの共通
ソースに第２の制御線を接続することで、選択的に（例
えば、コラムアドレスの情報によって選択）前記第２の
アンプを活性化して、前記電流差を増幅することがで
き、次段のアンプの入力電流を大きくできる。

【００１４】また上述の第２の手段の構成によって、前
記第２の制御線と、前記第１の制御線を共有化すること
で制御を簡単化し、制御線を半分にできる。

【００１５】また上述の第３の手段の構成によって、前
記第２のアンプを、第７のトランジスタと、第１、第３
の制御線を用いて、さらに選択的に（例えば、コラムア
ドレスの情報にさらに、ローアドレスの情報を加味して
選択）活性化して前記電流差を増幅することができる。

【００１６】さらに、上述の第４の手段の構成によっ
て、前記第３の制御線をローアドレスの情報によって制
御される、イコライズ、プリチャージ信号と、共有化す
ることで制御を簡単化し、制御線を半分にできる。

【００１７】さらに、上述の第５の手段の構成によっ
て、制御線を新たに追加しなくても、前記第８、第９の
トランジスタのソースを共通に制御する第４の制御線に
前記第１、第２のトランジスタの共通ソースを接続し、
アドレス情報を持った前記第４の制御線によって前記第
１のアンプを選択的（例えば、ローアドレスの情報によ
って選択）に活性化し、前記第２のアンプも前記第２の
制御線によって選択的（例えば、コラムアドレスの情報
によって選択）に活性化して前記電流差を増幅すること
ができる。

【００１８】さらに、上述の第６の手段の構成によっ
て、前記第１、第２のトランジスタのドレインを、第６
の制御線によって制御される第１０、第１１のトランジ
スタによって、前記第１、第２のビット線に接続するこ
とで、前記第１、第２のトランジスタが、前記第８、第
９のトランジスタの働きも兼ねることができ、前記第
８、第９のトランジスタを省くことができる。

【００１９】さらに、上述の第７の手段の構成によっ
て、前記第６の制御線を、前記第１２、第１３のトラン
ジスタの共通ソースに接続されている第５の制御線と共
有することで前記第６の制御線を省くことができる。

【００２０】

【実施例】

（実施例１）以下本発明のダイナミックRAMの読み出し
回路の第１の実施例について、図１,図２を参照しなが
ら説明する。図１は本発明の第１の実施例における読み
出し回路のうち、特にセンスアンプ回路の回路図を示す
ものである。基本的には、図１６,図１７に示した従来
の回路と同じであるので、簡単のために、以下の説明で
は、同じところは、同一番号を付して詳細な説明は省略
する。

【００２１】図１において、メモリセルに接続された第
１のビット線12(BL)と、この第１のビット線12(BL)と電
気的に対をなす第２のビット線12(/BL)に、それぞれ第
１,第２のトランジスタ(Q10,Q9)のゲートを接続する。
第１、第２のトランジスタ(Q10,Q9)のドレインをそれぞ
れ、第１のデータ線13(/DQ)と、この第１のデータ線13
(/DQ)と電気的に対をなす第２のデータ線13(DQ)に、第
１の制御線であるコラムの選択線19によって制御される
第３,第４のトランジスタ(Q8,Q7)を介して接続する。コ
ラムの選択線19はAYn21によりデコードされる。

【００２２】第１、第２のトランジスタ(Q10,Q9)のソー
スを共通に接地線に接続し、第５,第６のトランジスタ
(Q11,Q12)のゲートをそれぞれ第１、第２のトランジス
タ(Q10,Q9)のドレインに接続する。第５、第６のトラン
ジスタ(Q11,Q12)のドレインをそれぞれ、第２、第１の
トランジスタ(Q9,Q10)のドレインに接続し、第５、第６
のトランジスタ(Q11,Q12)のソースを共通に第２の制御
線であるコラムの選択線190に接続する。コラムの選択
線190はAYm210によりデコードされる。

【００２３】上述の動作の説明図を図２に示した。出力
電流差が大きくなっている以外は、従来例の図１７と同
じであるので説明は省略する。

【００２４】従来、第１、第２の２個のトランジスタ(Q
10,Q9)からなる第１のアンプだけで、第１、第２のビッ
ト線の電位差を電流差に変換し、第１、第２のデータ線
13に読みだしていたが、本実施例では、第１、第２のデ
ータ線13に読みだす前にさらに、第５、第６の２個のト
ランジスタ(Q11,Q12)からなる第２のアンプを設け、さ
らに、第５、第６のトランジスタの共通ソースにコラム
の選択線190(CVC)を接続することにより、選択的（例え
ば、コラムアドレスの情報によって選択）に第２のアン
プ（Q11,Q12）を活性化して電流差を増幅することがで
き、不必要なコラムのアンプを活性化することなく、低
消費電力で次段のアンプの入力電流を高速に大きくでき
る。

【００２５】なお、上述の説明でのAYm210とAYn21とい
う２種類のコラムデコード線はそれぞれ異なるアドレス
によって決定されていてもよく、コラムの選択線19,190
の本数が必ずしも同じでなくてよいことを示している。

【００２６】（実施例２）以下本発明のダイナミックRA
Mの読み出し回路の第２の実施例について、図３、図４
を参照しながら説明する。第１の実施例の回路と異なる
点のみ説明すると、第２の制御線（AYmによりデコード
されるコラムの選択線190)を、第１の制御線（AYnによ
りデコードされるコラムの選択線19）と共有化すること
で、第１の制御線19(CL)がスイッチトランジスタ（Q7,Q
8）ゲートを制御するだけでなく、アンプの働きをする
トランジスタ（Q11,Q12）の電源を兼ねることができ、
制御が簡単化し、さらに制御線の本数も減らすことがで
きる。上述の動作の説明図を図４に示した。

【００２７】（実施例３）以下本発明のダイナミックRA
Mの読み出し回路の第３の実施例について、図５,図６を
参照しながら説明する。第５、第６のトランジスタ（Q1
1,Q12）のゲートをそれぞれ第１、第２のトランジスタ
（Q10,Q9）のドレインに接続し、第５、第６のトランジ
スタ（Q11,Q12）のドレインをそれぞれ、第２、第１の
トランジスタのドレインに接続する。さらに、第５、第
６のトランジスタ（Q11,Q12）のソースを共通に第７の
トランジスタ（Q13）のドレインに接続し、第７のトラ
ンジスタのソースを第１の制御線19に接続し、第７のト
ランジスタのゲートをローアドレス300(AXn)によって制
御される第３の制御線31（BLK）に接続する。

【００２８】第２のアンプ（Q11,Q12）を、第７のトラ
ンジスタ（Q13）と、第１、第３の制御線を用いて、さ
らに選択的に（例えば、コラムアドレスの情報にさら
に、ローアドレスの情報を加味して選択）活性化して前
記電流差を増幅することができ、上述の第１、第２の実
施例の回路よりさらなる低消費電力化が可能である。上
述の動作の説明図を図６に示した。

【００２９】特に本実施例の回路は、例えば16MビットD
RAM以降、用いられるようになった図７に示すような、
メモリセルアレイとそれに対応するように接続されたセ
ンスアンプ回路アレイからなるブロック30が多数あり、
それらに共通に第１の制御線（コラムの選択線19）が接
続されている回路構成の場合に特に有効である。

【００３０】（実施例４）以下本発明のダイナミックRA
Mの読み出し回路の第４の実施例について、図８,図９を
参照しながら説明する。第３の実施例と比較して異なる
点のみ説明すると、第３の制御線30（BLK）を、ローア
ドレスの情報によって制御される、例えば、イコライ
ズ、プリチャージ制御信号23と共有化することで、新た
に制御回路300、制御線30を設ける必要がなく、回路構
成が簡略化でき低面積化を実現するのに有利である。上
述の動作の説明図を図９に示した。

【００３１】（実施例５）以下本発明のダイナミックRA
Mの読み出し回路の第５の実施例について、図１０、図
１１を参照しながら説明する。第１のビット線12（BL）
と、第２のビット線12（/BL）に、それぞれ第８、第９
のトランジスタ（Q2,Q1）のゲートを接続し、第９、第
８のトランジスタ（Q1,Q2）のドレインを、それぞれ、
第１のビット線12（BL）と、第２のビット線12（/BL）
に接続し、第８、第９のトランジスタのソースを共通
に第１、第２のトランジスタ（Q10,Q9）の共通ソースと
第４の制御線22（SAN）に接続する。さらに、第５、第
６のトランジスタ（Q11,Q12）のゲートをそれぞれ第
１、第２のトランジスタ（Q10,Q9）のドレインに接続
し、第５、第６のトランジスタ（Q11,Q12）のドレイン
をそれぞれ、第２、第１のトランジスタ（Q10,Q9）のド
レインに接続し、さらに、第５、第６のトランジスタの
ソースを共通に第１の制御線19（CL）に接続した。上述
の動作の説明図を図１１に示した。

【００３２】本実施例は上述の構成によって、制御線を
新たに追加しなくても、第８、第９のトランジスタ（Q
2,Q1）のソースを共通に制御する第４の制御線22（SA
N）に第１、第２のトランジスタ（Q10,Q9）の共通ソー
スを接続すると、第４の制御線（SAN）が、もともと、
ローアドレスによって選択されたワード線11が立ち上が
ったブロック30のセンスアンプのみ、活性化するように
制御されているため、第４の制御線によって第３のアン
プ（Q1,Q2）を選択的（例えば、ローアドレスの情報に
よって選択）に活性化し、第２のアンプ（Q11,Q12）も
第１の制御線19によって選択的（例えば、コラムアドレ
スの情報によって選択）に活性化して電流差を増幅する
ことができる。第３、第４の実施例と比較して、第７の
トランジスタ（Q13）が必要なく、さらに制御回路が簡
略化でき、低面積化を実現するのに有利である。

【００３３】（実施例６）以下本発明のダイナミックRA
Mの読み出し回路の第６の実施例について、図１２,図１
３を参照しながら説明する。第１のビット線12（BL）と
第２のビット線12（/BL）に、それぞれ第１０、第１１
のトランジスタ（Q5,Q6）のドレインを接続し、第１
０、第１１のトランジスタ（Q5,Q6）のソースをそれぞ
れ第２、第１のトランジスタ（Q9,Q10）のドレインに接
続する。

【００３４】第１０、第１１のトランジスタ（Q5,Q6）
とは、逆の極性をもつ第１２、第１３のトランジスタ
（Q4,Q3）のゲートをそれぞれ、第１、第２のビット線
に接続し、第１２、第１３のトランジスタ（Q4,Q3）の
ドレインをそれぞれ、第２、第１のビット線に接続し、
第１２、第１３のトランジスタのソースを共通に第５の
制御線20（SAP）に接続し、第１０、第１１のトランジ
スタ（Q5,Q6）のゲートに第６の制御線25（SEG）に接続
した。上述の動作の説明図を図１３に示した。

【００３５】本実施例は、以上の構成により、第１、第
２のトランジスタ（Q10,Q9）が、第８、第９（Q2,Q1）
のトランジスタの働き（リフレッシュアンプ）も兼ねる
ことができ、第８、第９（Q2,Q1）のトランジスタを省
くことができる。

【００３６】本実施例の回路において、第１、第２トラ
ンジスタの共通ソース線は、直接、接地線に接続しても
良い。その理由は、第６の制御線25（SEG）が、オンに
ならないと、ビット線と前記第１のアンプ（Q9,Q10）の
出力が接続されないからである。その時、第５、第６の
トランジスタ（Q11,Q12）の制御を、第２の実施例の様
に制御すれば、消費電流の点でも問題ない。さらに、前
記した様に第１、第２のトランジスタ（Q9,Q10）の共通
ソース線が、直接、接地線であると、ビット線をリフレ
ッシュする時に、一斉に前記ビット線を増幅するときの
遅延を小さくでき、隣接ビット線間のノイズの問題も軽
減できる。

【００３７】（実施例７）以下、本発明のダイナミック
RAMの読み出し回路の第７の実施例について、図１４、
図１５を参照しながら説明する。簡単のために前記第６
の実施例と異なる所のみ説明する。第５の制御線20（SA
P）と第６の制御線25(SEG)を共有化したことで、第６の
制御線を省略できる。

【００３８】また、図１４に示しているように、遅延素
子を介して第５の制御線20（SAP）と第１０、第１１の
トランジスタ（Q5,Q6）のゲートを接続することで第１
のアンプの出力と、ビット線を接続するタイミングを任
意に設定できる。

【００３９】

【発明の効果】以上のように本発明は、最悪の場合、数
10mVという微少なビット線の電位差を、クロスカップル
型カレントミラーセンスアンプを各ビット線ごとに設け
ることで、高速に高利得で、電流I1,I2に変換して、数1
00mmの長さを持つ共通データ線に読みだすため、共通デ
ータ線の容量、抵抗のアンバランスに対して、従来に比
較してマージンを確保でき、次段のアンプを安定に動作
させることができる。また、前記カレントミラーセンス
アンプの電源は、ローアドレス及びコラムアドレスによ
って選択的に活性化するので、低消費電力化の点で有利
である。以上の様に本発明は、高密度、高速DRAMの読み
出し回路において、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における読み出し回路の
回路図

【図２】同実施例における読み出し回路の動作説明図

【図３】本発明の第２の実施例における読み出し回路の
回路図

【図４】同実施例における読み出し回路の動作説明図

【図５】本発明の第３の実施例における読み出し回路の
回路図

【図６】同実施例における読み出し回路の動作説明図

【図７】同実施例における読み出し回路の動作説明図

【図８】本発明の第４の実施例における読み出し回路の
回路図

【図９】同実施例における読み出し回路の動作説明図

【図１０】本発明の第５の実施例における読み出し回路
の回路図

【図１１】同実施例における読み出し回路の動作説明図

【図１２】本発明の第６の実施例における読み出し回路
の回路図

【図１３】同実施例における読み出し回路の動作説明図

【図１４】本発明の第７の実施例における読み出し回路
の回路図

【図１５】同実施例における読み出し回路の動作説明図

【図１６】従来例における読み出し回路の回路図

【図１７】同実施例における読み出し回路の動作説明図

【符号の説明】

12 ビット線 13 共通データ線対 19 第１の制御線 190 第２の制御線 31 第３の制御線 22 第４の制御線 20 第５の制御線 25 第６の制御線 14 第１２、第１３のトランジスタ 15 第８、第９のトランジスタ 16 第３、第４のトランジスタ 17 第５、第６のトランジスタ 18 第１０、第１１のトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルに接続された第１のビット線
と、前記第１のビット線と電気的に対をなす第２のビッ
ト線にそれぞれのゲートが接続され、ソースが共通に第
１の電位供給線に接続された第１、第２のトランジスタ
と、前記第１、第２のトランジスタのドレインがそれぞ
れ、第１の制御線によって制御される第３、第４のトラ
ンジスタを介して接続された第１のデータ線およびこの
第１のデータ線と電気的に対をなす第２のデータ線と、
前記第１、第２のトランジスタのドレインにそれぞれの
ゲートが接続され、前記第２、第１のトランジスタのド
レインにそれぞれのドレインが接続された第５、第６の
トランジスタと、前記第５、第６のトランジスタのソー
スに接続された第２の制御線とを備えたダイナミックRA
Mの読み出し回路。
【請求項２】請求項１記載の第２の制御線は、コラムア
ドレスの情報によって制御される第１の制御線と共通で
あることを特徴とするダイナミックRAMの読みだし回
路。
【請求項３】請求項１記載の第５、第６のトランジスタ
のソースに接続された第２の制御線の代わりに前記第
５、第６のトランジスタのソースを共通に第７のトラン
ジスタのドレインに接続し、前記第７のトランジスタの
ソースを前記第１の制御線に接続し、前記第７のトラン
ジスタのゲートを第３の制御線に接続したことを特徴と
するダイナミックRAMの読み出し回路。
【請求項４】請求項３記載の第３の制御線は、ローアド
レスの情報によって制御される、イコライズ、プリチャ
ージ信号と共通であることを特徴とするダイナミックRA
Mの読みだし回路。
【請求項５】請求項１記載において、第１のビット線と
第２のビット線にそれぞれのゲートが接続され、前記第
２のビット線と前記第１のビット線にそれぞれのドレイ
ンが接続された第８、第９のトランジスタと、前記第
８、第９のトランジスタの共通ソースと前記第１、第２
のトランジスタの共通ソースとが接続された第４の制御
線とを有することを特徴とするダイナミックRAMの読み
出し回路。
【請求項６】請求項１記載において、第１のビット線と
第２のビット線に、それぞれのドレインが接続され、前
記第２、第１のトランジスタのドレインにそれぞれのソ
ースが接続された第１０、第１１のトランジスタと、前
記第１０、第１１のトランジスタのゲートに接続された
第６の制御線と、前記第１０、第１１のトランジスタと
は逆の極性をもち、前記第１、第２のビット線にそれぞ
れのゲートが接続され、前記第２、第１のビット線にそ
れぞれのドレインが接続され、第５の制御線にそれぞれ
のソースが接続された第１２、第１３のトランジスタと
を有することを特徴とするダイナミックRAMの読み出し
回路。
【請求項７】請求項６記載の第６の制御線と第５の制御
線を共有化したことを特徴とするダイナミックRAMの読
み出し回路。