JP2940844B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭ等
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置の回路の
一部（メモリブロックの１つ）を示している。図５に
は、メモリセルアレイ１、行デコーダ２、列プリデコー
ダ３、列デコーダ４、メインアンプ２０、出力回路６、
ワード線３０、ビット線対３１及びデータ線対３２等が
示されている。本明細書では、ビット線対３１の一方を
ビット線３１Ａ、他方をビット線３１Ｂと示す。同様
に、データ線対３２の一方をデータ線３２Ａ、他方をデ
ータ線３２Ｂと示す。
一部（メモリブロックの１つ）を示している。図５に
は、メモリセルアレイ１、行デコーダ２、列プリデコー
ダ３、列デコーダ４、メインアンプ２０、出力回路６、
ワード線３０、ビット線対３１及びデータ線対３２等が
示されている。本明細書では、ビット線対３１の一方を
ビット線３１Ａ、他方をビット線３１Ｂと示す。同様
に、データ線対３２の一方をデータ線３２Ａ、他方をデ
ータ線３２Ｂと示す。
【０００３】図５のメモリブロックは、２５６個の列デ
コーダ、及び２５６個のビット線対を有している。
コーダ、及び２５６個のビット線対を有している。
【０００４】行デコーダ２は、入力された行アドレスに
応じて、複数本のワード線３０から１本のワード線３０
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
応じて、複数本のワード線３０から１本のワード線３０
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
【０００５】列プリデコーダ３は、入力された列アドレ
ス（ＣＡ０−ＣＡ７）に応じて、それぞれ４本の信号線
からなる４組の信号線セット（ＣＡ０１、ＣＡ２３、Ｃ
Ａ４５、ＣＡ６７）の内、それぞれの組から１本の信号
線を選択的にアクティブにする。列プリデコーダ３によ
って選択的にアクティブにされた信号線の組み合わせに
応じて、０番の列デコーダから２５５番の列デコーダま
でのいづれかが選択され、その列デコーダに接続された
列信号線４７がアクティブにされる。このとき、その列
信号線４７に接続されたスイッチングトランジスタ３４
がオン状態となることにより、ビット線対３１とデータ
線対３２とが電気的に接続される。
ス（ＣＡ０−ＣＡ７）に応じて、それぞれ４本の信号線
からなる４組の信号線セット（ＣＡ０１、ＣＡ２３、Ｃ
Ａ４５、ＣＡ６７）の内、それぞれの組から１本の信号
線を選択的にアクティブにする。列プリデコーダ３によ
って選択的にアクティブにされた信号線の組み合わせに
応じて、０番の列デコーダから２５５番の列デコーダま
でのいづれかが選択され、その列デコーダに接続された
列信号線４７がアクティブにされる。このとき、その列
信号線４７に接続されたスイッチングトランジスタ３４
がオン状態となることにより、ビット線対３１とデータ
線対３２とが電気的に接続される。
【０００６】ビット線プリチャージ信号発生回路７は、
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線３１Ａ、３１Ｂの
それぞれの電位が１／２Ｖｃｃにプリチャージされる。
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線３１Ａ、３１Ｂの
それぞれの電位が１／２Ｖｃｃにプリチャージされる。
【０００７】センスアンプ駆動発生回路８は、ビット線
対３１がプリチャージされている時は、ＰＭＯＳセンス
アンプ駆動信号線４８及びＮＭＯＳセンスアンプ駆動信
号線４９の電位をそれぞれ１／２Ｖｃｃとし、センスア
ンプ９が動作している時は、ＰＭＯＳセンスアンプ駆動
信号線４８の電位をＶｃｃに、ＮＭＯＳセンスアンプ駆
動信号線４９の電位をＧＮＤとする。
対３１がプリチャージされている時は、ＰＭＯＳセンス
アンプ駆動信号線４８及びＮＭＯＳセンスアンプ駆動信
号線４９の電位をそれぞれ１／２Ｖｃｃとし、センスア
ンプ９が動作している時は、ＰＭＯＳセンスアンプ駆動
信号線４８の電位をＶｃｃに、ＮＭＯＳセンスアンプ駆
動信号線４９の電位をＧＮＤとする。
【０００８】センスアンプ９は、メモリセル３３からビ
ット線対３１に読みだされた電位差を増幅する。
ット線対３１に読みだされた電位差を増幅する。
【０００９】メインアンプ２０は、データ線対３２の電
位差を増幅する。出力回路６は、メインアンプ２０の出
力に応じて、メモリセル３３に記憶されていたデータを
特定するための信号を出力端子３５に出力する。
位差を増幅する。出力回路６は、メインアンプ２０の出
力に応じて、メモリセル３３に記憶されていたデータを
特定するための信号を出力端子３５に出力する。
【００１０】タイミング発生回路１０は、行デコーダ
２、ビット線プリチャージ信号発生回路７、センスアン
プ駆動信号発生回路８、列プリデコーダ３、メインアン
プ２０のそれぞれに接続された信号線５１−５５を予め
決められたタイミングでアクティブにする。
２、ビット線プリチャージ信号発生回路７、センスアン
プ駆動信号発生回路８、列プリデコーダ３、メインアン
プ２０のそれぞれに接続された信号線５１−５５を予め
決められたタイミングでアクティブにする。
【００１１】図６は、メインアンプ２０及び出力回路６
の回路例を示す。メインアンプ２０は、２つの差動増幅
器６０、６１を有している。図７は、従来の差動増幅器
６０の回路例を示す。図７に示すように、差動増幅器６
０は、−入力端子６３Ｂに接続されているＮＭＯＳトラ
ンジスタ８０、＋入力端子６３Ａに接続されているＮＭ
ＯＳトランジスタ８１、及びＮＭＯＳトランジスタ８０
のソースとＮＭＯＳトランジスタ８１のソースとの接合
点８８の電位をプルダウンするためのトランジスタ８４
を有している。差動増幅器６１の構成も差動増幅器６０
の構成と同様である。
の回路例を示す。メインアンプ２０は、２つの差動増幅
器６０、６１を有している。図７は、従来の差動増幅器
６０の回路例を示す。図７に示すように、差動増幅器６
０は、−入力端子６３Ｂに接続されているＮＭＯＳトラ
ンジスタ８０、＋入力端子６３Ａに接続されているＮＭ
ＯＳトランジスタ８１、及びＮＭＯＳトランジスタ８０
のソースとＮＭＯＳトランジスタ８１のソースとの接合
点８８の電位をプルダウンするためのトランジスタ８４
を有している。差動増幅器６１の構成も差動増幅器６０
の構成と同様である。
【００１２】以下、差動増幅器６０の動作を以下の
（１）、（２）の場合に分けて説明する。差動増幅器６
１の動作も差動増幅器６０の動作と同様である。
（１）、（２）の場合に分けて説明する。差動増幅器６
１の動作も差動増幅器６０の動作と同様である。
【００１３】（１）メインアンプ２０の活性化端子６２
に入力される活性化信号の電位がローレベル（Ｌ）の場
合、差動増幅器６０の出力端子６９から出力される信号
の電位はローレベル（Ｌ）である。
に入力される活性化信号の電位がローレベル（Ｌ）の場
合、差動増幅器６０の出力端子６９から出力される信号
の電位はローレベル（Ｌ）である。
【００１４】（２）メインアンプ２０の活性化端子６２
に入力される活性化信号の電位がハイレベル（Ｈ）の場
合、さらに以下の（ａ）、（ｂ）の場合に分けられる。
に入力される活性化信号の電位がハイレベル（Ｈ）の場
合、さらに以下の（ａ）、（ｂ）の場合に分けられる。
【００１５】（ａ）＋入力端子６３Ａに入力される信号
の電位が−入力端子６３Ｂに入力される信号の電位より
高い場合は、差動増幅器６０の出力端子６９から出力さ
れる信号の電位はハイレベル（Ｈ）となる。
の電位が−入力端子６３Ｂに入力される信号の電位より
高い場合は、差動増幅器６０の出力端子６９から出力さ
れる信号の電位はハイレベル（Ｈ）となる。
【００１６】（ｂ）＋入力端子６３Ａに入力される信号
の電位が−入力端子６３Ｂに入力される信号の電位より
低い場合は、差動増幅器６０の出力端子６９から出力さ
れる信号の電位はローレベル（Ｌ）のままである。
の電位が−入力端子６３Ｂに入力される信号の電位より
低い場合は、差動増幅器６０の出力端子６９から出力さ
れる信号の電位はローレベル（Ｌ）のままである。
【００１７】信号線５５がアクティブになると、活性化
端子６２に入力される活性化信号はの電位はハイレベル
（Ｈ）になる。したがって、差動増幅器６０、６１は上
述の（２）の場合に従って動作する。
端子６２に入力される活性化信号はの電位はハイレベル
（Ｈ）になる。したがって、差動増幅器６０、６１は上
述の（２）の場合に従って動作する。
【００１８】図６において、メインアンプ出力線３７
Ａ、３７Ｂのそれぞれは、端子６６から入力される出力
回路プリチャージ信号によってハイレベル（Ｈ）にプリ
チャージされる。ここで、メインアンプ出力線３７Ａ、
３７Ｂの電位は、アクティブ時にローレベル（Ｌ）とな
り、非アクティブ時にハイレベル（Ｈ）になるものとす
る。また、出力回路６は、メインアンプ出力線３７Ａの
電位がローレベル（アクティブ状態）になった時には出
力端子３５にデータＨを出力し、メインアンプ出力線３
７Ｂの電位がローレベル（アクティブ状態）になった時
には出力端子３５にデータＬを出力する。すなわち、メ
インアンプ出力線３７Ａがアクティブ（Ｌ）であること
は、データＨを意味し、メインアンプ出力線３７Ｂがア
クティブ（Ｌ）であることは、データＬを意味する。
Ａ、３７Ｂのそれぞれは、端子６６から入力される出力
回路プリチャージ信号によってハイレベル（Ｈ）にプリ
チャージされる。ここで、メインアンプ出力線３７Ａ、
３７Ｂの電位は、アクティブ時にローレベル（Ｌ）とな
り、非アクティブ時にハイレベル（Ｈ）になるものとす
る。また、出力回路６は、メインアンプ出力線３７Ａの
電位がローレベル（アクティブ状態）になった時には出
力端子３５にデータＨを出力し、メインアンプ出力線３
７Ｂの電位がローレベル（アクティブ状態）になった時
には出力端子３５にデータＬを出力する。すなわち、メ
インアンプ出力線３７Ａがアクティブ（Ｌ）であること
は、データＨを意味し、メインアンプ出力線３７Ｂがア
クティブ（Ｌ）であることは、データＬを意味する。
【００１９】活性化端子６２から活性化信号が入力され
ると、メインアンプ２０は、データ線３２Ａと３２Ｂと
の電位差を増幅し、増幅された電位差を有する信号をそ
れぞれメインアンプ出力線３７Ａ、３７Ｂに出力する。
ると、メインアンプ２０は、データ線３２Ａと３２Ｂと
の電位差を増幅し、増幅された電位差を有する信号をそ
れぞれメインアンプ出力線３７Ａ、３７Ｂに出力する。
【００２０】以下、メインアンプ２０の動作を以下の
（１）、（２）の場合に分けて説明する。
（１）、（２）の場合に分けて説明する。
【００２１】（１）データ線３２Ａの電位がデータ線３
２Ｂの電位より高い場合、差動増幅器６０から出力され
る信号の電位はハイレベル（Ｈ）となり、差動増幅器６
１から出力される信号の電位はローレベル（Ｌ）となる
ので、メインアンプ出力線３７Ａの電位はローレベル
（アクティブ状態）に下がり、メインアンプ出力線３７
Ｂの電位はハイレベル（非アクティブ状態）に保たれ
る。このとき、出力回路６は出力端子３５にデータＨを
出力する。
２Ｂの電位より高い場合、差動増幅器６０から出力され
る信号の電位はハイレベル（Ｈ）となり、差動増幅器６
１から出力される信号の電位はローレベル（Ｌ）となる
ので、メインアンプ出力線３７Ａの電位はローレベル
（アクティブ状態）に下がり、メインアンプ出力線３７
Ｂの電位はハイレベル（非アクティブ状態）に保たれ
る。このとき、出力回路６は出力端子３５にデータＨを
出力する。
【００２２】（２）データ線３２Ａの電位がデータ線３
２Ｂの電位より低い場合、差動増幅器６０から出力され
る信号の電位はローレベル（Ｌ）となり、差動増幅器６
１から出力される信号の電位はハイレベル（Ｈ）となる
ので、メインアンプ出力線３７Ａの電位はハイレベル
（非アクティブ状態）に保たれ、メインアンプ出力線３
７Ｂの電位はローレベル（アクティブ状態）に下がる。
このとき、出力回路６は出力端子３５にデータＬを出力
する。
２Ｂの電位より低い場合、差動増幅器６０から出力され
る信号の電位はローレベル（Ｌ）となり、差動増幅器６
１から出力される信号の電位はハイレベル（Ｈ）となる
ので、メインアンプ出力線３７Ａの電位はハイレベル
（非アクティブ状態）に保たれ、メインアンプ出力線３
７Ｂの電位はローレベル（アクティブ状態）に下がる。
このとき、出力回路６は出力端子３５にデータＬを出力
する。
【００２３】メインアンプ出力線３７Ａ及びメインアン
プ出力線３７Ｂがプリチャージされた状態の時、すなわ
ちメインアンプ出力線３７Ａ及びメインアンプ出力線３
７Ｂの電位がいづれもハイレベル（Ｈ）である時、出力
回路６は、出力端子３５に対してハイインピーダンスで
ある。また、出力回路６は、メインアンプ出力線３７Ａ
の電位がローレベル（アクティブ状態）に下がると、出
力端子３５からハイレベル（Ｈ）の電位の出力信号を出
力し、メインアンプ出力線３７Ｂの電位がローレベル
（アクティブ状態）に下がると、出力端子３５からロー
レベル（Ｌ）の電位の出力信号を出力する。
プ出力線３７Ｂがプリチャージされた状態の時、すなわ
ちメインアンプ出力線３７Ａ及びメインアンプ出力線３
７Ｂの電位がいづれもハイレベル（Ｈ）である時、出力
回路６は、出力端子３５に対してハイインピーダンスで
ある。また、出力回路６は、メインアンプ出力線３７Ａ
の電位がローレベル（アクティブ状態）に下がると、出
力端子３５からハイレベル（Ｈ）の電位の出力信号を出
力し、メインアンプ出力線３７Ｂの電位がローレベル
（アクティブ状態）に下がると、出力端子３５からロー
レベル（Ｌ）の電位の出力信号を出力する。
【００２４】図８は、図６に示された従来の差動増幅器
６０、６１をメインアンプ２０に有する半導体記憶装置
が動作する場合における各種の信号線の電位の変化を示
す。図８において、横軸は経過時間、縦軸は電圧を示
す。この例では、メモリセル３３から読みだされるデー
タはローレベル（Ｌ）であるとしている。
６０、６１をメインアンプ２０に有する半導体記憶装置
が動作する場合における各種の信号線の電位の変化を示
す。図８において、横軸は経過時間、縦軸は電圧を示
す。この例では、メモリセル３３から読みだされるデー
タはローレベル（Ｌ）であるとしている。
【００２５】タイミング発生回路１０は、信号線５２を
非アクティブとし、信号線５１をアクティブとし、信号
線５３をアクティブとし、信号線５４をアクティブと
し、信号線５５をアクティブとする。その結果、図８に
示すように、各信号線の電位が変化する。
非アクティブとし、信号線５１をアクティブとし、信号
線５３をアクティブとし、信号線５４をアクティブと
し、信号線５５をアクティブとする。その結果、図８に
示すように、各信号線の電位が変化する。
【００２６】ビット線プリチャージ信号発生回路７は、
信号線５２が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル（Ｌ）にする。
信号線５２が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル（Ｌ）にする。
【００２７】行デコーダ２は、信号線５１がアクティブ
になると、入力された行アドレスに応じて、１本のワー
ド線３０を選択的にアクティブにする。
になると、入力された行アドレスに応じて、１本のワー
ド線３０を選択的にアクティブにする。
【００２８】センスアンプ駆動信号発生回路８は、信号
線５３がアクティブになると、ＰＭＯＳセンスアンプ駆
動信号線４８の電位を１／２Ｖｃｃから電源電位Ｖｃｃ
にし、ＮＭＯＳセンスアンプ駆動信号線４９の電位を１
／２ＶｃｃからＧＮＤにする。
線５３がアクティブになると、ＰＭＯＳセンスアンプ駆
動信号線４８の電位を１／２Ｖｃｃから電源電位Ｖｃｃ
にし、ＮＭＯＳセンスアンプ駆動信号線４９の電位を１
／２ＶｃｃからＧＮＤにする。
【００２９】列プリデコーダ３は、信号線５４がアクテ
ィブになると、入力された列アドレス（ＣＡ０−ＣＡ
７）に応じて、４本の信号線からなる信号線セットＣＡ
０１の内１本を選択的にアクティブにする。これ以前
に、他の３組の信号線セット（ＣＡ２３、ＣＡ４５、Ｃ
Ａ６７）の内、それぞれの組から１本の信号線が既に選
択的にアクティブにされている。
ィブになると、入力された列アドレス（ＣＡ０−ＣＡ
７）に応じて、４本の信号線からなる信号線セットＣＡ
０１の内１本を選択的にアクティブにする。これ以前
に、他の３組の信号線セット（ＣＡ２３、ＣＡ４５、Ｃ
Ａ６７）の内、それぞれの組から１本の信号線が既に選
択的にアクティブにされている。
【００３０】列デコーダ４は、列プリデコーダ３によっ
て選択的にアクティブにされた信号線の組み合わせに応
じて、信号線セットＣＡ０１の内１本が選択的にアクテ
ィブになるのと同時に列信号線４７をアクティブにす
る。その列信号線４７に接続されたスイッチングトラン
ジスタ３４がオン状態となることにより、ビット線対３
１とデータ線対３２とが電気的に接続される。
て選択的にアクティブにされた信号線の組み合わせに応
じて、信号線セットＣＡ０１の内１本が選択的にアクテ
ィブになるのと同時に列信号線４７をアクティブにす
る。その列信号線４７に接続されたスイッチングトラン
ジスタ３４がオン状態となることにより、ビット線対３
１とデータ線対３２とが電気的に接続される。
【００３１】メインアンプ２０は、信号線５５がアクテ
ィブになると、データ線対３２に伝達された電位差を増
幅する。図８に示す例では、データ線３２Ａの電位がデ
ータ線３２Ｂの電位より高いため、メインアンプ出力線
３７Ｂの電位はローレベル（Ｌ）に下がる。一方、メイ
ンアンプ出力線３７Ａの電位はハイレベル（Ｈ）（すな
わち、Ｖｃｃ）に保たれたままである。
ィブになると、データ線対３２に伝達された電位差を増
幅する。図８に示す例では、データ線３２Ａの電位がデ
ータ線３２Ｂの電位より高いため、メインアンプ出力線
３７Ｂの電位はローレベル（Ｌ）に下がる。一方、メイ
ンアンプ出力線３７Ａの電位はハイレベル（Ｈ）（すな
わち、Ｖｃｃ）に保たれたままである。
【００３２】メインアンプ２０を活性化するための信号
線５５は、列信号線４７がアクティブにされてから予め
設定された遅延時間の経過後に、アクティブにされる必
要があった。なぜなら、データ線３２Ａとデータ線３２
Ｂとの間の電位差が十分大きくなるまでメインアンプ２
０を活性化しないようにする必要があったからである。
データ線３２Ａとデータ線３２Ｂとの間の電位差が十分
大きくなる前にメインアンプ２０を活性化すると、メイ
ンアンプ２０に入力される電圧の電位差がまだ小さいた
めに、メインアンプ２０が誤ったデータを出力する可能
性があった。
線５５は、列信号線４７がアクティブにされてから予め
設定された遅延時間の経過後に、アクティブにされる必
要があった。なぜなら、データ線３２Ａとデータ線３２
Ｂとの間の電位差が十分大きくなるまでメインアンプ２
０を活性化しないようにする必要があったからである。
データ線３２Ａとデータ線３２Ｂとの間の電位差が十分
大きくなる前にメインアンプ２０を活性化すると、メイ
ンアンプ２０に入力される電圧の電位差がまだ小さいた
めに、メインアンプ２０が誤ったデータを出力する可能
性があった。
【００３３】
【発明が解決しようとする課題】従来の半導体記憶装置
では、列信号線４７がアクティブにされてからメインア
ンプ２０を活性化するための信号線５５がアクティブに
されるまでの遅延時間を設定することが必要であった。
言い換えると、データ線３２Ａとデータ線３２Ｂとの間
の電位差が十分大きくなるまでメインアンプ２０を活性
化しないようにする必要があった。上記の遅延時間又は
データ線３２Ａとデータ線３２Ｂとの間の電位差が十分
大きくなるまでの時間にばらつきが生じると、データ線
３２Ａとデータ線３２Ｂとの間の電位差が十分大きくな
る前にメインアンプ２０を活性化するために、メインア
ンプ２０が誤ったデータを出力する可能性があるという
問題点があった。また、上記の遅延時間を十分な余裕を
もって設定すると、遅延時間が不必要に長くなる。その
結果、半導体記憶装置のアクセスタイムを増大させると
いう問題点があった。
では、列信号線４７がアクティブにされてからメインア
ンプ２０を活性化するための信号線５５がアクティブに
されるまでの遅延時間を設定することが必要であった。
言い換えると、データ線３２Ａとデータ線３２Ｂとの間
の電位差が十分大きくなるまでメインアンプ２０を活性
化しないようにする必要があった。上記の遅延時間又は
データ線３２Ａとデータ線３２Ｂとの間の電位差が十分
大きくなるまでの時間にばらつきが生じると、データ線
３２Ａとデータ線３２Ｂとの間の電位差が十分大きくな
る前にメインアンプ２０を活性化するために、メインア
ンプ２０が誤ったデータを出力する可能性があるという
問題点があった。また、上記の遅延時間を十分な余裕を
もって設定すると、遅延時間が不必要に長くなる。その
結果、半導体記憶装置のアクセスタイムを増大させると
いう問題点があった。
【００３４】本発明は、上記の課題を解決するためにな
されたものであり、半導体記憶装置において、（１）メ
インアンプ２０を活性化するまでの遅延時間の設定を省
くこと、（２）メインアンプ２０の誤動作を無くすこ
と、（３）不必要な遅延時間を無くすことによりアクセ
スタイムを短縮することを目的としている。
されたものであり、半導体記憶装置において、（１）メ
インアンプ２０を活性化するまでの遅延時間の設定を省
くこと、（２）メインアンプ２０の誤動作を無くすこ
と、（３）不必要な遅延時間を無くすことによりアクセ
スタイムを短縮することを目的としている。
【００３５】
【課題を解決するための手段】本発明の半導体記憶装置
は、データを記憶するためのメモリセル、該メモリセル
に記憶されたデータに応じた電位にチャージされるビッ
ト線対、該ビット線対と電気的に接続されるデータ線
対、該データ線対の電位差を増幅し、該データに対応す
る信号を出力するためのメインアンプを備えた半導体記
憶装置であって、該メインアンプは、該データ線対の電
位差が予め決められた一定の値より大きくなった時には
じめて該データに対応する信号を出力し、該メインアン
プは、該データ線対の一方に接続された＋入力端子及び
他方に接続された−入力端子を有する差動増幅器を有し
ており、該差動増幅器は、該＋入力端子に入力される信
号の電位が、該−入力端子に入力される信号の電位に予
め決められた一定の電圧を加えた電位より高くなった時
にはじめて出力信号を反転させ、該差動増幅器の出力信
号が反転したのを契機として、該メインアンプは該デー
タに対応する信号を出力することにより、上記目的が達
成される。本発明の半導体記憶装置は、データを記憶す
るためのメモリセル、該メモリセルに記憶されたデータ
に応じた電位にチャージされるビット線対、該ビット線
対と電気的に接続されるデータ線対、該データ線対の電
位差を増幅し、該データに対応する信号を出力するため
のメインアンプを備えた半導体記憶装置であって、該メ
インアンプは、該データ線対の電位差が予め決められた
一定の値より大きくなった時にはじめて該データに対応
する信号を出力し、該メインアンプは、＋入力端子及び
−入力端子を有する第１及び第２の差動増幅器を有して
おり、該第１の差動増幅器の該＋入力端子及び該第２の
差動増幅器の該−入力端子は該データ線対の一方に接続
され、該第１の差動増幅器の該−入力端子及び該第２の
差動増幅器の該＋入力端子は該データ線対の他方に接続
されており、該差動増幅器のそれぞれは、該＋入力端子
に入力される信号の電位が、該−入力端子に入力される
信号の電位に予め決められた一定の電圧を加えた電位よ
り高くなった時にはじめて出力信号を反転させ、該第１
及び第２の差動増幅器の内少なくとも一方の出力信号が
反転したのを契機として、該メインアンプは該データに
対応する信号を出力することにより上記目的が達成され
る。 前記差動増幅器は、前記−入力端子に接続されてい
る第１のＮＭＯＳトランジスタ、前記＋入力端子に接続
されている第２のＮＭＯＳトランジスタ、及び該第１の
ＮＭＯＳトランジスタのソースと該第２のＮＭＯＳトラ
ンジスタのソースとの接合点の電位をプルダウンするた
めのトランジスタを有し、該第２のＮＭＯＳトランジス
タの該ソースと該接合点との間にインピーダンスが挿入
されていてもよい。
は、データを記憶するためのメモリセル、該メモリセル
に記憶されたデータに応じた電位にチャージされるビッ
ト線対、該ビット線対と電気的に接続されるデータ線
対、該データ線対の電位差を増幅し、該データに対応す
る信号を出力するためのメインアンプを備えた半導体記
憶装置であって、該メインアンプは、該データ線対の電
位差が予め決められた一定の値より大きくなった時には
じめて該データに対応する信号を出力し、該メインアン
プは、該データ線対の一方に接続された＋入力端子及び
他方に接続された−入力端子を有する差動増幅器を有し
ており、該差動増幅器は、該＋入力端子に入力される信
号の電位が、該−入力端子に入力される信号の電位に予
め決められた一定の電圧を加えた電位より高くなった時
にはじめて出力信号を反転させ、該差動増幅器の出力信
号が反転したのを契機として、該メインアンプは該デー
タに対応する信号を出力することにより、上記目的が達
成される。本発明の半導体記憶装置は、データを記憶す
るためのメモリセル、該メモリセルに記憶されたデータ
に応じた電位にチャージされるビット線対、該ビット線
対と電気的に接続されるデータ線対、該データ線対の電
位差を増幅し、該データに対応する信号を出力するため
のメインアンプを備えた半導体記憶装置であって、該メ
インアンプは、該データ線対の電位差が予め決められた
一定の値より大きくなった時にはじめて該データに対応
する信号を出力し、該メインアンプは、＋入力端子及び
−入力端子を有する第１及び第２の差動増幅器を有して
おり、該第１の差動増幅器の該＋入力端子及び該第２の
差動増幅器の該−入力端子は該データ線対の一方に接続
され、該第１の差動増幅器の該−入力端子及び該第２の
差動増幅器の該＋入力端子は該データ線対の他方に接続
されており、該差動増幅器のそれぞれは、該＋入力端子
に入力される信号の電位が、該−入力端子に入力される
信号の電位に予め決められた一定の電圧を加えた電位よ
り高くなった時にはじめて出力信号を反転させ、該第１
及び第２の差動増幅器の内少なくとも一方の出力信号が
反転したのを契機として、該メインアンプは該データに
対応する信号を出力することにより上記目的が達成され
る。 前記差動増幅器は、前記−入力端子に接続されてい
る第１のＮＭＯＳトランジスタ、前記＋入力端子に接続
されている第２のＮＭＯＳトランジスタ、及び該第１の
ＮＭＯＳトランジスタのソースと該第２のＮＭＯＳトラ
ンジスタのソースとの接合点の電位をプルダウンするた
めのトランジスタを有し、該第２のＮＭＯＳトランジス
タの該ソースと該接合点との間にインピーダンスが挿入
されていてもよい。
【００３６】
【００３７】
【００３８】
【００３９】
【作用】本発明の半導体記憶装置では、列信号線がアク
ティブにされてからメインアンプを活性化するための信
号線がアクティブにされるまでの時間は、データ線対の
の電位差が十分大きくなるのに要する時間と無関係に決
めてよい。例えば、列信号線とメインアンプを活性化す
るための信号線は同時にアクティブにされてもよい。本
発明の半導体装置では、データ線対の電位差が予め決め
られた電位差より小さければ、メインアンプ出力線はい
ずれも非アクティブ（Ｈ）のままである。データ線対の
電位差がその予め決められた電位差よりも大きくなった
時点ではじめてメインアンプ出力線のいづれかがアクテ
ィブ（Ｌ）になる。
ティブにされてからメインアンプを活性化するための信
号線がアクティブにされるまでの時間は、データ線対の
の電位差が十分大きくなるのに要する時間と無関係に決
めてよい。例えば、列信号線とメインアンプを活性化す
るための信号線は同時にアクティブにされてもよい。本
発明の半導体装置では、データ線対の電位差が予め決め
られた電位差より小さければ、メインアンプ出力線はい
ずれも非アクティブ（Ｈ）のままである。データ線対の
電位差がその予め決められた電位差よりも大きくなった
時点ではじめてメインアンプ出力線のいづれかがアクテ
ィブ（Ｌ）になる。
【００４０】
【実施例】以下に、本発明を実施例について説明する。
【００４１】図１は、本発明の半導体記憶装置の回路の
一部を示す。図１は、メインアンプ５を除いて、図５と
同じである。図２は、本発明の半導体記憶装置における
メインアンプ５及び出力回路６の回路例を示す。図２
は、本発明の２つの差動増幅器７０、７１を示してい
る。図２は、差動増幅器７０、７１を除いて、図６と同
じである。
一部を示す。図１は、メインアンプ５を除いて、図５と
同じである。図２は、本発明の半導体記憶装置における
メインアンプ５及び出力回路６の回路例を示す。図２
は、本発明の２つの差動増幅器７０、７１を示してい
る。図２は、差動増幅器７０、７１を除いて、図６と同
じである。
【００４２】図３は、本発明による差動増幅器７０の回
路例を示す。差動増幅器７１の構成は差動増幅器７０の
構成と同様である。本発明による差動増幅器７０の構成
と図６の従来の差動増幅器６０の構成とが異なる点は、
差動増幅器７０において、ＮＭＯＳトランジスタ９１と
接合点９９との間にインピーダンスが挿入されている点
である。ＮＭＯＳトランジスタ９１と接合点９９との間
にインピーダンスを挿入するためには、例えば、図３に
示すように、ＮＭＯＳトランジスタ９１と接合点９９と
の間にＮＭＯＳトランジスタ９３を設け、ＮＭＯＳトラ
ンジスタ９１のソースの電位がＮＭＯＳトランジスタ９
０のソースの電位よりも高くなるようにすればよい。そ
の結果、差動増幅器７０の＋入力端子７３Ａに入力され
る信号の電位が、差動増幅器７０の−入力端子７３Ｂに
入力される信号の電位に予め決められた一定の電圧を加
えた電位より高くなった時にはじめて、差動増幅器７０
の出力端子７９から出力される信号は反転する。この予
め決められた一定の電圧を「入力オフセット電圧」と呼
ぶ。差動増幅器７０から出力される信号が反転する時、
または、差動増幅器７１から出力される信号が反転する
時、すなわち、データ線対３２の電位差が入力オフセッ
ト電圧より大きくなった時にはじめて、メインアンプ５
は、メモリセル３３から読み出されたデータに対応する
信号を出力する。
路例を示す。差動増幅器７１の構成は差動増幅器７０の
構成と同様である。本発明による差動増幅器７０の構成
と図６の従来の差動増幅器６０の構成とが異なる点は、
差動増幅器７０において、ＮＭＯＳトランジスタ９１と
接合点９９との間にインピーダンスが挿入されている点
である。ＮＭＯＳトランジスタ９１と接合点９９との間
にインピーダンスを挿入するためには、例えば、図３に
示すように、ＮＭＯＳトランジスタ９１と接合点９９と
の間にＮＭＯＳトランジスタ９３を設け、ＮＭＯＳトラ
ンジスタ９１のソースの電位がＮＭＯＳトランジスタ９
０のソースの電位よりも高くなるようにすればよい。そ
の結果、差動増幅器７０の＋入力端子７３Ａに入力され
る信号の電位が、差動増幅器７０の−入力端子７３Ｂに
入力される信号の電位に予め決められた一定の電圧を加
えた電位より高くなった時にはじめて、差動増幅器７０
の出力端子７９から出力される信号は反転する。この予
め決められた一定の電圧を「入力オフセット電圧」と呼
ぶ。差動増幅器７０から出力される信号が反転する時、
または、差動増幅器７１から出力される信号が反転する
時、すなわち、データ線対３２の電位差が入力オフセッ
ト電圧より大きくなった時にはじめて、メインアンプ５
は、メモリセル３３から読み出されたデータに対応する
信号を出力する。
【００４３】図９は、本発明の差動増幅器７０、７１に
よって得られる効果を、図６の従来の差動増幅器６０、
６１を用いて模式的に示したものである。図９におい
て、差動増幅器６０、６１は、電池８０、８１により入
力オフセット電圧を与えられる。
よって得られる効果を、図６の従来の差動増幅器６０、
６１を用いて模式的に示したものである。図９におい
て、差動増幅器６０、６１は、電池８０、８１により入
力オフセット電圧を与えられる。
【００４４】図４は、図２に示した差動増幅器７０、７
１を有する半導体記憶装置が動作する場合における各種
の信号線の電位の変化を示す。図４において、横軸は経
過時間、縦軸は電圧を示す。従来例の図８と異なる点に
ついてのみ述べる。本実施例では、図４に示すように、
メインアンプを活性化するための信号線５５をアクティ
ブにするタイミングを従来例よりも前に設定している。
メインアンプを活性化するための信号線５５をアクティ
ブにするタイミングは、列信号線４７をアクティブにす
るタイミングと同時でもよい。その結果、メインアンプ
５が活性化された時点では、データ線３１Ａとデータ線
３１Ｂとの間の電位差が十分大きくなっておらず、上記
の入力オフセット電圧より小さいため、メインアンプ出
力線３７Ａ、３７Ｂはいづれも非アクティブ（Ｈ）のま
まである。データ線３１Ａとデータ線３１Ｂとの間の電
位差が上記の入力オフセット電圧よりも大きくなった時
点で、はじめてメインアンプ出力線３７Ｂがアクティブ
（Ｌ）になる。
１を有する半導体記憶装置が動作する場合における各種
の信号線の電位の変化を示す。図４において、横軸は経
過時間、縦軸は電圧を示す。従来例の図８と異なる点に
ついてのみ述べる。本実施例では、図４に示すように、
メインアンプを活性化するための信号線５５をアクティ
ブにするタイミングを従来例よりも前に設定している。
メインアンプを活性化するための信号線５５をアクティ
ブにするタイミングは、列信号線４７をアクティブにす
るタイミングと同時でもよい。その結果、メインアンプ
５が活性化された時点では、データ線３１Ａとデータ線
３１Ｂとの間の電位差が十分大きくなっておらず、上記
の入力オフセット電圧より小さいため、メインアンプ出
力線３７Ａ、３７Ｂはいづれも非アクティブ（Ｈ）のま
まである。データ線３１Ａとデータ線３１Ｂとの間の電
位差が上記の入力オフセット電圧よりも大きくなった時
点で、はじめてメインアンプ出力線３７Ｂがアクティブ
（Ｌ）になる。
【００４５】
【発明の効果】本発明によれば、列信号線４７がアクテ
ィブにされてからメインアンプ５を活性化するための信
号線５５がアクティブにされるまでの遅延時間の設定を
省くことができる。言い換えると、データ線３２Ａとデ
ータ線３２Ｂとの間の電位差が十分大きくなるまでメイ
ンアンプ５を活性化しないようにすることができる。こ
の遅延時間又はデータ線３２Ａとデータ線３２Ｂとの間
の電位差が十分大きくなるまでの時間にばらつきが生じ
ても、メインアンプ５が誤ったデータを出力することは
ない。したがって、本発明によれば、不必要な遅延時間
のないアクセスタイムの短い半導体記憶装置を提供する
ことが可能となる。
ィブにされてからメインアンプ５を活性化するための信
号線５５がアクティブにされるまでの遅延時間の設定を
省くことができる。言い換えると、データ線３２Ａとデ
ータ線３２Ｂとの間の電位差が十分大きくなるまでメイ
ンアンプ５を活性化しないようにすることができる。こ
の遅延時間又はデータ線３２Ａとデータ線３２Ｂとの間
の電位差が十分大きくなるまでの時間にばらつきが生じ
ても、メインアンプ５が誤ったデータを出力することは
ない。したがって、本発明によれば、不必要な遅延時間
のないアクセスタイムの短い半導体記憶装置を提供する
ことが可能となる。
【図１】本発明の半導体記憶装置の回路の一部を示す図
である。
である。
【図２】本発明の半導体記憶装置におけるメインアンプ
の回路を示す図である。
の回路を示す図である。
【図３】本発明のメインアンプにおける差動増幅器の回
路を示す図である。
路を示す図である。
【図４】本発明の半導体記憶装置が動作する場合の各種
信号線の電位の変化を示す図である。
信号線の電位の変化を示す図である。
【図５】従来例の半導体記憶装置の回路の一部を示す図
である。
である。
【図６】従来例の半導体記憶装置におけるメインアンプ
の回路を示す図である。
の回路を示す図である。
【図７】従来例のメインアンプにおける差動増幅器の回
路を示す図である。
路を示す図である。
【図８】従来例の半導体記憶装置が動作する場合の各種
信号線の電位の変化を示す図である。
信号線の電位の変化を示す図である。
【図９】本発明の差動増幅器を従来例の差動増幅器を用
いて模式的に示す図である。
いて模式的に示す図である。
１ メモリセルアレイ ２ 行デコーダ ３ 列プリデコーダ ４ 列デコーダ ５ メインアンプ ６ 出力回路 ３０ ワード線 ３１ ビット線対 ３１Ａ、３１Ｂ ビット線 ３２ データ線対 ３２Ａ、３２Ｂ データ線 ３３ メモリセル ３７Ａ、３７Ｂ メインアンプ出力線 ４７ 列信号線
Claims (3)
- 【請求項１】 データを記憶するためのメモリセル、該
メモリセルに記憶されたデータに応じた電位にチャージ
されるビット線対、該ビット線対と電気的に接続される
データ線対、該データ線対の電位差を増幅し、該データ
に対応する信号を出力するためのメインアンプを備えた
半導体記憶装置であって、 該メインアンプは、該データ線対の電位差が予め決めら
れた一定の値より大きくなった時にはじめて該データに
対応する信号を出力し、 該 メインアンプは、該データ線対の一方に接続された＋
入力端子及び他方に接続された−入力端子を有する差動
増幅器を有しており、該差動増幅器は、該＋入力端子に
入力される信号の電位が、該−入力端子に入力される信
号の電位に予め決められた一定の電圧を加えた電位より
高くなった時にはじめて出力信号を反転させ、該差動増
幅器の出力信号が反転したのを契機として、該メインア
ンプは該データに対応する信号を出力する、半導体記憶
装置。 - 【請求項２】 データを記憶するためのメモリセル、該
メモリセルに記憶されたデータに応じた電位にチャージ
されるビット線対、該ビット線対と電気的に接続される
データ線対、該データ線対の電位差を増幅し、該データ
に対応する信号を出力するためのメインアンプを備えた
半導体記憶装置であって、 該メインアンプは、該データ線対の電位差が予め決めら
れた一定の値より大きくなった時にはじめて該データに
対応する信号を出力し、 該 メインアンプは、＋入力端子及び−入力端子を有する
第１及び第２の差動増幅器を有しており、該第１の差動
増幅器の該＋入力端子及び該第２の差動増幅器の該−入
力端子は該データ線対の一方に接続され、該第１の差動
増幅器の該−入力端子及び該第２の差動増幅器の該＋入
力端子は該データ線対の他方に接続されており、該差動
増幅器のそれぞれは、該＋入力端子に入力される信号の
電位が、該−入力端子に入力される信号の電位に予め決
められた一定の電圧を加えた電位より高くなった時には
じめて出力信号を反転させ、該第１及び第２の差動増幅
器の内少なくとも一方の出力信号が反転したのを契機と
して、該メインアンプは該データに対応する信号を出力
する、半導体記憶装置。 - 【請求項３】 前記差動増幅器は、前記−入力端子に接
続されている第１のＮＭＯＳトランジスタ、前記＋入力
端子に接続されている第２のＮＭＯＳトランジスタ、及
び該第１のＮＭＯＳトランジスタのソースと該第２のＮ
ＭＯＳトランジスタのソースとの接合点の電位をプルダ
ウンするためのトランジスタを有し、該第２のＮＭＯＳ
トランジスタの該ソースと該接合点との間にインピーダ
ンスが挿入されている、請求項１記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239813A JP2940844B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
| US08/363,978 US5469392A (en) | 1992-09-08 | 1994-12-23 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239813A JP2940844B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689577A JPH0689577A (ja) | 1994-03-29 |
| JP2940844B2 true JP2940844B2 (ja) | 1999-08-25 |
Family
ID=17050236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239813A Expired - Fee Related JP2940844B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469392A (ja) |
| JP (1) | JP2940844B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838166A (en) * | 1996-05-31 | 1998-11-17 | Nec Corporation | Compact and high-speed judging circuit using misfets |
| DE19736900B4 (de) * | 1997-08-25 | 2006-02-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Leitungsempfängerschaltkreis mit großem Gleichtaktspannungsbereich für differentielle Eingangssignale |
| DE69929579D1 (de) * | 1999-06-30 | 2006-04-13 | St Microelectronics Nv | LVDS Empfänger unter Verwendung von differentiellen Verstärkern |
| KR100431331B1 (ko) * | 2002-08-21 | 2004-05-12 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| GB2533299A (en) * | 2014-12-15 | 2016-06-22 | Nordic Semiconductor Asa | Differential comparator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3838295A (en) * | 1973-02-05 | 1974-09-24 | Lockheed Electronics Co | Ratioless mos sense amplifier |
| US4047059A (en) * | 1976-05-24 | 1977-09-06 | Rca Corporation | Comparator circuit |
| US4169233A (en) * | 1978-02-24 | 1979-09-25 | Rockwell International Corporation | High performance CMOS sense amplifier |
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| US4658157A (en) * | 1985-05-31 | 1987-04-14 | Rca Corporation | IGFET comparator circuit having greater control of intended offset voltage |
| DE3680064D1 (de) * | 1985-10-09 | 1991-08-08 | Nec Corp | Differenzverstaerker-schaltungsanordnung. |
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
| DE69024680T2 (de) * | 1989-03-17 | 1996-08-01 | Matsushita Electronics Corp | Halbleiter-Speichereinrichtung |
| DE69025284T2 (de) * | 1989-12-01 | 1996-06-27 | Matsushita Electronics Corp | Halbleiterspeicher dynamischen Typs |
| JPH03201818A (ja) * | 1989-12-28 | 1991-09-03 | Fujitsu Ltd | 比較回路 |
-
1992
- 1992-09-08 JP JP4239813A patent/JP2940844B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-23 US US08/363,978 patent/US5469392A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689577A (ja) | 1994-03-29 |
| US5469392A (en) | 1995-11-21 |
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Legal Events
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