KR100246990B1 - 디램 - Google Patents

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Abstract

본 발명에 의한 반도체 메모리 소자의 디램은 센스 앰프가 동작을 하지 않을 때 비트라인쌍을 프리차지시키는 비트라인 프리차지 전위를 센스앰프의 바이어스 전위와 공유하도록 함으로써 비트라인 센스앰프의 레이아웃시 면적을 줄이고, 또한 비트라인 센스앰프의 래이아웃의 대칭성을 향상시켜 센싱 동작의 안정성을 향상시키는 효과가 있다.

Description

디램
제1도는 종래의 비트라인 센스앰프 및 그 주변 회로도.
제2도는 제1도에 도시된 회로의 래이아웃도.
제3도는 본 발명의 일실시예에 의한 비트라인 센스앰프 및 그 주변 회로도.
제4도는 제3도에 도시된 회로의 래이아웃도.
* 도면의 주요부분에 대한 부호의 설명
MN1, MN2, MP1, MP2 : 비트라인 센스 앰프부
MN3~MN5 : 비트라인 프리차지 회로부
MN6, MN7 : 제1비트라인 분리 회로부
MN10, MN11 : 제2 비트라인 분리 회로부
MN8~MN9 : 데이터 전달 회로부
본 발명은 반도체 메모리 소자의 디램에 관한 것으로, 특히 메모리 소자의 칩 사이즈에 절대적인 비중을 차지하는 비트라인 센스앰프의 면적을 줄인 디램에 관한 것이다.
일반적으로 센스 앰프가 동작되는 과정을 살펴보면 다음과 같다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태로 변하면서 어드레스 버퍼로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 어드레스 신호들을 디코팅하여 셀 어레이 블럭의 워드라인 주엥서 하나를 선택하는 로오 디코딩 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인(BL,/BL)으로 실리게 되면, 비트라인 센스 앰프의 동작시점을 알리는 신호가 인에이블됨으로써 감지 증폭기용 구동전압 발생기가 동작한다. 상기 감지 증폭기용 구동전압 발생기로부터 출력된 구동전압(VRTO)이 바이어스 전위(rto./s)로 실리게 되면 감지 증폭기가 동작하여 비트라인에 실린 미세한 신호의 데이터를 전원전압(Vcc) 및 접지전압(Vss)으로 증폭하게 된다.
제1도 및 제2도는 종래의 비트라인 센스 앰프의 회로도 및 래이아웃도를 도시한 것이다.
제1도를 참조하면, 비트라인쌍(BL,/BL)의 데이터를 감지·증폭하는 비트라인 센스 앰프(MN1, MN2, MP1, MP2)와, 리드/라이트 동작시 선택된 셀 어레이 블럭(도시안됨)과 상기 센스 앰프 사이의 데이터 교환이 가능하도록 하는 제1, 제2 비트라인 분리 회로부(MN6, MN7, MN10, MN11)와, 상기 제1 비트라인 분리 회로부 및 센스 앰프 사이에 접속되어 대기 상태시 비트라인쌍을 각각 (1/2)Vcc로 프리차지시키는 비트라인 프리차지 회로부(MN4, MN5)와, 상기 비트라인 프리차지 회로부 및 센스 앰프 사이에 접속되며, 컬럼 디코더 출력신호(Yi)에 의해 상기 비트라인쌍(BL,/BL)과 데이터 버스라인쌍(DB,/DB)을 서로 연결시켜주는 데이터 전달 회로부(MN8, MN9)로 구성되어 있다.
상기 센스 앰프(MN1, MN2, MP1, MP2)는 로오 어드레스에 의해 선택된 제1 또는 제2 워드라인(WL1, WL2)에 접속된 셀의 데이터를 리드·라이트하기 위한 것으로, 두 개의 셀 어레이 블럭이 하나의 센스 앰프(50)를 공유하게 된다.
상기 센스 앰프(MN1, MN2, MP1, MP2)는 상기 제1, 제2 셀 어레이 블럭으로 부터의 데이터 신호, 또는 데이터 버스라인(DB,/DB)으로부터 전달된 데이터 신호를 전원전압(Vcc) 및 접지전압(Vss)으로 증폭시키기 위해 각각 래치 구조로 구성된 PMOS트랜지스터(MP1, MP2) 및 NMOS트랜지스터(MN1, MN2)로 구비된다.
만약, 셀로부터 진의 비트라인(BL)으로 로우 레벨의 신호가, 보수 비트라인(/BL)으로 하이 레벨의 신호가 입력될 경우, 상기 센스 앰프(MN1, MN2, MP1, MP2)는 그 자신으로 입력되는 바이어스 구동 신호(RTO,Sb)에 의해 상기 진의 비트라인 및 보수 비트라인의 미세한 전위 신호를 접지전압(Vss) 및 전원전압(Vcc)으로 각각 증폭시키게 된다. 이러한 동작은 상기 진의 비트라인(BL)에 전위에 의해 턴-온된 상기 PMOS트랜지스터(MP1)를 통하여 전원전위를 갖는 바이어스 전위(RTO)가 보수 비트라인(/BL)으로 전달되고, 상기 보수 비트라인(/BL)의 전위에 의해 턴-온된 상기 NMOS트랜지스터(MN2)를 통하여 접지전위를 갖는 바이어스 전위(Sb)가 진의 비트라인(BL)으로 전달됨으로써 이루어 진다.
상기 센스 앰프(MN1, MN2, MP1, MP2)가 동작하지 않는 시간 영역에서는 상기 비트라인 프리차지 회로부(MN3~MN5)가 구동됨으로써, 상기 비트라인(BL,/BL)을 (1/2)Vcc로 프리차지시켜 주게 된다.
그리고, 상기 제1 또는 제2 비트라인 분리 회로부(MN6, MN7/ MN10, MN11)는 자기자신쪽에 있는 위드라인(WL)이 선택시 턴-온되어 셀 어레이 블럭의 셀에 저장된 데이터를 센스 앰프로 전달시켜 주거나, 센스앰프로부터 증폭된 데이터를 셀 어레이 블럭쪽으로 전달시켜 준다.
그런데, 상기와 같은 종래의 디램(DRAM)은 비트라인을 센싱(sensing)하기 전에 프리차지 전위(Vblp)로 프리차지되어있는 센스 앰프 바이어스 신호(rto,Sb)와 비트라인쌍을 등화시켜주는 신호(BLEQ)가 따로 분리되어 있어 래이아웃시 비트라인 센스 앰프의 면적이 커지는 문제점이 있었다.
따라서 본 발명에서는 메모리 소자의 칩 사이즈에 절대적인 비중을 차지하는 비트라인 센스앰프의 면적을 줄인 디램을 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 디램은, 두 개의 셀어레이 블럭에 의해 공유되며 비트라인 쌍의 데이터를 감지·증폭하는 비트라인 센스 앰프를 갖춘 반도체 메모리 소자에 있어서,
상기 비트라인 센스 앰프의 대기동작시 상기 비트라인 쌍을 프리차지시키는 비트라인 프리차지 수단을 구비하고,
상기 비트라인 센스 앰프의 일측 바이어스 전위 입력라인이 상기 비트라인 프리차지 수단의 프리차지 라인에 접속된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
제3도 및 제4도는 본 발명의 일실시예에 의한 비트라인 센스 앰프와 그 주변 회로도 및 래이아웃도를 도시한 것이다.
본 발명의 실시예는 두개의 셀 어레이 블럭에 의해 공유되며 비트라인(BL,/BL)의 데이터를 감지·증폭하는 비트라인 센스 앰프(MN1, MN2, MP1, MP2)와, 리드/라이트 동작시 선택된 셀 어레이 블럭과 센스 앰프 사이에 데이터 교환이 가능하도록 하는 제1, 제2 비트라인 분리 회로부(MN6,MN7/MN10,MN11)와, 상기 선택되지 않는 셀 어레이 블럭쪽의 비트라인쌍을 등화시키기 위한 제1, 제2 비트라인 등화 회로부(MN12,MN15)와, 상기 비트라인쌍과 센스 앰프의 두개의 바이어스 전위중 하나를 대기 상태시(1/2)Vcc로 프리차지시키는 비트라인 프리차지 회로부(MN13, MN14)와, 컬럼 디코더 출력신호(Yi)에 의해 상기 비트라인쌍(BL,/BL)과 데이터 버스라인쌍(DB,/DB)을 서로 연결시켜주는 데이터 전달 회로부(MN8,MN9)를 구비한다.
여기서, 상기 비트라인 센스 앰프의 일측 바이어스 전위 입력라인(Sb)이 상기 비트라인 프리차지 수단의 프리차지 라인에 접속된다. 상기 프리차지 라인은 NMOS트랜지스터(MN13)와 NMOS트랜지스터(MN14)간의 노드를 말한다.
먼저, 리드 동작에서 윗쪽의 셀 어레이 블럭이 선택되었을때, 상기 제1 비트라인 등화 회로부(MN12)의 제어 신호(BLEQL)는 ‘하이(Vdd=2.5V)’에서 ‘로우(0V)’로 변하고, 상기 제2 비트라인 등화 회로부(MN15)의 제어 신호(BLEQH)는 ‘로우(0V)’에서 ‘하이(Vdd=2.5V)’로 변하여 아래쪽의 비트라인은 분리를 시킨다. 윗쪽의 비트라인쌍은 프리차지 전위(Vblp)로 있다가 선택된 셀로부터 전달된 미세한 신호에 의해 전위가 벌어져 센싱할 준비를 한다.
상기 프리차지 회로부(MN13,MN14)는 상기 센스 앰프가 동작을 하지 않는 대기 동작시 프리차지 신호(SAEQ)에 의해 턴-온되어 센스 앰프의 바이어스 전위(/S)로 공급된(1/2)Vcc의 프리차지 전위에 의해 비트라이쌍을 프리차지시키게 된다. 그리고, 센스 앰프가 동작을 하는 엑티브 구간에서는 상기 프리차지 회로부(MN13,MN14)는 제어 신호(SAEQ)에 의해 턴-오프되고, 상기 센스 앰프는 풀-업 및 풀-다운 바이어스 전위(rto,Sb)로 공급된 전원전압(Vcc)과 접지전압(Vss)에 의해 비트라인쌍을 감지·증폭하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 소자의 디램은 센스 앰프가 동작을 하지 않을 때 비트라인쌍을 프리차지시키는 비트라인 프리차지 전위를 센스 앰프의 바이어스 전위와 공유하도록 함으로써 비트라인 센스앰프의 래이아웃시 면적을 줄이고, 또한 비트라인 센스앰프의 래이아웃의 대칭성을 향상시켜 센싱 동작의 안정성을 향상시키는 효과가 있다.

Claims (1)

  1. 두 개의 셀 어레이 블럭에 의해 공유되며 비트라인 쌍의 데이터를 감지·증폭하는 비트라인 센스 앰프를 갖춘 반도체 메모리 소자에 있어서, 상기 비트라인 센스 앰프의 대기동작시 상기 비트라인 쌍을 프리차지시키는 비트라인 프리차지 수단을 구비하고, 상기 비트라인 센스 앰프의 일측 바이어스 전위 입력라인이 상기 비트라인 프리차지 수단의 프리차지 라인에 접속된 것을 특징으로 하는 디램.
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