JPH07122069A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07122069A JPH07122069A JP5271109A JP27110993A JPH07122069A JP H07122069 A JPH07122069 A JP H07122069A JP 5271109 A JP5271109 A JP 5271109A JP 27110993 A JP27110993 A JP 27110993A JP H07122069 A JPH07122069 A JP H07122069A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】チップ面積の縮小をはかる。
【構成】センス増幅器ＳＡｊ（ｊ＝１〜ｍ）の左右両側
に配置された第１及び第２のビット線対（ＢＬｊ１，Ｂ
Ｌｊ２／ＢＬｊ３，ＢＬｊ４）とセンス増幅器ＳＡｊと
の間を接続制御する第１及び第２のデータ転送回路３
ａ，３ｂの内側にセンス増幅器ＳＡｊと直接接続するプ
リチャージ回路４を設ける。このプリチャージ回路４を
第１及び第２のビット線対で共用しそれぞれをプリチャ
ージ，バランスさせる。 【効果】プリチャージ回路を従来例の１／２とすること
ができ、その分チップ面積を縮小することができる。
に配置された第１及び第２のビット線対（ＢＬｊ１，Ｂ
Ｌｊ２／ＢＬｊ３，ＢＬｊ４）とセンス増幅器ＳＡｊと
の間を接続制御する第１及び第２のデータ転送回路３
ａ，３ｂの内側にセンス増幅器ＳＡｊと直接接続するプ
リチャージ回路４を設ける。このプリチャージ回路４を
第１及び第２のビット線対で共用しそれぞれをプリチャ
ージ，バランスさせる。 【効果】プリチャージ回路を従来例の１／２とすること
ができ、その分チップ面積を縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に１つのセンス増幅器をその左右に配列された少なくと
も２つのメモリセル列で共用すると共にこれらメモリセ
ル列と対応するビット線を所定のタイミングで所定のレ
ベルにプリチャージする手段を備えた半導体メモリに関
する。
に１つのセンス増幅器をその左右に配列された少なくと
も２つのメモリセル列で共用すると共にこれらメモリセ
ル列と対応するビット線を所定のタイミングで所定のレ
ベルにプリチャージする手段を備えた半導体メモリに関
する。
【０００２】
【従来の技術】従来のこの種の代表的な半導体メモリの
一例を図３に示す。この半導体メモリは、１トランジス
タ１容量型のメモリセルによるシュアードセンスアンプ
方式を採用している。
一例を図３に示す。この半導体メモリは、１トランジス
タ１容量型のメモリセルによるシュアードセンスアンプ
方式を採用している。
【０００３】この半導体メモリは、トランジスタＱ１〜
Ｑ４から成りフリップフロップ型に形成されて２つのデ
ータ入出力端を持ち活性化信号ＳＡＰ，ＳＡＮによって
活性化し２つのデータ入出力端に伝達された信号の差電
圧を増幅するセンス増幅器ＳＡｊ（ｊは１〜ｍ、以下同
じ）と、このセンス増幅器ＳＡｊの左側及び右側にそれ
ぞれ複数のメモリセルＭＣを配列した第１及び第２のメ
モリセル列と、この第１のメモリセル列の複数のメモリ
セルＭＣの半数ずつのメモリセルと接続して対をなす２
本のビット線ＢＬｊ１，ＢＬｊ２からなり選択状態のメ
モリセルのデータを伝達する第１のビット線対と、第２
のメモリセル列の複数のメモリセルＭＣの半数ずつのメ
モリセルと接続して対をなす２本のビット線ＢＬｊ３，
ＢＬｊ４からなり選択状態のメモリセルのデータを伝達
する第２のビット線対と、上記第１及び第２のメモリセ
ル列のうちの１つのメモリセルを選択状態とする複数の
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎと、
トランジスタＱ３１，Ｑ３２を備えてセンス増幅器ＳＡ
ｊと第１のビット線対（ＢＬｊ１，ＢＬｊ２）との間に
設けられこの第１のビット線対と接続する複数のメモリ
セル中にワード線ＷＬ１１〜ＷＬ１ｎによって選択状態
となるメモリセルがあるとき転送制御信号ＴＧ１に従っ
てこのビット線対とセンス増幅器ＳＡｊとを接続し信号
の相互伝達を行う第１のデータ転送回路３ａと、トラン
ジスタＱ３３，Ｑ３４を備えてセンス増幅器ＳＡｊと第
２のビット線対（ＢＬｊ３，ＢＬｊ４）との間に設けら
れこの第２のビット線対と接続する複数のメモリセル中
はワード線ＷＬ２１〜ＷＬ２ｎによって選択状態となる
メモリセルがあるとき転送制御信号ＴＧ２に従ってこの
ビット線対とセンス増幅器ＳＡｊとを接続し信号の相互
伝達を行う第２のデータ転送回路３ｂと、それぞれトラ
ンジスタＱ４１〜Ｑ４３を備えプリチャージ制御信号Ｐ
Ｄ１に従って各第１のビット線対（ＢＬｊ１，ＢＬｊ
２）を所定のレベル（ＨＶ）にプリチャージすると共に
これらをバランスさせる第１のプリチャージ回路４ａ
と、それぞれトランジスタＱ４４〜Ｑ４６を備えプリチ
ャージ制御信号ＰＤ２に従って各第２のビット線対（Ｂ
Ｌｊ３，ＢＬｊ４）を所定のレベル（ＨＶ）にプリチャ
ージすると共にこれらをバランスさせる第２のプリチャ
ージ回路４ｂと、それぞれトランジスタＱ５１，Ｑ５２
を備え列スイッチ制御信号ＹＳｊに従ってセンス増幅器
ＳＡｊとデータ入出力線ＩＯ１，ＩＯ２とを接続選択し
データの相互伝達を行う列スイッチ回路５と、データ入
出力線ＩＯ１，ＩＯ２と外部回路との間でデータＤＴの
入出力を行う入出力回路６と、行アドレス信号に従って
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎのう
ちの１本を選択レベルとする行デコーダ１と、列アドレ
ス信号に従って列スイッチ制御信号ＹＳ１〜ＹＳｍのう
ちの１つを選択レベルとする列デコーダ２とを有する構
成となっている。
Ｑ４から成りフリップフロップ型に形成されて２つのデ
ータ入出力端を持ち活性化信号ＳＡＰ，ＳＡＮによって
活性化し２つのデータ入出力端に伝達された信号の差電
圧を増幅するセンス増幅器ＳＡｊ（ｊは１〜ｍ、以下同
じ）と、このセンス増幅器ＳＡｊの左側及び右側にそれ
ぞれ複数のメモリセルＭＣを配列した第１及び第２のメ
モリセル列と、この第１のメモリセル列の複数のメモリ
セルＭＣの半数ずつのメモリセルと接続して対をなす２
本のビット線ＢＬｊ１，ＢＬｊ２からなり選択状態のメ
モリセルのデータを伝達する第１のビット線対と、第２
のメモリセル列の複数のメモリセルＭＣの半数ずつのメ
モリセルと接続して対をなす２本のビット線ＢＬｊ３，
ＢＬｊ４からなり選択状態のメモリセルのデータを伝達
する第２のビット線対と、上記第１及び第２のメモリセ
ル列のうちの１つのメモリセルを選択状態とする複数の
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎと、
トランジスタＱ３１，Ｑ３２を備えてセンス増幅器ＳＡ
ｊと第１のビット線対（ＢＬｊ１，ＢＬｊ２）との間に
設けられこの第１のビット線対と接続する複数のメモリ
セル中にワード線ＷＬ１１〜ＷＬ１ｎによって選択状態
となるメモリセルがあるとき転送制御信号ＴＧ１に従っ
てこのビット線対とセンス増幅器ＳＡｊとを接続し信号
の相互伝達を行う第１のデータ転送回路３ａと、トラン
ジスタＱ３３，Ｑ３４を備えてセンス増幅器ＳＡｊと第
２のビット線対（ＢＬｊ３，ＢＬｊ４）との間に設けら
れこの第２のビット線対と接続する複数のメモリセル中
はワード線ＷＬ２１〜ＷＬ２ｎによって選択状態となる
メモリセルがあるとき転送制御信号ＴＧ２に従ってこの
ビット線対とセンス増幅器ＳＡｊとを接続し信号の相互
伝達を行う第２のデータ転送回路３ｂと、それぞれトラ
ンジスタＱ４１〜Ｑ４３を備えプリチャージ制御信号Ｐ
Ｄ１に従って各第１のビット線対（ＢＬｊ１，ＢＬｊ
２）を所定のレベル（ＨＶ）にプリチャージすると共に
これらをバランスさせる第１のプリチャージ回路４ａ
と、それぞれトランジスタＱ４４〜Ｑ４６を備えプリチ
ャージ制御信号ＰＤ２に従って各第２のビット線対（Ｂ
Ｌｊ３，ＢＬｊ４）を所定のレベル（ＨＶ）にプリチャ
ージすると共にこれらをバランスさせる第２のプリチャ
ージ回路４ｂと、それぞれトランジスタＱ５１，Ｑ５２
を備え列スイッチ制御信号ＹＳｊに従ってセンス増幅器
ＳＡｊとデータ入出力線ＩＯ１，ＩＯ２とを接続選択し
データの相互伝達を行う列スイッチ回路５と、データ入
出力線ＩＯ１，ＩＯ２と外部回路との間でデータＤＴの
入出力を行う入出力回路６と、行アドレス信号に従って
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎのう
ちの１本を選択レベルとする行デコーダ１と、列アドレ
ス信号に従って列スイッチ制御信号ＹＳ１〜ＹＳｍのう
ちの１つを選択レベルとする列デコーダ２とを有する構
成となっている。
【０００４】次にこの半導体メモリの動作について説明
する。図４はこの半導体メモリの動作を説明するための
各部信号の波形図である。
する。図４はこの半導体メモリの動作を説明するための
各部信号の波形図である。
【０００５】リセットサイクル中、ビット線ＢＬｊ１，
ＢＬｊ２／ＢＬｊ３，ＢＬｊ４は例えば電源電位Ｖｃｃ
と接地電位Ｖｓｓとの中間電位Ｖｃｃ／２のＨＶにプリ
チャージされている。アクティブサイクルになると、外
部からのアドレス信号により例えばプリチャージ制御信
号ＰＤ１が降下し、これによりセンス増幅器ＳＡｊに対
し同じ側の転送制御信号ＴＧ１が上昇し反対側の転送制
御信号ＴＧ２は降下する。与えられた行アドレス信号に
より行デコーダ１がたとえばワード線ＷＬ１１を選択す
るとこのワード線は上昇（選択レベル）し、このワード
線に接続されたメモリセルＭＣのそれぞれのＭＯＳトラ
ンジスタがオンするためそれぞれのメモリ容量と対応す
るビット線ＢＬｊ１との間で電荷のやりとりが行われ、
これらビット線ＢＬｊ１の電位が微小に変化する。この
とき対をなすもう一方のビット線ＢＬｊ２は依然として
中間電位ＨＶのままである。次にセンス増幅器ＳＡｊが
活性化信号ＳＡＰ，ＳＡＮにより活性化され、ビット線
ＢＬｊ１，ＢＬｊ２間の微小差電位信号は増幅される。
たとえばビット線ＢＬ１１，ＢＬ１２のうちＢＬ１２は
接地電位Ｖｓｓに降下し、ＢＬ１１は電源電位Ｖｃｃに
上昇する。その後外部より与えらえた列アドレス信号に
より、ビット線対を選択する列スイッチ制御信号ＹＳｊ
のうち、たとえば選択的にＹＳ１が上昇すると、増幅さ
れたビット線対ＢＬ１１，ＢＬ１２上のデータがデータ
入出力線ＩＯ１，ＩＯ２に転送され入出力回路６を介し
て外部に出力される。再びリセットサイクルに入ると列
スイッチ制御信号ＹＳ１，ワード線ＷＬ１１は降下しプ
リチャージ制御信号ＰＤ１の上昇により活性化信号ＳＡ
Ｐ，ＳＡＮ、ビット線ＢＬｊ１，ＢＬｊ２／ＢＬｉ３，
ＢＬｊ４は中間電位ＨＶにバランス，プリチャージさ
れ、転送制御信号ＴＧ１，ＴＧ２は電源電位Ｖｃｃにな
る。
ＢＬｊ２／ＢＬｊ３，ＢＬｊ４は例えば電源電位Ｖｃｃ
と接地電位Ｖｓｓとの中間電位Ｖｃｃ／２のＨＶにプリ
チャージされている。アクティブサイクルになると、外
部からのアドレス信号により例えばプリチャージ制御信
号ＰＤ１が降下し、これによりセンス増幅器ＳＡｊに対
し同じ側の転送制御信号ＴＧ１が上昇し反対側の転送制
御信号ＴＧ２は降下する。与えられた行アドレス信号に
より行デコーダ１がたとえばワード線ＷＬ１１を選択す
るとこのワード線は上昇（選択レベル）し、このワード
線に接続されたメモリセルＭＣのそれぞれのＭＯＳトラ
ンジスタがオンするためそれぞれのメモリ容量と対応す
るビット線ＢＬｊ１との間で電荷のやりとりが行われ、
これらビット線ＢＬｊ１の電位が微小に変化する。この
とき対をなすもう一方のビット線ＢＬｊ２は依然として
中間電位ＨＶのままである。次にセンス増幅器ＳＡｊが
活性化信号ＳＡＰ，ＳＡＮにより活性化され、ビット線
ＢＬｊ１，ＢＬｊ２間の微小差電位信号は増幅される。
たとえばビット線ＢＬ１１，ＢＬ１２のうちＢＬ１２は
接地電位Ｖｓｓに降下し、ＢＬ１１は電源電位Ｖｃｃに
上昇する。その後外部より与えらえた列アドレス信号に
より、ビット線対を選択する列スイッチ制御信号ＹＳｊ
のうち、たとえば選択的にＹＳ１が上昇すると、増幅さ
れたビット線対ＢＬ１１，ＢＬ１２上のデータがデータ
入出力線ＩＯ１，ＩＯ２に転送され入出力回路６を介し
て外部に出力される。再びリセットサイクルに入ると列
スイッチ制御信号ＹＳ１，ワード線ＷＬ１１は降下しプ
リチャージ制御信号ＰＤ１の上昇により活性化信号ＳＡ
Ｐ，ＳＡＮ、ビット線ＢＬｊ１，ＢＬｊ２／ＢＬｉ３，
ＢＬｊ４は中間電位ＨＶにバランス，プリチャージさ
れ、転送制御信号ＴＧ１，ＴＧ２は電源電位Ｖｃｃにな
る。
【０００６】一方、アクティブサイクル中においても、
プリチャージ制御信号ＰＤ２は外部アドレスにより選択
されず電源電位Ｖｃｃレベルであるので、センス増幅器
ＳＡｊの右側のビット線ＢＬｊ３，ＢＬｊ４は中間電位
ＨＶレベルにプリチャージされたままである。
プリチャージ制御信号ＰＤ２は外部アドレスにより選択
されず電源電位Ｖｃｃレベルであるので、センス増幅器
ＳＡｊの右側のビット線ＢＬｊ３，ＢＬｊ４は中間電位
ＨＶレベルにプリチャージされたままである。
【０００７】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、センス増幅器ＳＡｊの左右に配置されたビット
線対（ＢＬｊ１，ＢＬｊ２／ＢＬｊ３，ＢＬｊ４）がそ
れぞれのプリチャージ回路４ａ，４ｂによってプリチャ
ージ，バランスされる構成となっているので、チップの
面積が増大するという問題点があった。
リでは、センス増幅器ＳＡｊの左右に配置されたビット
線対（ＢＬｊ１，ＢＬｊ２／ＢＬｊ３，ＢＬｊ４）がそ
れぞれのプリチャージ回路４ａ，４ｂによってプリチャ
ージ，バランスされる構成となっているので、チップの
面積が増大するという問題点があった。
【０００８】本発明の目的は、チップ面積を縮小するこ
とができる半導体メモリを提供することにある。
とができる半導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、所定のタイミングで活性化し伝達された信号を増幅
するセンス増幅器と、このセンス増幅器の左側及び右側
にそれぞれ複数のメモリセルを配列した第１及び第２の
メモリセル列と、この第１及び第２のメモリセル列それ
ぞれの各メモリセルと接続し選択状態のメモリセルのデ
ータを伝達する第１及び第２のビット線と、前記第１及
び第２のメモリセル列のうちの１つのメモリセルを所定
のタイミングで選択状態とする複数のワード線と、前記
センス増幅器と前記第１及び第２のビット線との間にそ
れぞれ対応して設けられ対応するビット線と接続する複
数のメモリセル中に前記ワード線により選択状態となる
メモリセルがあるとき所定のタイミングでこのビット線
と前記センス増幅器とを接続し信号の相互伝達を行う第
１及び第２のデータ転送回路と、前記第１及び第２のビ
ット線をそれぞれ所定のタイミングで所定のレベルにプ
リチャージするこれら第１及び第２のビット線共用のプ
リチャージ回路とを有している。
は、所定のタイミングで活性化し伝達された信号を増幅
するセンス増幅器と、このセンス増幅器の左側及び右側
にそれぞれ複数のメモリセルを配列した第１及び第２の
メモリセル列と、この第１及び第２のメモリセル列それ
ぞれの各メモリセルと接続し選択状態のメモリセルのデ
ータを伝達する第１及び第２のビット線と、前記第１及
び第２のメモリセル列のうちの１つのメモリセルを所定
のタイミングで選択状態とする複数のワード線と、前記
センス増幅器と前記第１及び第２のビット線との間にそ
れぞれ対応して設けられ対応するビット線と接続する複
数のメモリセル中に前記ワード線により選択状態となる
メモリセルがあるとき所定のタイミングでこのビット線
と前記センス増幅器とを接続し信号の相互伝達を行う第
１及び第２のデータ転送回路と、前記第１及び第２のビ
ット線をそれぞれ所定のタイミングで所定のレベルにプ
リチャージするこれら第１及び第２のビット線共用のプ
リチャージ回路とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の一実施例を示す回路図、図
２はこの実施例の各部信号の波形図である。
２はこの実施例の各部信号の波形図である。
【００１２】この実施例が図３，図４に示された従来の
半導体メモリと相違する点は、図３に示されたプリチャ
ージ回路４ａ，４ｂに代えて、それぞれトランジスタＱ
４１〜Ｑ４３を備えプリチャージ制御信号ＰＤに従って
各センス増幅器ＳＡｊの２つのデータ入出力端を直接所
定のレベル（中間電位ＨＶ）にプリチャージすると共に
バランスさせるプリチャージ回路４を設け、このプリチ
ャージ回路４を、第１及び第２のビット線対（ＢＬｊ
１，ＢＬｊ２／ＢＬｊ３，ＢＬｊ４）で共用するように
した点にある。従って、プリチャージ制御信号は、第１
及び第２のメモリセル列の何れのメモリセルが選択させ
る場合でもそのアクティブサイクル時にはプリチャージ
を停止する必要があるので、プリチャージ制御信号ＰＤ
１，ＰＤ２をＯＲ処理（低レベルアクティブ）したもの
となる。
半導体メモリと相違する点は、図３に示されたプリチャ
ージ回路４ａ，４ｂに代えて、それぞれトランジスタＱ
４１〜Ｑ４３を備えプリチャージ制御信号ＰＤに従って
各センス増幅器ＳＡｊの２つのデータ入出力端を直接所
定のレベル（中間電位ＨＶ）にプリチャージすると共に
バランスさせるプリチャージ回路４を設け、このプリチ
ャージ回路４を、第１及び第２のビット線対（ＢＬｊ
１，ＢＬｊ２／ＢＬｊ３，ＢＬｊ４）で共用するように
した点にある。従って、プリチャージ制御信号は、第１
及び第２のメモリセル列の何れのメモリセルが選択させ
る場合でもそのアクティブサイクル時にはプリチャージ
を停止する必要があるので、プリチャージ制御信号ＰＤ
１，ＰＤ２をＯＲ処理（低レベルアクティブ）したもの
となる。
【００１３】この実施例においては、選択されるメモリ
セルが存在する側、例えば第１のビット線対（ＢＬｊ
１，ＢＬｊ２）側の動作は、プリチャージ回路４が、デ
ータ転送回路３ａに対しビット線対（ＢＬｊ１，ＢＬｊ
２）側からセンス増幅器ＳＡｊ側へ移動している以外、
従来例と全く同じである。
セルが存在する側、例えば第１のビット線対（ＢＬｊ
１，ＢＬｊ２）側の動作は、プリチャージ回路４が、デ
ータ転送回路３ａに対しビット線対（ＢＬｊ１，ＢＬｊ
２）側からセンス増幅器ＳＡｊ側へ移動している以外、
従来例と全く同じである。
【００１４】選択されるメモリセルが存在しない側、例
えば第２のビット線対（ＢＬｊ３，ＢＬｊ４）側では、
アクティブサイクル中、転送制御信号ＴＧ２が低レベル
となっているので、データ転送回路３ｂのトランジスタ
Ｑ３３，Ｑ３４はオフとなっており、かつ、従来例では
プリチャージ回路４ｂによってビット線対（ＢＬｊ３，
ＢＬｊ４）はプリチャージされていたがそれがないの
で、ビット線対（ＢＬｊ３，ＢＬｊ４）は中間電位ＨＶ
のままフローティング状態となっている。
えば第２のビット線対（ＢＬｊ３，ＢＬｊ４）側では、
アクティブサイクル中、転送制御信号ＴＧ２が低レベル
となっているので、データ転送回路３ｂのトランジスタ
Ｑ３３，Ｑ３４はオフとなっており、かつ、従来例では
プリチャージ回路４ｂによってビット線対（ＢＬｊ３，
ＢＬｊ４）はプリチャージされていたがそれがないの
で、ビット線対（ＢＬｊ３，ＢＬｊ４）は中間電位ＨＶ
のままフローティング状態となっている。
【００１５】ここで、データ転送回路３ｂのトランジス
タＱ３３，Ｑ３４のしきい値電圧Ｖｔを０．６Ｖ、Ｓ係
数を１００ｍＶ／ｄｅｃａｄｅとしたとき、サブスレシ
ョルドリーク電流は１０-12 Ａ程度になるが、ビット線
ＢＬｊ３，ＢＬｊ４の寄生容量を２００ｆＦ、ファース
トページモードのローアドレスストローブ信号の最大パ
ルス幅ｔRASPを１２５μｓとすると、フローティング状
態にあるビット線ＢＬｊ３，ＢＬｊ４の電位変動は１ｍ
Ｖ以下となり、動作上全く問題ない。また、仮に誘導雑
音によりビット線ＢＬｊ３，ＢＬｊ４にそれ以上の電位
変動があったとしても、リセットサイクル中、プリチャ
ージ制御信号ＰＤ及び転送制御信号ＴＧ２は高レベルと
なってビット線ＢＬｊ３，ＢＬｊ４はプリチャージ，バ
ランスされるので、やはり動作上全く問題はない。
タＱ３３，Ｑ３４のしきい値電圧Ｖｔを０．６Ｖ、Ｓ係
数を１００ｍＶ／ｄｅｃａｄｅとしたとき、サブスレシ
ョルドリーク電流は１０-12 Ａ程度になるが、ビット線
ＢＬｊ３，ＢＬｊ４の寄生容量を２００ｆＦ、ファース
トページモードのローアドレスストローブ信号の最大パ
ルス幅ｔRASPを１２５μｓとすると、フローティング状
態にあるビット線ＢＬｊ３，ＢＬｊ４の電位変動は１ｍ
Ｖ以下となり、動作上全く問題ない。また、仮に誘導雑
音によりビット線ＢＬｊ３，ＢＬｊ４にそれ以上の電位
変動があったとしても、リセットサイクル中、プリチャ
ージ制御信号ＰＤ及び転送制御信号ＴＧ２は高レベルと
なってビット線ＢＬｊ３，ＢＬｊ４はプリチャージ，バ
ランスされるので、やはり動作上全く問題はない。
【００１６】従って、プリチャージ回路を従来例の１／
２とすることができ、その分チップ面積を縮小すること
ができる。具体例として、６４ＭビットＤＲＡＭの場
合、１センス増幅器の列に対し約６μｍ、チップ長辺方
向で約３８０μｍの縮小が可能となる。
２とすることができ、その分チップ面積を縮小すること
ができる。具体例として、６４ＭビットＤＲＡＭの場
合、１センス増幅器の列に対し約６μｍ、チップ長辺方
向で約３８０μｍの縮小が可能となる。
【００１７】
【発明の効果】以上説明したように本発明は、１つのセ
ンス増幅器の左右両側に配置された第１及び第２のビッ
ト線のプリチャージを、これら第１及び第２のビット線
とセンス増幅器との間の接続制御を行う第１及び第２の
データ転送回路の内側のセンス増幅器と直接接続する１
つのプリチャージ回路により、これを共用して行う構成
としたので、プリチャージ回路を従来例の１／２にする
ことができ、その分チップ面積を縮小することができる
効果がある。
ンス増幅器の左右両側に配置された第１及び第２のビッ
ト線のプリチャージを、これら第１及び第２のビット線
とセンス増幅器との間の接続制御を行う第１及び第２の
データ転送回路の内側のセンス増幅器と直接接続する１
つのプリチャージ回路により、これを共用して行う構成
としたので、プリチャージ回路を従来例の１／２にする
ことができ、その分チップ面積を縮小することができる
効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体メモリの一例を示す回路図であ
る。
る。
【図４】図３に示された半導体メモリの動作を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
１ 行デコーダ ２ 列デコーダ ３ａ，３ｂ データ転送回路 ４，４ａ，４ｂ プリチャージ回路 ５ 列スイッチ回路 ６ 入出力回路 ＢＬ１１〜ＢＬ１４，〜，ＢＬｍ１〜ＢＬｍ４ ビッ
ト線 ＭＣ メモリセル ＳＡ１〜ＳＡｍ センス増幅器 ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ ワード線
ト線 ＭＣ メモリセル ＳＡ１〜ＳＡｍ センス増幅器 ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４７１ 7210−4Ｍ Ｇ１１Ｃ 11/34 ３１１
Claims (3)
- 【請求項１】 所定のタイミングで活性化し伝達された
信号を増幅するセンス増幅器と、このセンス増幅器の左
側及び右側にそれぞれ複数のメモリセルを配列した第１
及び第２のメモリセル列と、この第１及び第２のメモリ
セル列それぞれの各メモリセルと接続し選択状態のメモ
リセルのデータを伝達する第１及び第２のビット線と、
前記第１及び第２のメモリセル列のうちの１つのメモリ
セルを所定のタイミングで選択状態とする複数のワード
線と、前記センス増幅器と前記第１及び第２のビット線
との間にそれぞれ対応して設けられ対応するビット線と
接続する複数のメモリセル中に前記ワード線により選択
状態となるメモリセルがあるとき所定のタイミングでこ
のビット線と前記センス増幅器とを接続し信号の相互伝
達を行う第１及び第２のデータ転送回路と、前記第１及
び第２のビット線をそれぞれ所定のタイミングで所定の
レベルにプリチャージするこれら第１及び第２のビット
線共用のプリチャージ回路とを有することを特徴とする
半導体メモリ。 - 【請求項２】 プリチャージ回路が、第１及び第２のデ
ータ転送回路間に設けられ、センス増幅器のデータ入出
力端を直接所定のタイミングで所定のレベルにプリチャ
ージする回路である請求項１記載の半導体メモリ。 - 【請求項３】 第１及び第２のビット線のそれぞれが、
対をなす２本のビット線で構成され、センス増幅器が、
これら対をなす２本のビット線間の差電圧を増幅する回
路であり、プリチャージ回路が、これら２本のビット線
を所定のタイミングで所定のレベルにプリチャージする
と共にこれら２本のビット線のレベルをバランスさせる
回路である請求項１記載の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271109A JPH07122069A (ja) | 1993-10-29 | 1993-10-29 | 半導体メモリ |
| KR1019940028581A KR950012732A (ko) | 1993-10-29 | 1994-10-28 | 두 메모리 셀 어레이들 간에 공용되는 예비충전 회로와 센스 증폭기를 구비한 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271109A JPH07122069A (ja) | 1993-10-29 | 1993-10-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122069A true JPH07122069A (ja) | 1995-05-12 |
Family
ID=17495467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5271109A Pending JPH07122069A (ja) | 1993-10-29 | 1993-10-29 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07122069A (ja) |
| KR (1) | KR950012732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246990B1 (ko) * | 1996-06-29 | 2000-03-15 | 김영환 | 디램 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPH04370596A (ja) * | 1991-06-19 | 1992-12-22 | Samsung Electron Co Ltd | 高速センシング動作を実行するセンスアンプ |
-
1993
- 1993-10-29 JP JP5271109A patent/JPH07122069A/ja active Pending
-
1994
- 1994-10-28 KR KR1019940028581A patent/KR950012732A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPH04370596A (ja) * | 1991-06-19 | 1992-12-22 | Samsung Electron Co Ltd | 高速センシング動作を実行するセンスアンプ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246990B1 (ko) * | 1996-06-29 | 2000-03-15 | 김영환 | 디램 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012732A (ko) | 1995-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |