JPS6299989A

JPS6299989A - 半導体メモリ

Info

Publication number: JPS6299989A
Application number: JP60239782A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Yoshiki Kawajiri; 良樹川尻; Katsutaka Kimura; 木村　勝高; Ryoichi Hori; 堀　陵一; Hitoshi Tanaka; 均田中
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1985-10-25
Filing date: 1985-10-25
Publication date: 1987-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本完明は半導体メモリに関し、特に高Ｓ／Ｎ化する場合
や低消費電力化する場合などに好適なダイナミックメモ
リ（Ｄ　ｙｎａｍｉｃ　ＲＡ　Ｍ以下、ＤＲＡＭと省略
する）に関するものである。

〔発明の背景〕

ＤＲＡＭでは、メモリセルからの読み出し時の信号電圧
を大きくするために、あるいは低消費電力化するために
、データ線の寄生容量を小さくすることが重要である。

これをチップ面積を増大させずに実現する手段として、
従来、特公昭５９−５１０７４号公報、特公昭５９　５
１０７５号公報、特願昭５６　８１０４２号明細書等に
記載されているように、データ線を多分割にし、分割さ
れた各データ線のデータ情報を１個のデコーダからの制
御信号で共通に制御する方法が知られている。

第２図は、上記従来例を示すもので、メモリアレーをデ
ータ線方向に４分割したサブアレーＭＡＯ−ＭＡ３に対
して、共通の列デコーダＶＤを配置して単純化している
。図では簡ｊｌのため省略しであるが、多数のメモリセ
ルＭＣがマトリクス状に配置さｉｌ、サブアレ−ＭＡを
構成していることは明らかである。

まず、アドレス信号ＡＸによってＸデコーダおよびドラ
イバＸＤが定まり、各サブアレーＭＡＯ〜ＭＡ３内の選
択されたワード線Ｗにパルスが同時に印加される。図中
では、簡略化するためにＭＡ１〜ＭＡ３内のワード線は
省略さ４ｔでいる。読み出し動作は、ワード線Ｗ上のメ
モリセルＭＣの記憶情報が各データ線ｒ）ｏｏ”Ｉ）ａ
ｔに出力される。また、図中では省略されているが、ダ
ミーワード線ｏａ　Ｑ　＊　Ｄｏ　Ｌにもパルスが印加
されて、対になるデータ線Ｄ　Ｄｏ　Ｐ　Ｄ　０１にも
一定の参照電圧が出力される。その後、各センスアンプ
ＳＡで対データ線Ｄ　００　ｖ　Ｄ　００ならびにＤＯ
１＊Ｄ０１の出力電圧を差動に増幅する。その後、アド
レス信号ＡＹとデコーダＹＤによって出力線ＳＬＯ〜Ｓ
ＬＩの選択されたいずれか一方にパルスが印加されてス
イッチＳＷを制御する。ＳＬＯが選択された場合、増幅
されたＤ　００　ｚ　Ｄ　００上の信号電圧はＩｌｏ、
Ｉ１０線に差動に出力される。同様に、サブアレーＭＡ
Ｌ〜ＭＡ３内のそれぞれに対応する工／○線に信号電圧
が出力される。これら４組の■／○線の信号電圧はデー
タ入出力回路ＲＷＣに入力されるアドレス信号Ａ′なら
びに読み出しと書き込み制御信号ＷＥによって、１個の
データ出力Ｄ　ｏｕｔとなる。同様に、書き込み動作も
、データ入力Ｄｉに応じてＴ／○線やデータ線を通して
選択されたメモリセルＭＣに書き込まれる。

上記の方法では、列デコーダＹＤは１個なので、チップ
面積な増大させずにデータ線を多分割にして、各サブア
レー内のデータ線寄生容量を小さくできる利点がある。

しかし、メモリセルが０ｐｅｎ　Ｄａシａ（Ｂｉｔ）Ｉ
、ｊ、ｎｃセル（以下１交点セル）なので、雑音が大き
いこと。

あるいは分割数を増やす毎にセンスアンプＳ　Ａの数が
増加し、チップ面積が増加するために、これらが今後の
高集積化、大容量化の障壁となっていた。

第３図は他の従来例であり、特願昭５６−８１０４２号
明Ｍ書１詳細に述べら九でいる。動作は第２図とほぼ同
様であるが、メモリセルに雑−１が低いＦｏｌｄｅｄ　
Ｄａｔａ（Ｂｉｔ：）Ｌｉｎｅセル（以Ｆ、２交点セル
）を用いているために、２組のデータ対線たとえばＤｏ
ｏ　＋　Ｄ　ＤＯと’　１０　ｒ　０１０の中間Ｋ　ス
イッチＬＳ、Ｒ３を介してセンスアンプＳＡを配置する
点で異なる。こうすることにより、第２図の場合に比べ
て低雑音にできる。また、Ｆ　−タ線の寄生容量を半分
にできる利点がある６何故ならば、［）００上のメモリ
セルを読み出す場合には、スイッチＩ４Ｓはオン、Ｒ３
はオフにして、Ｄｏｏのイコ号電圧とＩ）ｏｏの参照電
圧をＳＡで差動増幅できるためである。しかし、この実
施例は。

低雑音ではあるが、分割数を増す毎に増幅器ＳＡが必要
となり、これがやはり今後の高集積化、大容量化の障壁
になることである。

第４図、第５図は、従来の他の例を示すもので１、特願
昭５７−１２５６８７号明細書に詳細に述べられている
。　第４図はＩ交点セル、第５図は２交点セルの例であ
る。第２図、第３図では、データ線とスイッチ選択線Ｓ
Ｌが平行で、それらと工／○線が直交配線されているの
に対して、データ線と■／○線が平行、それらとスイッ
チ選択線Ｓｒ−が直行配線されている点で異なる。デー
タ対線、たとえばＤ　００　＋　Ｄ　００上の増幅され
た読み出し信号電圧は、スイッチ選択線ＳＬＯでＩ１０
＃線ｌ１０（０）、ｌ１０（０）に出力される。その後
、メインアンプＭＡで再び増幅される。複数のＩ１０対
線の信号は、同時にメ・イユ／アンプＭＡによって増幅
されるが、その中のデコーダＶＤによって選択されたＩ
１０対線の信号だ（、′３が、データ出力Ｄｏｕｔ、ど
なって取り出さｔＬる。こ１ｔらの方法では、データ線
を多分１やｊにはできるが、■／（’、）対線が長いた
めに、Ｔ１０２Ｉ線の寄生容量が人さくなるのが欠点で
ある。すなわち、せっかくデータ対線の寄生容量を多分
割に（１，で小さくしても、データ線とＩ１０線全体上
し、ての効果は低下し７てしまう。

この原理を、以１ζに説明する。上述の特願昭５７１２
５６８７号明細みには、Ｉ１０月線として１１位長あた
りの配線容量の少ない立体配ｔ９、例えばアルミニウム
などを用いれば、その方式の利点が出てくると記載され
ている。すｔＩ〕わら、このような場合にはセンスアン
プＳＡも不要で（しまたがって、その分だけチップ面積
は小Ｌ′Ｊできる）、メモリセルからの読み出し信号を
Ｉ／（１４５１ニーとり出してからメインアンプへＩＡ
　（第５図では筒中、のためＭＡなどは省略しである）
で初めて増幅する構成例も述べら九でいる。

しかし高集積、大容量化とともに、たとえアルミニウム
立体配線を用いても、全体のＩ１０対線の容量は大とな
り、Ｉ１０対線の充放電電流に伴う消費電力の増大やＳ
／Ｎ低下という深刻な問題に直面する。すなわち、第４
図、第５図のように、センスアンプＳＡが各データ対線
に存在する場合には、メモリセルＭＣからの微少な読み
出し信号は、それらのセンスアンプＳＡで増幅され、そ
の増幅された（３号はＩ１０対線を充放電する。Ｉ１０
対線の容量が大きければ、これに伴う過大なスパイク電
流の増大や消費電力の増大は顕著になる。

また、センスアンプＳ　Ａが存在しない構成では、その
分チップ面積を小にできるが、メモリセルＭＣからの読
み出し信号電圧は、データ線とｌ１０線の寄生容量の和
とメモリセル自体の持つ蓄積容量の比で決まるため、メ
インアンプＭＡに入力する信号電圧は微少になり過ぎ、
Ｓ／Ｎが低下し５て。

メインアンプＭＡの正常な増幅を妨げるようになる。

このように、従来のＤＲＡＭは、改善されてはいるが、
未だ満足できる状態ではかいた。め、高集積、大容量化
とともに、チップ面積が小、さく、高Ｓ／Ｎで低消費電
力の多分割データ線方式の「）ＩりＡＭの出現が望まれ
ている。

〔発明の目的〕

本発明の［１的は、このような従来の要望に応え、チッ
プ面積が小さく、かつ高Ｓ／Ｎで、しかも低消費電力化
のすべての条件を満足することができる単導体メモリを
提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の゛１′導体メモリは
、メモリセルを接続し、たｌ対のデータ線ど、該メモリ
セルからの情報を増幅するセンスアンプを備え、または
該センスアンプを外部に共通に備えた。メモリサブアレ
ー、および該サブアレーのデータ線との間でデータの授
受を行う１ないし階だ化さおた複数の入出力線を備えた
゛１′導体メモリにおいて、複数に分割された各サブア
レー内のデータ対線と、該データ対線に接続さ第１１、
かつ複数に分割された入出力線と、該入出力線へのデル
夕の入出力を共通に制御するデコーダとを有することに
特徴がある。

〔発明の実施例〕

以下１本発明の実施例を１図面により詳細に説明する。

（基本構成）第１図は、本発明の一実施例を示す半導体メモリの基本
的な構成図であって、２交点セルを適用した場合である
。

第１図においては、データ対線は８分割され、サブデー
タ対線（Ｄ　（１０ｒＤ　ｏｏ　）、（Ｄ　１０　ｚＤ
　１ｏ　Ｌ（Ｄ　２０　ＦＤ　２０　）、（Ｄ　３ｏ　
ｒＤ　３ｏ）などに分割されている。複数のサブデータ
対線、すなわち図では簡単のため２組の対ｇ（Ｄ　ｏｏ
　ｒＤ　ｏｏ　）ＦＣＤＩＯＩ３１０）でサブアレーＭ
ＡＯが構成されている。同様に、サブアレーＭＡＩ〜Ｍ
Ａ３も複数のサブデータ対線から構成されている。２個
のサブアレーＭＡＯ，ＭＡＩあるいはＭＡ２．ＭＡ３に
共通にセンスアンプＳＡが第１のＩ１０線ｉ１０　（０
）、ｉ１０　（０）などにより接続され、これらのセン
スアンプＳＡは■デコーダの出力線ＹＳＯ，ＹＳＩで共
通に制御され、第２のＩ１０線ｌ１０（０）、　　■／
○（０）などと情報を授受する構成になっている。

なお、ここでは第２図〜第５図の従来例とは異なり、セ
ンスアンプＳＡとサブデータ線、センスアンプＳＡとｉ
１０線との接続線はそれぞれ分離して示したが、これは
各部の接続を明確にするための表現上の相違であり、第
２図〜第５図と本質的に異なるものではない、具体的な
接続法は、使用するセンスアンプＳＡの形式に合せて適
宜選択されることは言うまでもない。

本発明の特徴は、データ線を多分割にし、この多分割さ
れたサブデータ線に共通なｉ１０線をもさらに多分割す
るといったように、２重の多分割構造にしていることに
ある。すなわち１本発明では、データ線のみならず、ｉ
１０線あるいは階層化された各工／○線をも多分割し、
多分割さオしたサブＩ１０線へのデータ入出力を１個の
デコーダにより制御する方法を用いている。つまり、分
割された複数の第１のｉ１０線への入出力データを。

１個のデコーダの出カイ８号ＹＳＯ，ＹＳＩ等で共通に
制御している。

以下、具体的に動作を説明する。

なお、以下の説明では、特に区別する必要のない場合は
、簡単のため、サブデータ線を単にデータ線と称するこ
ともある。

いま、サブアレーＭＡＯに厘するある特定のワード線Ｗ
（図中では、複数のデータ線に直交して多数のワード線
Ｗが存在するが、簡単のため省略している）が選択され
、これに接続される複数のメモリセルＭＣが読み出され
る場合を考える。データ対線の一方のデータ！Ｄ　ｏｏ
　＋　Ｄ　ａｔに読み出された微少信号電圧は、データ
線と直交する制御線ＳＬＯを選択し、Ｄ　００　ｐ　Ｄ
ｏｏ　＋　Ｄ　Ｏｌ　＋　Ｄｏｌに接続されるスイッチ
ＳＷＩのみをオンすることによって、第１手段の共通ｉ
１０線１１０（０）。

１１０（１）に出力される。この時、１１０上の第２の
スイッチＳＷ２をデータ線と直交する制御線ＬＭＳＯに
よってオンしておけば、上記出力信号はセンスアンプ入
力端に入力される。この時、１１０対線の一方のｉ　／
　ｏ４ａｉ１０　（０）、　ｉ１０　（１）に後述する
ような参照電圧を出力させておけば、この参照電圧を基
準にして、ｉ１０　（０）、　ｉ１０　（１）、Ｊ二の
読み出し信号はセンスアンプＳＡによって差動増幅され
る。ＹデコーダＹＤからの出力線の中、ＹＳＯが選択さ
れると、ｊ、１０　（０）、　ｉ１０　（０）′４線上
の増幅さ拉た信号のみが、第３のスイッチＳＷ３がオン
になる結果、第２のＩ１０腺丁／○（０）、　Ｉ　／　
Ｏ（０）ＬニーＭ動的ニ出カサレフ＋。ｆ’ｉ？ｉｊ＃
のため説明は省略したが、サブアレー〜ｉＡ２内のメモ
リセルも同時に読み出され、第２のＩ１０対線Ｉ１０　
（Ｉ）、Ｉｌｏ　（１）に同様に出力される。

これら２組の第２のＩ１０対線に出力された情報は、デ
ータ入出力回路ＲＷＣに入力されるアドレス信号により
、１個の読み出しデータＤｏｕｈとして出力される。書
き込み動作も通常のダイナミックメモリと同様に、デー
タ入力Ｄｉｎが第２のｉ１０線、第１のｌ１０１、デー
タ線を経由してり。

。上のメモリセルへと書き込まれる。同様に、すブアレ
ーＭＡＬ、ＭＡ３内のメモリセルも読み出し、書き込み
動作が行われる。

なお、第１図は、２個のサブアレーＭＡに共通にセンス
アンプＳＡを設け、データ対線にセンスアンプを設けな
い実施例であるが、分割した結果のサブデータ線の寄生
容量が比較的大きい場合には、一層の高Ｓ／Ｎ化を図る
ためにデータ対線（たとえば、Ｄｏｏ＊Ｄｏｏ）間にセ
ンスアンプを設ける構成も考えられる。

本発明の方式では、Ｓ／Ｎや充放電電流に重大な影響を
与えるデータ線と第１の■／○線の寄生容量が、それら
がともに多分割されているために小さくできるという利
点がある。しかも、これらの多分割方式が１個のデコー
ダ（第１図ではＹデコーダＹＤ）だけで実現できるため
に、チップ面積が小さく維持できることも利点としてあ
げらｊｂる。

（第１実施例）第６図は、第１図をさらに具体化した本発明の一実施例
図である。第６図では、メモリセルＭＣは、ｎチャネル
トランジスタ１個とコンデンサ１個で構成され、トラン
ジスタのゲートにワード線Ｗが接続されている。また、
スイッチＳＷＩ　　（ＳＷｌｏ　　ｌ　　５ＷＩＩ　　
、　　ｓｗｔ　　２　、　５Ｗ１Ｇ）、　　　５Ｗ２（
ＳＷ２Ｌ、５Ｗ２Ｒ）およびＳＷ３はｎチャネルトラン
ジスタで構成され、それぞれのゲートにスイッチを制御
する信号線ＳＬＯ〜ＳＬ３．ＬＭＳＯ，ＲＭＳＯ，ＹＳ
ＯおよびＹＳＩが接続さｔている。センスアンプＳＡは
、ｎチャネル１−ランジメタ２個、Ｐチャネルトランジ
スタ２個で構成したＣＭＯ８である。このセンスアンプ
ＳＡは、センスアンプ駆動回路ＤＴにより活性化され、
データ線上の読み出し信号を差動増幅する。図中Ｃ８゜
Ｃ８は、センスアンプＳＡ内の！１チャネルおよびＰチ
ャネルトランジスタのそれぞれの共通ソース端で、ＳＤ
およびＳＤはセンスアンプ駆動信号線である。さらに、
Ｐ　Ｃはデータ線Ｄ　００　ｐ　Ｄ　００などと第１の
共通ｉ１０線ｉ１０　（０）、ｉ１０　（０）などをあ
る特定の電位（図中ではｌ／２Ｖｃｃ）に充電するプリ
チャージ回路で、信号ｇ　ｐ　ｒ−ｏにより制御される
。以上、サブアレーＭＡＯ，ＭＡｌおよびセンスアンプ
部Ｓ　Ｓ　八〇の構成を説明したが、他のサブアレーＭ
ＡＲ，，ＭＡ２および他のセンスアンプ部ＳＳΔ１も、
これらと同様な構成である。

第７図は、第６図の各部動作タイムチャートで、ある。

次に、第６図の動作を、第７図を参照しながら説明する
。

第１図の説明と同様に、サブアレーＭＡＯ内にあるワー
ド線Ｗに接続されるメモリセルＭＣの読み出し動作を考
える。まず、待機状態では、信号線ＰＬＯおよびスイッ
チの制御線Ｓ　Ｔ−０〜ＳＬ３゜１、、ＭＳ　Ｏ、ＲＭ
Ｓ　Ｏに電源電圧Ｖｃｃを印加し、プリチャージ回路ｐ
ｃにより、ＤｏＯ＋ＤＯＯ＋Ｄ１０＋０１０などの全て
のデータ線と１１０（０）。

ｉ１０　（０）、ｉ１０’　　（０）、ｉ１０’　　（
０）などの全ての第１の共通ｉ１０線を１／２Ｖｃｃに
充電する。

次に、アドレス信号Ａｘが入力され、まず、プリチャー
ジ信号線ｐ　ｒ−ｏを接地電位にし、データ線および第
１の共通１１０ｎをブローティング状態とする。また、
スイッチＳＷＩおよびＳＷ２を制御する各イ言号ｆｉｓ
Ｌｏ−３Ｌ３．ＬＭＳＯ，ＲＭＳＯを、第７図に示した
ような電位とする。すなわち、ＳＬＯおよびＬＭＳＯを
電位Ｖｅｃ＋αまで昇圧し、データｆｉＤ　ｏｏ　ｒ　
Ｄ　ｏｏ、Ｄ　ｏｘ　＋　Ｄｏｌと第１の共通Ｔ１０線
ｉ１０　（０）、ｉ１０　（０）。

ｉ１０　（１）、ｉ１０　（１）、およびセンスアンプ
ＳＡとを接続された状態に保つ。一方ＳＬＩを１宴地電
位にすることにより、データ線Ｄ１０　＊　Ｄ　１０　
＋ＤＬ１，１つ１１と第１の共通ｉ１０線と切り岨す。

また、＋ｚ　Ｍ　Ｓ　Ｏを接地電位にすることにより、
サブアレーＭＡＩとセンスアンプ部５ＳＡＯとはリリ離
された状態どなる。このように、スイッチ゛をオン、オ
フ状態にしておき、アトしノス信号Ａ　Ｘにより選択さ
れたワード線Ｗにパルスを印加する。

ニオしに、上りワード線Ｗに接続されたメモリセルＭ　
Ｃの記憶情報が各データ線Ｄ　Ｏｏ＋　Ｄ　０１に出力
される。この出力された記憶情報は、信号線ＳＬＯによ
りオン状態となっているスイッチＳ　ＶＶ　１０を通し
て、第１の共通Ｉ１０．ｉＱ　ｉ　／　ｏ　（０）、　
　ｉ／　ｏ　（１）に出力され、さらに信号線１．−　
Ｍ　Ｓ　Ｏによリオン状態となっているスイッチＳＷ２
　Ｌを通して、センスアンプＳＡの入力端に入力さＪｃ
る。その後、センスアンプ駆動信号線ＳＤおよびＳＤに
、それぞ、れ第７図で示した電位となるパルスを印加し
、センスアンプＳＡを活性化する。この時、第１の共通
１１０ｉｉ１０（０）、１１０（１）と対となる共通ｌ
１０線１１０（０）、１１０（１）は、待機状態の間に
充電された電位、すなわち１／２ＶＣＣを保っており、
この電位を参照電位として（後述するようにダミーセル
を設けてもよい）、１１０（０）、１１０（１）上の読
み出し信号がセンスアンプＳＡに上り差動増幅され、デ
ータ線および第１の共通ｌ１０線は記憶情報に対応して
、電源電圧あるいは接地電圧のいずハかに昇圧あるいは
放電される。次に、アドレス信号ＡｖによりＹデコーダ
ＶＤからの出力線の内、例えばＹＳＯが選択され、ｉ／
　ｏ　（０）、　　ｉ　／　ｏ　（０）対線上の増幅さ
れた信号のみが、スイッチＳＷ３を通して第２の共通ｌ
１０線■／○（ＯＬ　ｌ１０（０）に出力される６また
、書き込み動作は、データ人力Ｄｉが第２の共通Ｔ１０
線、第１の共通Ｉ１０線、データ線を経由して、［）Ｏ
ＬＩ上のメモリセルへ書き込まｊしることにより行われ
る、ここで、ワード線Ｗおよび信Ｃ・線ＬＭＳ　Ｏ、Ｓ
　Ｉ−０が保たれる電位Ｖｃｃ十αは、メモリセルへの
書き込み電圧を例えば情報ＩＩ　１　＋ｌに対し°〔電
源電圧Ｖｅｃとするためで、電圧αはメモリセルを構成
するトランジスタやスイッチＳＷＩ、ＳＷ２を構成する
１−ランジスタのしきい値電圧ＶＴ１４以上あればよい
。読み出しあるいは書き込み動作の終了は、まずワード
線Ｗが接地電位に放電され、その後、センスアンプＳＡ
を信号線ＳＤ、ＳＤにより、不活性化し１．さらにプリ
チャージ回路ＰＣを信号線Ｐ　Ｌ　Ｏにパルスを印加す
ることにより動作させ、スイッチＳＷ１．ＳＷ２の制御
信号線ＳＬ、０〜ＳＬ３．ｒ−ＭＳｏ、１１１ｓｔ）を
電源電圧Ｖｅｅにすることにより、オン状態とな−）だ
スイッチＳＷＩ、ＳＷ２を通しで、第１の共通ｌ１０線
およびデータ線を１　／　２　Ｖｅｅに充電し、待機状
態となる６以上の説明では簡略のためサブアレーＭＡＯ
内のメモリセルの読み出し、書き込み動作について述べ
たが、他のサブアレー内のメモリセルの読み出し、書き
込み動作も同様に行ね、ｆする。

本実施例によれば、第１図で述べた利点の他に。

データ線および第１の共通■／○線の充電電圧が１　／
　２　Ｖｃｃであるため、これらの充放′１ｒ１ｆｉ！
流を小さくできるという利点も有する。

第８図は、第６図、第７図で述べたスイッチＳＷｌ、Ｓ
Ｗ２の制御信号線５ＬＯ−３Ｌ７．ＬＭＳｏ、ＲＭＳＯ
などに印加されるパルスを実現する回路の一例図である
。本実施例では、ＤチャネルトランジスタＱ１〜ＱＳ、
ＭＯ５容量で形成されたコンデンサＣＩ　Ｔ　Ｃ２およ
びＡＮＤ論理回路Ａ　Ｎ　Ｄで構成され、出力端７が上
記信号線に１妾続さ九る。入力端１−Ｇには、チップ外
部から入力されるアドレス信号ＡＸなどから、簡単な論
理回路あるいは遅延回路により発生される信号φＰ　Ｔ
φＢ’Ｐ　α、β、γ、φＢが印加される。また端子８
，９には電ｇ電圧ｖｃｃが、端子１０．１１には接地電
圧が印加される。

第９図は、第８図の各入力信号のタイムチャートである
。次に、第９図を用いて５第８図の回路動作を説明する
。まず、待機状態において、信号φＰによりトランジス
タＱ１をオン状態に、信号αによりＱ２をオフ状態にさ
せ、端ｆ−ＮをＶｃｃ−Ｖ−ｒｘ　（Ｖｒｌ：　Ｑｌの
しきい値電圧）まで充電する。その後φ１・によりＱｌ
をオフさせ、信号φ８′によりコンデンサＣ１を通して
端子Ｎを昇圧ずろ。

このときコンデンサＣ１の容量値を適当に選ぶことによ
り、端７−　Ｎの電位をＶｃｃ＋Ｖ　７　ａ　（Ｖ　ｒ
　：］　：Ｑ３のしきい値ｍ圧）以上にすることかて、
きる。

さらに信号βによりＱ４をオフ状態に、信号γ、φＢに
より端７−１２を接地電位に保っておけば。

トランジスタＱ３により、出力端’ｆ−７をＶｃｃに保
つことができる。次に、アドレス信号ＡＸが入力さ５ｊ
ｔ、メモリセルの読み出し動作あるいは用ぎ込み動作が
開始され、出力端子７にＶｃｃ＋αなる電位が必要な場
合、まずφＢ′を低電圧にし１、端子Ｎを電位Ｖｃｃ−
Ｖ７１にし、その後、信−号γ、φＢにより端子１２を
高電位とする。これによりコンデンサＣ２の容量値を適
当に選んでおけば、このＣ２を通して出力端子７をＶｃ
ｃ＋αまで昇圧することができる。このときＱ６１は信
号βによりオフ状態となっている。一方、出力端″ｆ７
を接地電位にする場合は、信号αによりＱ２をオン状態
とし、端子Ｎを接地電位とする。これによりＱ３をオフ
状態とし、信号βとαによりＱ　−ａ　＋　Ｑ　ｅをオ
ン状態として、出力端Ｔ−７を接地電位まで放電する。

また、出力端子−７をＶｃｅに保ちたい場合は。

信号βによりＱ　、ｒをオフ状態とし、信号γにより端
子１２を低電位に保つことにより、出力端子７’＆Ｖｃ
ｃに保つことができる。以上説明したように。

信３・α、β、γの電位により、第６図、第７図で述べ
た所望のパルスを得ることがてきる。信号α。

β、γの′電位は、入力さ九たアドレスイー号Ａｘによ
って決定さ扛る。

（第２実施例）第１０図は、本発明の第２の実施例を示す半導体メモリ
の構成図であり、第１１図は第１０図の回路の動作タイ
ムチャートである。第６図で示した第１の実施例と異な
る点は、（Ｄ　ｏｏ　＋　Ｄ　ｏｏｌ＋（Ｄ　１０　＋
　Ｄ　１０）などの分割されたデータ対線ごとにも、プ
リチャージ回路ＰＣを設けたことである。これらのプリ
チャージ回路ｐｃは、信号線Ｐ　Ｌ　ＯＯ、ＰＴ−０１
ｆＪ、どにより制御されている。

本実施例では、第１１図に示すように、例えばサブアレ
ーＭ　Ａ　Ｏに腐するワード線Ｗに接続さオするメモリ
セルＭＣ３読み出す場合、ス、イッチＳ　Ｗｌｏを制御
するｍ号線Ｓ　Ｌ　Ｏだけを高電位とし、スイッチＳ　
Ｗ　１　ｏだけをオン状態とする。他の第１のスイッチ
５Ｗ１１〜５ＷＩ３はオフ状態を保つ。また２分割され
たデータ対線ごとに設けたプリチャージ回路ＰＣのうち
、４３号綿体　Ｌ、、　００だけを低電位とし、これに
より制御されるプリチャージ回路だけを不活性化させる
。他のプリチャージ回路については、信−号線ＰＬＯ１
〜ＰＬＯ３により活性化された状態を保つ９スイツチＳ
Ｗ２の制御などの動作は、第７図で説明した場合と同様
である。このような構成および動作により、待機状態で
は、第１のスイッチＳ　Ｗ　１　ｏ−Ｓ　Ｗ　１３は第
６図の実施例と異なり、オフ状態であるが１分割された
各データ対線に設けられたプリチャージ回路ｐｃにより
、各データ対線を所望の電位（１／２Ｖｅｅ）に充電し
、保持することができる。また、第１の共通Ｉ１０線は
、第２のスイッチ５Ｗ２Ｌ。

５Ｗ２Ｒがオン状態であるので、第６図と同様に信号線
ＰＬＯで制御されるプリチャージ回路ＰＣにより、所望
の電位に充電、保持される。一方、読み出し、書き込み
動作では、ｓｗｔｏおよび５Ｗ２Ｌだけをオン状態とし
、第６図、第７図で述べたのと同様な動作が行われる。

本実施例では、サブアレーＭ　Ａ　ＯおよびＭＡＩに属
する第１のスイッチＳＷＩの制御信号線およびプリチャ
ージ回路ＰＣの制御信号線のうち、電位を変化させ５す
なわち信号線を充放電させる必要があるのは、それぞれ
１本だけであるため、これらの信号線の充放電に伴う電
流を小さくできる利点がある。この利点は、分割された
１本のデータ線の寄生容量をさらに小さくするために、
第１０図ではサブアレーＭＡＯに屈するデータ線が２分
割されているが、例えば・１分割、８分割などのように
多分割されるに従い、大きな効果をもつ。

すなわち、多分割さ九るに従い、第１のスイッチの数お
よびプリチャージ回路の数は増えるが、この場合でも充
放電すべき制御信号線はそ九で、まシ１本だけと変わら
ないからである。

以上、第６図および第１０図に示した第１および第２の
実施例では、データ線および第１の共通■／○線を１　
／　２　Ｖ　ｃｃに充電する方式についで示したが、こ
の充電電圧を電源電圧ＶｃｃあるいはＶｃｅと接地電位
との間の任意の電圧にする方式についても本発明は適用
できろ。また、センスアンプは、ＣＭＯ３の増ｔ４器を
用いたが、ｎヂャネルトランジスタ、あるいはｐチャネ
ルトランジスタのみで構成された回路を用いても良い。

以上の実施例は、分割されたデータ対線間にセンスアン
プを設けない方式であったが、以下ではセンスアンプを
設ける方式の実施例について説明する。

（第３実施例）第１２図は１本発明の第３の実施例を示すｆ導体メモリ
の構成図である。本構成の特徴は、第６図のデータ対線
（Ｄ　ｏｏ　ｒ　Ｄ　ｏｏ　Ｌ　（Ｄ　ｌｏ　ｒ　Ｄｌ
ｏ）と第１の■／○線ｉ　／　Ｏ（０）、　ｉ　／　ｏ
　（０）との間にセンスアンプＳＡ’　とスイッチＳＷ
４を設けたことである。なお、ここではｕ嘔のため、第
６図の回路のうちの一部と第３の実施例の特徴点のみを
示している。

次に、第１２図の回路の具体的な動作を説明する。同図
において、いまメモリセルＭＣが選択されたとする。こ
のときスイッチＳＷＩを閉じ、ＳＷ４を開けておけば、
メモリセルＭＣからの情報は、センスアンプＳＡ’　に
伝えられる。このときＳＷ４は開いているので、その振
幅はほぼメモリセル容量とデータ１Ｄｏｏの寄生容量の
比のみで決まる値になる。第６図に示した実施例に比べ
、第１の共通〕１０線１１０（０）、１１０（０）の容
量は、データ線から切り離されるので、実効的なデータ
線容量は小さくなり、その分だけ信号は大きくなる。し
たがって、センスアンプＳＡ’はより高Ｓ　／　Ｎ状態
で動作させることができる。センスアンプＳＡ’で僧幅
徨：、ス、イソチＳ　Ｗ　４を閉じれば情報は第１の〕
１０線に伝えられ、以後は第６図の実施例と同様な動作
により、読み出しデータＤｏ＋几としてメモリの外部へ
取り出される。ここで、センスアンプＳＡおよびＳＡ’
　とし７ては第６図のＳＡと同じｎチャネルトランジス
タ２個とＰチャネルトランジスタ２個で構成したＣＭＯ
５増幅器、あるいはＰ＋ｎどちらかのトランジスタのみ
で構成した増幅器のいずれを用いてもよい。

以北のように本実施例によれば、メモリセルからの情報
は、第１のＩ１０線容量の影響を受けることなく増幅さ
れるためより高Ｓ／Ｎで安定なメモリが実現できる。

また、第５図における〕１０線に比べ、ここでのｉ　／
　ｏ線は複数に分割さ扛ているので、より高Ｓ／Ｎ低消
費電力のメモリを実現できる５第１３図は、第１２図の
さらに具体的な応用例を示す図であり、第１４図は第１
３図の回路の動作タイムチャー１−である３本実施例の
特徴は、共通センスアンプＳＡにはＰチャネルトランジ
スタのみ５センスアンプＳＡ’にはｎチャネル１−ラン
ジスタのみで構成されたセンスアンプを使用したことで
ある。このようにＰチャネルトランジスタとｎチャネル
トランジスタを分離して配置することにより、Ｐチャネ
ル］ヘランジスタとｎチャネルトランジスタの分離領域
と素子数が低減できるため、センスアンプＳＡ、ＳＡ’
　をＰ＋ｎ両チャネル１−ランジスタを用いて構成する
場合より、チップサイズを低減することができる。

以下、第１３図の実施例の動作を、第１４図を参照しな
がら説明する。まず待機状態では、第６図の場合と同様
にして、データ線と第１の〕１０線を１　／　２　Ｖｃ
ｃに充電し、５ｒ−０−５Ｌ、３．　　ＬＭＳｏ、ＲＭ
ＳＯ，５ＡＳＯ，ＳＡＳ　１をＶｃｃとする。次に、ア
ドレス信号Ａｘを入力するとともに、プリチャージ信号
ＰＬＯを接地電位にし、データ線および第１の共通〕１
０線をブローティング状態とする。また、スイッチｓｗ
ｉ、ＳＷ２．ＳＷ４を制御する各信号線ＳＬＯ〜ＳＬ３
．ＬＭＳＯＲＭＳＯ，５ＡＳＯ，ＳＡＳ　１を第１７１
図に示したような電位とする。同図のように４８号綿体
　Ａ　ＳＯ，５ＡＳ１は、データｖＡＤ００１１つ００
を選択するときには５ＡＳＯを接地電位に、５ＡＳＩを
プリチャージ電位ｖｃｃのままにしておく、また、その
他の信号綿ＳＩ、０〜Ｓ　Ｌ　３　、　Ｌ　Ｍ　Ｓ　Ｏ
、Ｒ〜ＩＳＯは第７図と同様な電位（２；シておく。次
にアドレス信号Ａ　Ｘによりワード線Ｗが選択さ狙るど
、ＷにＶｃｃ＋αの電位のパルスが印加さオしる。こ１
しによってワードｖＡＷに接続さ才ｔたメモリセルＭＣ
の記憶情報が第１４図に示すようにデータ線ｒ）。

Ｏ＋ＤＯＯに出力される。この出力さｊした情報は、ス
イッチ５ＷＩｏを通してセンスアンプＳＡ’の入力端に
入力されろ。このときスイッチＳＷ４は、信号線５ＡＳ
Ｏが接地電位となっているからオフ状態であり、情報は
第１の１／（Ｄ線／＼は出力さ、ｂない。その後、駆動
（ｄ量線ＳＤに、第１　〕１図に示すような電位のパル
スを印加する二とにより、センスアンプＳＡ’　を’ｔ
ｆ’；　ｌ／に化する。これに、上り、ｆ−タ線ｒ−）
００　＋　ＤＯＯの電位は同図に示すように一方がほぼ
１　／　２　Ｖ　ｃ　ｃに、他方は接地電位にまで増幅
さ扛る。次に、スイッチＳＷ４の制御信り・５ＡＳＯを
ＶＣＣ＋αの電位まで昇圧し、データ線ＤＯＯ＋　ＤＯ
Ｏと第１のＩ　１０線ｉ　／　ｏ　（０）　。

１１０（０）と接続する。これにより、ｉ　／　。

（０）、ｉ１０　（０）にデータ線からの情報が伝達さ
れ、その電位は第１４図に示すように１／２ＶＣＣと接
地電位となる。次に、センスアンプＳΔを活性化するた
め、駆動信号線ＳＤに、第１４図に示すような電位のパ
ルスを印加する。これにより、センスアンプＳＡは活性
化され、第１のｉ１０線およびデータ線のうち、１　／
　２　Ｖ　ｃ　ｃの電位であった方がＶＣＣにまで昇圧
される。一方、接地電位であった方は、そのままの電位
を保つ。

すなわち、センスアンプＳＡにより、振幅１／２ＶＣＣ
の情報信号は、ＶＣＣにはで増幅されろ。

この信号は、再びスイッチ５Ｗ４０．５Ｗ１ｏを介して
、データ線Ｄａ　ｏ　ｒ　Ｄｏ　ａに伝達され、メモリ
セルＭＣには第６図などと同様にＶｃｃ（情報ＩＩ　１
　ｇｐの場合）の電位が再書き込みされる。一方。

これと並行してセンスアンプＳＡの出力は、第６図と同
様にしてＤｏｕｔに出力される。

なお、第１３図は、データ線にｎチャネル１〜ランジス
タで構成されたセンスアンプＳへ′を、第１のＩ　１０
ｆｉにＰチャネルＩ−ランジスタで構成されたセンスア
ンプＳＡを、ぞれぞ、１℃接続した実施例であるが、逆
にデータ線にＰチャネル１−ランジスタのセンスアンプ
ＳＡ’　を、また第１のｉ１０線にｎチャネルトランジ
スタのセンスアンプＳ　Ａを用いる構成も考えられる。

この場合、データａＤ　ｏｏ　ｐ　Ｄ　ｏｏ　Ｊ：、の
情報は。

まずＰチャネルトランジスタによりＶｃｅと１／２Ｖｃ
ｃに増幅され、その後ｎチャネルトランジスタによりＶ
ｅｃと接地電位にまで増幅される。

さらに安定した動作が必要なときは、第１のｉ１０線に
接続されるセンスアンプＳＡをＰチャネルとｎチャネル
の両方を用いた第６図のようなＣＭＯ３増幅器とす打ば
よい。このとき、データ線のセンスアンプＳＡ’　とし
ては、ｎチャネルトランジスタでも［ｌチャネルトラン
ジスタでもよい。

なお、このようにｎチャネルとｎチャネルのトランジス
タを分離して配置する方式は、先に述べたようなデータ
対線ごと、例えば（Ｄｏｏ’＋Ｄ。

ｏＬ　（Ｄ　ｔｏ　ｐ　Ｄ　ｔｏ）ごとにセンスアンプ
ＳＡを設ける方式にも適用できる。

また、さらに種々の変形が考えられる。例えば、第１の
Ｉ１０線ｉ　／　ｏ　（０）、　　ｉ　／　ｏ　（０）
に共通に接続されたセンスアンプＳＡは、メモリセルか
らの信号の増幅時にはそれぞれスイッチＳＷ４によりｉ
１０．ｉ１０とは分離されているので、同時に複数個活
性化させてそれぞれに接続されたメモリセルＭＣの信号
を同時に増幅し、その後選ばれたセンスアンプＳＡ’の
出力を第１のＩ１０線ｉ／　ｏ　ｙ　　ｉ　／　ｏにス
イッチＳＷ４を介して取り出す構成も考えられる。

このとき、センスアンプＳＡ’　がｎチャネルもしくは
ｎチャネルのいずれか一方のみのトランジスタで構成さ
れたセンスアンプが用いられ、かつデータ線のプリチャ
ージ電圧が第１４図のようにＶｃｃ／２などの場合は、
ｌ　／　Ｏｐ　　ｔ　／　ＯのセンスアンプＳＡによっ
てデータ線のセンスアンプＳＡ’の出力を再増幅して、
メモリセルＭＣに再ｓき込みする必要があるが、それぞ
れのスイッチＳＷ４を順次オンして、センスアンプＳＡ
に接続し、時分割動作で上記の再書き込みを行なう構成
も考えられる。なお、データ線のプリチャージ電圧がＶ
ｃｃの場合や、たとえプリチャージ電圧がＶｃｃ／２で
もメモリセルＭＣへの書き込み電圧がＶｃｃ／２のまま
でよい場合は、このように時分割動作するような構成と
する必要は特にない。

以上のように、サブデータ対線間にセンスアンプＳＡ’
　を設けることにより、さらに高Ｓ／Ｎで安定なメモリ
が実現できる。また、それらのセンスアンプＳＡ’　を
Ｐのみ、またはｎのみのトランジスタで構成すれば、高
Ｓ／Ｎで、かつチップ面積の小さいメモリを実現できる
。

次に、読み出し信号を差動増幅する際に、より安定な参
照電圧を発生するために有効なダミーセルを」二記の各
実施例に付加する方法について述べる。

（第４実施例）第１５図から第１７図は、それぞれ本発明の第４の実施
例を示す半導体メモリの構成図であって。

第１図に示した実施例にダミーセルを付加した何回であ
る。これらの図では、Ｕ略化のため、第１図の一部分の
みを示している。第１５図は、分割した各データ対線（
Ｄ　ｏｏ　＊　Ｄ　ｏｏなと）ごとにダミーセルＤＭＣ
を配置した例で９選択されたワード線上のメモリセルＭ
Ｃが属するデータ対線（例えば、ＤＯＯ？ＤＯＯ）に接
続されるダミーセルＤＭＣをダミーワード線（ＤＷＯＯ
ＯあるいはＤＷｏｏｌ）にパルスを印加することにより
駆動し。

参照電圧を発生する。

これにより、対となるデータ線間に、データ線とワード
線の容量結合などにより生じる差動雑音などをほぼ０と
した安定な参照電圧を発生することが可能になる。

第１６図は、サブアレー単位にダミーセルＤＭＣを配置
した何回で、第１の共通Ｉ１０線に接続されたデータ対
線ＤｄＯ、Ｄｄ、あるいはＤｄｌ　。

Ｄｄｌを設け、この部分にダミーセルＤＭＣを設けてい
る。この構成例では、選択されたワード線が属するサブ
アレー内のダミーセルが選択される。

第１６図に示した実施例では、第１５図に比ベダミーセ
ルの個数を低減することができ、チップ面積の低減が可
能になる。また、第１７図は。センスアンプＳＡごとに
ダミーセルＤＭＣを配置した例で、さらにダミーセルの
個数を低減できる。

第１８図および第１９図は、それぞれ本発明の第４の実
施例の応用例を示す図である。すなわち７これらの応用
例は第１２図に示し、た実施例にダミーセルＤＭＣを（
＝ｊ加した例で、第１８図は分割したデータ対線ごとに
５第１９図はセンスアンプＳＡ’ごとに、ダミーセルＤ
ＭＣを配置した場合である。

こｉｚらの図においても５Ｍ略のため第１２図の１・部
分のみを示している。以上、第１５図から第１９図で示
し、た実施例によれば、ダミーセル１ｌ１４Ｇを設けた
ことにより、より安定な参照電圧の発生が可能となる。

なお、第１６図で示した実施例では、データ対線Ｄ　ｄ
ｏ　、　Ｄ　ｄｏと第１の共通Ｉ１０線Ｈ／ａ（０）、
ｉ　１０（０）を直接接続したが、この間にスイッチＳ
Ｗ１と同様なスイッチを設けても、同様な効果を得るこ
とができる。なお、ダミーセルの具体的な形式どしては
、１９８４．ｌ５ＳＣＣＤｊ４ｓｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ　１０６〜ＩＯ７、
１９８５Ｉ　Ｓ　ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌＰａｐｅｒｓ、　ｐｐ　２４２〜２４３．　
ｐｐ　２５２〜２５３．などに記載されているような各
種の形式のダミーセルが使用できる。

次に、本発明に欠陥救済用の予備メモリセルおよび予備
ワード線を付加した構成について述べる。

（第５実施例）第２０図から第２３図は、本発明の第５の実施例を示す
半導体メモリの構成図であって、第１２図に示した実施
例に欠陥救済用の予備メモリセルと予備ワード線を付加
した例である。これらの図では１図面の簡略化のため、
一部分のみを示している。

第２０図は、分割したデータ対線（例えば、Ｄｏｏ＋Ｄ
ｏｏ）に欠陥救済用メモリセルＳＣおよび予備ワード線
ＲＷＯ，ＲＷＩを設けた例て５ある。

本実施例では、例えばワード線Ｗ上のメモリセルＭＣが
不良であったり、あるいはワード線Ｗが不良であった場
合２このワード線を選択するアドレス情報が入力さ九た
場合、このワード線の代りに予備ワード線ＲＷＯあるい
はＲＷＩを選択するようにし、不良メモリセルあるいは
不良ワード線を正常なものに置換する。同様番こ他のデ
ータ対綿（例えばＤ　１０　ｙ　Ｄ　１０など）におい
ても、各データ対線単位に予備メモリセルＳＣおよび予
備ワード線ＲＷを設けておき、こわらのデータ対線に接
続されている不良メモリセルや不良ワード線の置換を行
う。これにより、本発明においても欠陥救済が実現でき
、チップの良品率を向上することが可能である。なお、
第２０図では、分割したデータ対線ごとに予備メモリセ
ルおよび′Ｆ備ワード線を設けた例を示したが、サブア
レーＭＡＯ，ＭＡ１などの単位で設ける場合、センスア
ンプＳＡを共用するサブアレー対（ＭＡＯ，ＭＡＩ）（
ＭＡ２゜ＭＡ３）などのａ位で設ける場合、リフレッシ
ュサイクル数のフード線単位で（例えば、サブアレーＭ
ＡＯ，ＭＡＩ、ＭＡ２．ＭＡ３の内、ワード線が１本だ
け選択される時は、この４つのサブアレー単位で）設け
る場合、などの構成が考えられる。

例えばサブアレー単位で設けた場合、サブアレーＭＡＯ
内の例えばデータｎＨＤ　ｏｏ　＊　Ｄ　ｏｏに予備メ
モリセルおよび予備ワード線を設け、サブアレーＭＡＯ
内の他のデータ対線に接続される不良メモリセルの置換
もこの予備メモリセルで行う。

他の単位での構成も同様にして置換が行われる。

このように、予備ワード線、予備メモリセルを分割され
た複数のデータ線で共用することにより、予備ワード線
、予備メモリセルの所要面積を最小にすることが可能に
なる。

第２１図は、予備メモリセルおよび予備ワード線をセン
スアンプＳＡ’の部分に設けた例で、センスアンプＳＡ
’　を共用するデータ対ｗｉ、＜例えば。

Ｄ　００　ｔ　Ｄ　００とＤｚｏ＊Ｄｔｏ）内の不良メ
モリセルあるいは不良ワード線をこれらにより置換する
。第２１図に示した実施例においても、第２０図と同様
にサブアレー単位サブアレー対１１位。

などの構成も考えられる。本実施例においても、第２０
図と同様の効果が得られる。

第２２図は、第１の共通ｉ１０線１１０（０）。

１１０（０）などに接続された予備メモリセル専用のデ
ータ対線Ｓ　Ｄｇ　、　Ｓ　Ｄ□　、センスアンプＳＡ
’およびスイッチＳＷ４を設け、この部分に予備メモリ
セルおよび予備ワード線を設けた例である。

また、第２３図はセンスアンプＳＡ部分にこれらを設け
た例で、予備メモリセルへの置換は、第２０図や第２１
図の実施例と同様である。

なお、第２２図、第２３図では、センスアンプＳＡ’　
とデータ対線ＳＤｏ、ＳＤ、を直結した構；成を示した
°が、他のデータ線部との特性を極力等しくする目的で
、必要に応じてスイッチＳＷＩを介して接続する構成も
考えらする。また、サブアレー対単位などの構成も同様
に考えられる１以上第２０図から第２３図で示した実施
例によれば、不良メモリセルや不良ワード線を置換でき
る欠陥救済を本発明においても実現でき、チップの良品
率を向上することが可能である。なお、第２０図から第
２３図に示した実施例は、分割したデータ対線にセンス
アンプＳＡ’　を設けた場合、すなわち第１２図に示し
た実施例に欠陥救済用予備メモリセルおよび予備ワード
線を付加した場合を示したが、センスアンプＳＡ’　が
ない場合、すなわち第１図に示した実施例においても、
第２０図から第２３図に示した実施例と同様に、予備メ
モリセルおよび予備ワードを付加し、欠陥救済を行うこ
とは可能である。

ナ、；、　第２２図、第２３図の実施例をセンスアンプ
ＳＡ′のない場合に適用する際には、センスアンプＳＡ
’、スイッチＳＷ４は除去して、ｉ１０線あるいはセン
スアンプＳＡの久方端にデータ対１１ＡＳ　Ｄｏ　＊　
Ｓ　Ｄｏなどを直接接続すればよい。

またこのような場合には、データ線５ＤｏｔＳＤＯには
予備メモリセルＳＣのみでなく、第１６図および第１７
図に示したダミーセルＤＭＣもデータ対線ｓｏｏ、ｓπ
０に同時に設けることも可能である。

第２４図は、第５の実施例の応用例を示す図であって、
このようにダミーセルと予備ワード線を同一データ線上
に設けることにより、これらの占有面積を小さくするこ
とが可能になる。

なお、第２４図では、データ対線ＳＤＯ，ＳＤＯなどは
、ｉ１０．ｉ１０などと区別して記述しているが、場合
によっては、ダミーセル、予備メモリセルをｉ１０，１
１０Ｍ上に直接設けることも可能である（例えば、ｉ１
０．ｉ１０がＳ　Ｄ　ＯｒＳＤＯなどと同一材料で構成
される場合など）。

これは、第１６図、第１７図のＤｄｏ、　Ｄｄｏなどに
ついても同様である。また、これらの実施例では、予備
ワード線を２本（ＲＷＯ，ＲＷＩ）の場合を示したが、
この本数は任意でよい。

不良ワード線を予備ワード線で置換する法としては、Ｉ
　Ｅ　Ｅ　Ｅ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌ
ｅｔｒｏｎ　Ｄｅｖｉｃｅ、　ｖｏｌ、ＥＤ−２６，Ｎ
ｏ、６．　Ｊｕｎｅ　１９７９．　ｐＰ８５３〜８６０
．などに述べられている公知の各種方式がそのまま適用
可能である。

また、以上述べた実施例は欠陥救済メモリセルやダミー
セルを必要とするスタティックメモリやＲＯＭなどにも
適用できることは自明である。

なお、第１０図などにおいては、デコーダＸＤ。

ＹＤなどはメモリアレーの片端に配置されている例を示
したが、デコーダＸＤ、ＹＤの両側にメモリアレーがあ
る配置にも適用可能である。すなわち、２交点セルある
いはブリップフロップ形のスタティックメモリなどでは
、一般にワード線の抵抗が高くなるために、分割してそ
の中点にデコーダＸＤを配置し高速化する構成などが周
知であるが、これに適用することも考えられる。また、
デコーダＹＤの両側にＹＳＩＩＡを配置し、ＹＤの両側
のアレーを制御する方式なども、ＹＳ線が比較的高抵抗
などの場合に、高速化という点で効果的である。また、
特願昭５６−８１０４２号明細書の中の第１４図などに
対応させて、複数のｉ　／　ｏ線毎に共通に一本のｙｓ
線を配置する方式なども。

ｉ　／　ｏ線とＹＳ線を同じ層の配線でレイアウトする
場合などに細い配線ピッチを要求しない方式であるとい
う点で効果的である。

（第６実施例）第２５図から第２８図までは、それぞｉ本発明の第６の
実施例を示す半導体メモリの要部構成図である。第２５
図では、ｉ　／　ｏ線の寄生容量を低減するために、第
１Ｏ図のスイッチＳＷ１．０，５ｗ１３からみて他のス
イッチ５Ｗ１１．５Ｗ１２とは反対側のｉ　／　ｏ線、
すなわち最も外側に配置されたｉ　／　ｏ線に機能的な
役割をもたせない場合も考えられるので、この部分の配
線を省略したものである。あるいは、消費電力を低減化
するために、センスアンプ部５ＳＡＯ，５ＳＡ２などの
複数のセンスアンプ関連回路の中、選択的に動作させな
いようにする方法も考えられる。

また、＠　２６図に示すように、センスアンプＳＡは、
他のｉ　／　ｏ　Ｍ、と共用化しないで、それぞれのｉ
　／　ｏ　線に独立に接続することもできる。この場合
、共用化することによる制御方式の複雑さを避けること
ができる。また、第１０図ではスイッチｓｗｉ、、ｓｗ
ｔ、などは互いに隣り合せに配置している。これは、レ
イアウト上からみて、第２７図（（ａ）は平断面図、（
ｂ）は側断面図）に示すように、データ線ＤＯＯと１１
０（０）を接続させるトランジスタの１１０（０）線と
の接続部のコンタクトと、データ線Ｄ　１０と１１０（
０）を接続させる他のトランジスタの１１０（０）線と
の接続部のコンタクトを共用化できるために、面積を小
さくできることによる。ここで、第２７図中では、デー
タ線Ｉ）ｏｏなどはポリシリコンやポリサイド（ＰＯＬ
Ｙ３）などで形成され、ｉ１０線はアルミニウムＡＱで
、また制御線ＳＬＯなどは他の層のポリシリコンやポリ
サイド（ＰＯＬＹ２）で形成されるものと仮定しである
。これに対して、第２８図に示すように、これらのコン
タクト部を近接させない方法ももちろん可能である。第
２８図の実施例では、制ｖＲ線ＳＬＯとＳＬＩが離れて
いるために、それらの駆動回路のレイアウトが容易にな
る利点がある。

次に、メモリセルと関連づけて５本発明に好適な構造に
関する実施例を述べる。

（第７実施例）第２９Ａ図（ａ）（ｂ）、第２９Ｂ図（ｃ）は、本発明
の第７の実施例を示す半導体メモリのメモリセルの平面
図５回路図および側断面図である。

メモリセルとしては、第２９Ａ図、第２９Ｂ図に示すよ
うな、２交点セルを用いることができる。

ただしｉ　／　ｏ線とＹＳ線は簡単のため省略しである
。

まず最も配線の長いｉ　／　ｏ線としては、寄生容量を
小さくするために、最上層にあるために最も配線容量の
小さいアルミニウム第２層配線（ＡＱ２）を使うのが望
ましい。この場合、データ線としては、アルミニウム第
１Ｍ配線（Ａ　Ｑ　１　）となら＼、ざるを得ない。な
ぜならば、データ線としてもＡイＱ２が望ましいが、これとｉ　／　ｏ線をすべてＡＱ２
で配線するのはＡｆ１２のピッチの関係で事実上不可能
だからである。またこの場合、ＹＳ線にはアルミニウム
配線ＡＱ１かＡＲ２が使える。なぜならば、ＹＳ線は複
数のデータ線やｉ　／　ｏ線毎に共通に一本配線するこ
ともできる。つまり配線本数が比較的少なくする構成も
考えられるので、配線ピッチの問題は軽減されるからで
ある。また、ｉ　／　ｏ　線はＡＱ２．ＹＳ線はＡ　Ｑ
　１あるいはＡＱ２のままで、データ線に３層目のポリ
シリコンやポリサイド（ＰＯＬＹ３）を使うことができ
る。この場合、蓄積容量ｃＳの１！極はポリシリコンあ
るいはポリサイド（ＰＯＬＹＩ）でワード線はポリシリ
コンやポリサイド（ＰＯＬＹ２）となる。データ線をＰ
ＯＬＹ３にすると、Ａｆｌ、に比べてやや抵抗は高くな
るが、微細加工に適するために配線幅を小さくでき、そ
の結果、データ線容量が小さくできるという利点がある
。なお、この場合データ線はＰＯＬＹ３で　ｉ　／　ｏ
線とＹＳをＡＱ２にすれば、比較的高抵抗のワード線を
ワード線方向に沿ってＡＱ、に任意の個所でシャントで
きるので、実効的なワード線抵抗は低下し高速化できる
。

同様にデータ線にＰＯＬＹ３を、ｉ１０とＹＳにＡＱｌ
を使えば、ＡＱ２でワード線をシャントすることもでき
る。

（第８実施例）第３０図は、本発明の第８の実施例を示す半導体メモリ
のパターン配に図である。本実施例は、第２４図のよう
にダミーセルと予備メモリセルをデータ線ｓｏｏ、５ｒ
５ｏ上に同時に設ける場合に有効なパターン配置の一実
施例である。同図で、コンタクト１はデータ線ｓｏｎ、
ｒｔ−とメモリセルの拡散層を接続し、コンタクト２は
ｉ　／　。

（０）、１１０（０）とＳＤＯ、ＳＤＯを接続する。

その他については、第２９Ａ図、９５２９Ｂ図と同一で
あり、使用する材料も上述のように適宜選択可能である
。なお、第３０図では筋φ化のためＣ８部のハツチング
およびＣ８用の電極は省略しである。第３０図で、ＤＷ
Ｏ、ＤＷＩがダミーセルワード線、ＲＷ、、ＲＷ、が予
備ワード線である。

これらの配置位置は第２４図とは一部異なるが、これは
レイアウト面積を最小とするためのレイアウト上の都合
による。ここで、ダミーセルの形式％式％ｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ、１０６−１０
７．に開示さ九ている如く、メモリセルと同一形式のセ
ルをダミーセルとして用いて、ワード線によって選択さ
れたメモリセルが接続されている同一データ線」二のダ
ミーセルのダミーワード線にワード線とは逆極性のパル
スを印加して、雑音を相殺する方式を採用している。第
３０図においては、たとえば予備ワード線ＲＷＯが選ば
れた場合は、それと同一データ線上のダミーセルを有す
るダミーワードＩＤＷＯにパルスを印加する。

以上のようなパターン配置によれば、ｉ　／　ｏ　線の
直下にデータ線を配置することができ、最小の面積でダ
ミーセル、予備メモリセルを設けることが可能になる。

なお、本実施例では、ｉ　／　ｏ線とデータ線を直結す
る例について述べたが、前にも述べたように、第２７＠
のようにして、スイッチを介して接続することも勿論可
能である。

第３１図は、第３０図の応用例を示す半導体メモリの要
部構成図である。上記第３０図のパターン配置を、第３
１図に示すような１交点セルやブリッププロップ形のス
タティックメモリにも容易に適用できる。

本実施例においては、データ線を分割した分だけ従来に
比べて実効的にデータ線の拡散層部分が減少するので、
データ線やｉ　／　ｏ線の充放電時にシリコン基板に結
合する雑音も低減化できたり、データ線モードのソフト
エラーが激減できるという新たな効果も生まれる。

〔発明の効果〕

以上、説明したように、本発明によれば、データ線と第
１のＩ１０線をともに多分割しているため、寄生容量を
小さくでき、その結果、チップ面積を小さくできるとと
もに、低消費電力化、高Ｓ／Ｎ比のすべてを満足するこ
とができるという利点がある。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリの基本概念
を説明する図、第２図、第３図、第４図。第５図はそれぞれ従来のダイナミックＲＡＭの構成図、
第６図は本発明の第１の実施例を示す半導体メモリの構
成図、第７図は第６図の動作タイムチャート、第８図は
第６図におけるパルス発生回路の構成図、第９図は第８
図の入力信号のタイムチャート、第１０図は本発明の第
２の実施例を示す半導体メモリの構成図、第１１図は第
１０図の′動作タイムチャート、第１２図は本発明の第
３の実施例を示す半導体メモリの構成図、第１３図は第
１２図の応用例を示す構成図、第１４図は第１３図の動
作タイムチャート、第１５＠から第１７図までは１本発
明の第４の実施例を示す半導体メモリの構成図、第１８
図および第１９図は第１５図〜第１７図の応用例を示す
図、第２０図から第２３図までは、第５の実施例を示す
半導体メモリの構成図、第２４図は第２０図〜第２３図
の応用例を示す図、第２５から第２８図までは、本発明
の第６実施例を示す半導体メモリの構成図、第２９Ａ図
、第２９Ｂ図は本発明の第７の実施例を示す半導体メモ
リのパターン配置図、第３０図は本発明の第８の実施例
を示す半４体メモリのパターン配置図、第３１図は第３
０図の応用例を示す図である。ＤｏＯ＋ＤＯＯ：データ線、ｉ　／　ｏ　（０）、　ｉ
　１０（０）：第１（７）Ｉ／Ｃ１、ｌ１０（０）、　
＋１０（ｏ）：第１）ｌ１０線、ＳＷＩ：第１のスイッ
チ、ＳＷ２：第２のスイッチ、ＳＷ３：第３のスイッチ
、ＳＬＯ，ＳＬｌ：第１のスイッチ制御線、ＬＭＳＯ，
ＲＭＳＯ：第２１７）スイッチ制御線、ＹＳＯ。ｙｓｉ：第３のスイッチ制御線。特許出願人　株式会社日立製作所（町か１名）−−一・
−“゛代理　人　弁理士　破材　雅　俊°゛　・第　　　２　
　　図、〜ＸＤｉ　　’［）ｏｕｔ第　　　３　　　図第　　　　７　　　　図Ｖ；０（。）ｖｃｃ二　　　　　　　　　−一一一″″
″″−〇第　　　　８　　　　図ＶＣＣＶＣＣ γ β九第　　　９　　　図第　　］−４図丙・）２二　　　　　　　　−一一一一一一第　　１　
５　　図第　　１　６　　図第　　１　７　　図第　　１　８　　図第　　１　９　　図ＶＣｉＯ）　ＶｄＯ）第　　２　５　　図第　　２　８　　図第　　２　７　　図（ａ）鴬　　　− 第３１図

Claims

【特許請求の範囲】

（１）メモリセルを接続した１対のデータ線と、該メモ
リセルからの情報を増幅するセンスアンプを備え、また
は該センスアンプを外部に共通に備えたメモリサブアレ
ー、および該サブアレーのデータ線との間でデータの授
受を行う１ないし階層化された複数の入出力線を備えた
半導体メモリにおいて、複数に分割された各サブアレー
内のデータ対線と、該データ対線に接続され、かつ複数
に分割された入出力線と、該入出力線へのデータの入出
力を共通に制御するデコーダとを有することを特徴とす
る半導体メモリ。
（２）上記サブアレーでは、データ対線ごとに、プリチ
ャージ手段を備えたことを特徴とする特許請求の範囲第
１項記載の半導体メモリ。
（３）上記センスアンプは、データ対線間と、サブアレ
ー間とに設けられ、一方はｎＭＯＳトランジスタ、他方
はｐＭＯＳトランジスタにより構成されることを特徴と
する特許請求の範囲第１項記載の半導体メモリ。
（４）上記データ対線上に、ダミーワード線により駆動
されるダミーセルを設けることを特徴とする特許請求の
範囲第１項記載の半導体メモリ。
（５）上記ダミーセルは、データ対線ごとに、あるいは
サブアレーごとに、あるいはセンスアンプごとに、それ
ぞれ接続されることを特徴とする特許請求の範囲第４項
記載の半導体メモリ。
（６）上記データ対線上に、欠陥救済用のメモリセルを
接続したことを特徴とする特許請求の範囲第１項記載の
半導体メモリ。
（７）上記欠陥救済用メモリセルは、データ対線ごとに
、あるいはサブアレーごとに、あるいはセンスアンプご
とに、あるいはサブアレー対ごとに、接続されることを
特徴とする特許請求の範囲第６項記載の半導体メモリ。
（８）上記データ対線に接続された入出力線は、最も外
側に配置された部分を省略することを特徴とする特許請
求の範囲第１項記載の半導体メモリ。
（９）上記センスアンプは、入出力線に共通に設けるこ
となく、各入出力線に独立して設けることを特徴とする
特許請求の範囲第１項記載の半導体メモリ。
（１０）上記入出力線は、最上層にある最も配線容量の
小さいアルミニウム層配線を使用することを特徴とする
特許請求の範囲第１項記載の半導体メモリ。