KR100342595B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR100342595B1
KR100342595B1 KR1019950050113A KR19950050113A KR100342595B1 KR 100342595 B1 KR100342595 B1 KR 100342595B1 KR 1019950050113 A KR1019950050113 A KR 1019950050113A KR 19950050113 A KR19950050113 A KR 19950050113A KR 100342595 B1 KR100342595 B1 KR 100342595B1
Authority
KR
South Korea
Prior art keywords
potential
line
data
data line
array
Prior art date
Application number
KR1019950050113A
Other languages
English (en)
Other versions
KR960025720A (ko
Inventor
가쓰아끼 마쓰이
타미히로 이시무라
삼뻬이 미야모토
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR960025720A publication Critical patent/KR960025720A/ko
Application granted granted Critical
Publication of KR100342595B1 publication Critical patent/KR100342595B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

본 발명에 따른 반도체 기억장치는 고통 열 어드레스신호를 공급하는 각 복수의 어레이를 포함한다.
선택 어레이에서 데이터선의 전위는 비트선의 전위, 대응 열어드레스 신호의 전위, 단자의 전위에 응답해서 대응비트선에공급되는 전위에 대응하는전위로 설정된다.
이때 선택 어레이와는 다른 비선택 어레이에서 비선택 어레이에서 단자의 전위가 선택 어레이에서 단자 전위와 다른 전위로 설정되므로서 데이터 선의 전위는 열 어드레스 신호와 관계없이 바뀌지 않는다.

Description

반도체 기억장치
본 발명은 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치에는 매트릭스 상으로 배치되니 복수의 메모리 셀이 복수의 블록(이하 어레이라 칭한다)으로 분할되어, 데이터의 판독등의 동작이 각 어레이 단위로 행하여지는 것이다.
이 반도체 기억장치는 메모리셀에서 비트선에 제공된 데이터에 대응하는 데이터를 열 어드레스 선에 제공되는 열 어드레스 신호에 응답하여 데이터선에 제공하는 출력회로를 가지고 있다.
그리고 이 출력회로는 제어전극이 각각 비트선과 열 어드레스선에 접속되어 접지전위가 제공된 단자와 데이터 선과의 사이에 직열 접속된 2개의 트랜지스터로 구성되어 있다.
여기에서 어레이가 선택되어 비트선에 제공된 메모리 셀의 데이터에 대응하는 데이터가 데이터 선에 제공되는 경우, 예컨데 비트선에 제공된 메모리 셀의 데이터가 '1'이라면, 열어드레스 신호에 응답하여, 상기 2개의 트랜지스터가 온하고, 데이터선의 전위가 끌어내리게 되어, 결과로서 비트선에 제공된 데이터 '1'에 대응하는 데이터가 데이터선에 제공된다.
또 비트선에 제공된 메모리셀이 데이터가 '0'이라면, 제어전극이 비트선에 제공된 트랜지스터가 오프하고, 데이터선의 전위가 유지됨으로 결과로서 비트선에 제공된 메모리셀의 데이터 '0'에 대응하는 데이터가 데이터 선에 제공된다.
이상과 같이 종래의 반도체 기억장치에 의하면 상기와 같은 동작은 선택된 어레이만으로 행하여 짐으로 결과로서 반도체 기억장치 전체의 소비전력이 저감되는 것이다.
본 발명의 목적은 저 소비전력을 제공하는 반도체 메모리를 제공하는 것이다.
본 발명에 따른 반도체 기억장치는 어레이중 어느하나 또는 다수를 선택하는복수의 어레이와 디코더를 구비한다.
각 어레이는 행어드레스선, 행어드레스 선에 접속된 메모리 셀, 행어드레스선이 선택될때 메모리 셀에 기억되는 데이터를 공급하게되는 비트선, 데이터선, 열어드레스 신호를 입력하게되는 열 어드레스, 단자및 데이터선, 단자, 열어드레스선 및 비트선에 접속되는 출력회로를 포함하고, 비트선의 전위에 대응하는 전위로 데이터선의 미리설정한 전위를 설정하기위한 제 1 상태와 데이터선의 미리 설정전위를 항시 유지하기 위한 제 2 상태를 가진다.
복수의 어레이의 열 어드레스 선은 서로 공통으로 접속된다.
본 반도체메모리에서 디코더에 의해 선택된 어레이의 출력회로는 제 1 상태를 설정하고 비선택어레이의 출력회로는 제 2 상태로 유지된다.
본 발명의 또다른 목적은 고속의 동작을 제공하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기위해, 반도체 메모리 장치는 데이터선과 데이터 인에이블선 사이에 접속된 제 1 및 제 2 출력회로에 대응하도록 복수의 위치에서 데이터선에 접속되는 데이터선 전위설정회로를 제공되어서, 데이터선에 전위를 인가하거나, 복수의 장소에서 데이터 전송 인에이블 선에 접속되는 전위설정회로를 제공해서 데이터 전송 인에이블선으로 전위를 공급하게 인가된다.
[실 시 예]
이이후 본 발명의 바람직한 실시예가 첨부도면을 언급하여 기술된다.
제 2 도는 본 발명의 일 실시예의 반도체 기억장치의 개략 구성도이다.
이 반도체 기억장치는 복수의 어레이 AR0∼ARm, 디코더 회로 D1, 디코더회로 D2로 구성된다.
디코더 D1에 접속되는 각 열어드레스 선 CL0∼CLi는 또 전체의 어레이 AR0∼ARm에 접속된다.
디코더 D1은 열어드레스선 CL0∼CLi중 소망의 열 어드레스선을 선택하는 회로이다.
디코더 D2에 접속되는 각 어레이 선택신호선 AS0∼ASm은 각 어레이 AR0∼ARm중, 소망의 어레이 선택신호선을 선택하는 것에 의해 소망의 어레이를 선택하는 회로이다.
데이터 선 DB는 전체의 어레이 AR0∼ARm에 접속된다.
제 3 도는 상기 어레이 ARm의 개략구성도이다.
이하 제 3 도를 참조하여 어레이 ARm에 관하여 설명한다.
어레이 ARm는 디코더회로D3, 복수의 메모리셀이 매트릭스 상으로 배치된 메모리셀 어레이 MAR, 복수의 센스 앰프와 센스앰프 에저회로로 구성된 센스앰프 어레이 SAR, 센스앰프 어레이 SAR와 데이터선 DB의 사이에 접속된 스위치 회로SW로 구성된다.
디코더 회로D3는 각 행어드레스선 WL0∼WLm을 통하여 메모리 셀 어레이 MAR에 접속되어, 또 어레이 선택 신호선 ASm을 통하여 디코더 D2에 접속된다.
디코더 D3는 어레이 선택 신호선 ASm이 선택되면, 입력 행어드레스에 대응하는 행어드레스 선을 선택하는 회로이다.
메모리 셀 어레이 MAR는 각 비트선 BL0∼/BLi를 통하여 센스앰프 어레이 SAR에 접속된다.
여기에서 메모리 셀 어레이 MAR의 회로동작을 간단하게 설명한다.
상기 디코더회로 D3가 행어드레스 선을 선택하는 것에 의하여, 그의 행 어드레스선에 접속된 메모리셀에 저장된 데이터가 그의 메모리셀에 접속된 비트선에 제공되어 센스앰프 어레이 SAR에 그의 메모리 셀의 데이터가 전송된다.
센스앰프 어레이 SAR는 각 열어드레스선 CL0∼CLi을 통하여 디코더 D1에 접속되어 어레이 선택신호선 ASm을 통하여 디코더 D2에 접속되는 것과 함께 데이터선 SDB, /SDB를 통하여 스위치회로SW에 접속된다.
센스앰프 어레이 SAR는, 센스래치회로와 출력회로로 구성되는 복수의 센스앰프와 센스앰프 제어회로로 구성된다.
이 센스래치회로에 의해, 비트선에 제공된 메모리셀의 데이터가 증폭된다.
또 출력회로에 의해, 디코더 회로D1에 의해 선택된 열 어드레스선에 대응하는 비트선에 제공된 메모리셀의 데이터가, 데이터선SDBB이나 데이터선 /SDB에 전송된다.
스위치회로SW는 각 데이터선 SDB, /SDB를 통하여 센스앰프 제어회로SAR에 접속되어, 데이터선 SDB, /SDB에 제공된 데이터에 대응하는 데이터가 데이터선 DB에 전송되는 것을 제어한다.
여기에서 각 어레이AR0∼ARm는 그의 내부의 회로구성이 서로 거의 동일하여, 각 어레이 AR0∼ARm의 센스앰프 제어회로SAR와 디코더D3가 각 어레이선택신호선AS0∼ASM에 각각 접속되는 것이외, 달리하는 점이 없음으로 다른 어레이의 설명은 생략한다.
제 1 도는 본 발명의 제 1의 실시예의 센스앰프 어레이의 요부회로도이고, 이하 제 1 도를 참조하고 제 1의 실시예를 설명한다.
제 1 도는 센스래치회로와 출력회로로 구성되는 센스앰프 SA0∼SAi와 센스앰프 제어회로 SAC로 구성되는 센스앰프 어레이 SAR의 요부회로도이다.
역시 메모리셀과 센스앰프의 대응이 용이하게 알수 있도록 메모리셀 어레이 MAR도 기재되어 있다.
메모리 셀 어레이 MAR는 비트선BL0에서 셈하여 하나 걸러의 각 비트선 BL0∼BLj∼BLi과 워드선 WL0에서 셈하여 하나 걸러의 각 워드선 WL0, WL2∼WLm-1에 각각 접속된 각메모리셀 MC00∼MCiM-1을 가진다.
또 메모리 셀 어레이 MAR는, 비트선 /BL0에서 셈하여 하나 걸러의 각 비트선/BL0∼/BLj∼/BLi과 워드선 WL1에서 셈하여 하나 걸러의 각 워드선 WL1, WL3∼WLm에 각각 접속된 각 메모리셀 MCO1∼MCim을 가진다.
비트선쌍(BL0, /BL0)은 센스앰프 SA0에 접속된다.
이하, 동일하게 각 비트선쌍(BL1, 바BL1)∼(BLi, /BLi)은 각 센스앰프 SA1∼SAi에 각각 접속된다.
각 센스앰프 SA0∼SAi는 각 열어드레스선 CL0∼CLi에 각각 접속된다.
다음에 센스앰프 SAj에 관하여 설명한다.
센스앰프 SAj은 센스래치회로와 출력회로로 구성된다.
센스래치회로는, 검지증폭용의 N채널 형 MOS트랜지스터(이하 NMOS트랜지스터라 칭한다) MN1, MN2와 P채널형 MOS트랜지스터(이하 PMOS트랜지스터라 칭한다) MP1, MP2와 비트선 이퀄라이즈 용의 NMOS트랜지스터 MN3, MN4로 구성된다.
NMOS트랜지스터 MN1의 소스는 센스래치단자 SLNT에 접속되어, 드레인은 비트선/BLj에 접속되어 게이트는 비트선 BLj에 접속된다.
NMOS트랜지스터 MN2의 소스는 센스래치단자 SLNT에 접속되어, 드레인은 비트선 BLj에 접속되어, 게이트는 비트선 /BLj에 접속된다.
PMOS트랜지스터 MP1의 소스는 센스래치단자 SLPT에 접속되어, 드레인은 비트선/BLi에 접속되어, 게이트는 비트선 BLj에 접속된다.
PMOS트랜지스터 MP2의 소스는 센스래치단자 SLPT에 접속되어, 드레인은 비트선 BLj에 접속되어 게이트는 비트 바선 BLj에 접속된다.
NMOS트랜지스터 MP3의 소스는 1/2Vcc의 전위가 제공되어, 드레인이 비트선바 BLj에 접속되어, 게이트가 센스래치회로 이퀄라이즈 단자 EQT에 접속된다.
NMOS트랜지스터 MN4의 소스는 1/2Vcc의 전위가 제공되어, 드레인이 비트선 BLj에 접속되어, 게이트가 센스래치회로 이퀄라이즈 단자 EQT에 접속된다.
출력회로는 N채널형 MOS트랜지스터 MN6, MN7, MN8로 구성된다.
데이터선/SDB와 데이터 전송활성화선 DTEA의 사이에 NMOS트랜지스터 MN5와 MN6가 직렬로 접속된다.
또 데이터선 SDB과 데이터전송 활성화선 DTEA의 사이에 NMOS트랜지스터 MN7과 MN8가 직렬로 접속된다.
또 열어드레스선 CLj은 NMOS트랜지스터 MN6의 게이트와 NMOS트랜지스터 MN8의 게이트에 접속된다.
NMOS트랜지스터 MN5의 게이트는 비트선 /BLj에 접속되어, NMOS트랜지스터 MN7의 게이트는 비트선 BLj에 접속된다.
또 각 비트선쌍(BL0, /BL0)∼(BLi, /BLi)에 접속된 각 센스앰프 SA0∼SAi는 센스앰프 SAj와 동일하게 NMOS트랜지스터MN1, MN2, MN3, MN4, MN5, MN6, MN7, MN8과 PMOS트랜지스터 MP1, MP2로 구성된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN1의 드레인은 각 비트선 /BL0∼/BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN1의 게이트는 각 비트선 BL0∼BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN2의 드레인은 각 비트선 BL0∼BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN2의 게이트는 각 비트선 /BL0∼/BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MP1의 드레인은 각 비트선 /BL0∼/BLj에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MP1의 게이트는 각 비트선 BL0∼BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MP2의 드레인은 각 비트선 BL0∼BLi에각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MP2의 게이트는 각 비트선 /BL0∼/BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN5의 게이트는 각 비트선 /BL0∼/BLi에 각각 접속된다.
각 트랜지스터 SA0∼SAi의 트랜지스터 MP7의 게이트는 각 비트선 BL0∼BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN3의 드레인은 각 비트선 /BL0∼/BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN4의 드레인은 각 비트선 BL0∼BLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN6의 게이트는 각 열어드레스선 CL0∼CLi에 각각 접속된다.
각 센스앰프 SA0∼SAi의 트랜지스터 MN8의 게이트는 각 열어드레스선 CL0∼CLi에 각각 접속된다.
이 이외의 접속은 센스앰프 SAj와 동일함으로 설명을 생략한다.
다음에, 센스앰프 제어회로 SAC에 관하여 설명한다.
센스앰프 제어회로 SAC는 NMOS트랜지스터 MN9, MN10, MN11, MN12, MN13와 PMOS트랜지스터 MP3와 발생회로 SPG, EQG, SNG, DTEG로 구성된다.
NMOS트랜지스터 MN9의 드레인 및 게이트 전원전위 Vcc가 제공되어, 소스는데이터선 SDB에 접속된다.
발생회로 DTEG는 데이터전송활성화선 DTEA이 접속된 데이터 전송활성화 단자 DTET에 데이터 전송활성화신호 DTE를 제공하는 회로이다.
발생회로 SNG는 N채널 센스래치활성화 신호SN를 N채널 센스래치활성화 단자SNT에 제공하는 회로이다.
발생회로 EQA는 센스래치회로 이퀄라이즈 신호 EQ를 센스래치회로 이퀄라이즈 단자 EQT에 제공하는 회로이다.
발생회로 SPG는 P채널 센스래치활성화신호 SP를 P채널 센스래치활성화 단자SPT에 제공하는 회로이다.
PMOS트랜지스터 MP3의 소스는 전원전위 VOC가 제공되어, 드레인이 센스래치단자 SLPT에 접속되어, 게이트가 P채널 센스래치활성화 단자 SPT에 접속된다.
NMOS트랜지스터 MN11의 소스는 1/2Vcc의 전위가 제공되어, 드레인이 센스래치단자 SLPT에 접속되어 게이트가 센스래치회로 이퀄라이즈 단자 EQT에 접속된다.
NMOS트랜지스터 MN12의 소스는 1/2의 전위가 제공되어, 드레인이 센스래치단자 SLNT에 접속되어, 게이트가 센스래치회로 이퀄라이즈 단자 EQT에 접속된다.
NMOS트랜지스터 MN13의 소스는 접지전위 VSS가 제공되어, 드레인이 센스래치 단자 SLNT에 접속되어, 게이트가 N채널 센스래치활성화 단자 SNT에 접속된다.
다음에, 제 8 도에 표시하는 본 발명의 제 1의 실시예의 센스앰프 어레이의 타이밍도를 참조하여, 상기 제 1 도, 제 2 도, 제 3 도에 표시한 본 발명의 반도체 기억장치의 판독동작을 설명한다.
우선 판독동작에 앞서 각 열어드레스선 CL0∼CLi의 전위는 접지전위VSS에 설정된다.
센스래치회로 이퀄라이즈 신호 EQ의 전위는 전원전위 VCC로 센스래치회로 이퀄라이즈단자 EQT의 전위는 전원전위 Vcc에 설정된다.
P채널 센스래치활성화신호 SP의 전위는 전원전위 VCC로 P채널 센스래치 활성화단자 SPT의 전위는 전원전위Vcc에 설정된다.
N채널 센스래치 활성화 신호SN의 전위는 접지전위 VSS로, N채널 센스래치활성화 단자SNT의 전위는 접지전위 Vss에 설정된다.
각 센스래치 단자 SLPT, SLNT 전위는 각 트랜지스터 MN11, MN12가 온 하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
각 비트선 BL0∼BLi의 전위는 각 센스앰프 SA0∼SAi의 트랜지스터 MN4가 온 하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
각 비트선 /BL0∼/BLi의 전위는 각 센스앰프 SA0∼SAj의 트랜지스터 MN3가 온 하여 있는 것에 의해 1/2Vcc의 전위에 설정된다.
데이터 전송활성화신호 DTE의 전위는 Vcc에 설정된다.
데이터선 SDB은 전원전위 Vcc에서 NMOS트랜지스터MN9의 한계치 전압Vt만큼 낮은 전위로 설정된다.
데이터선 /SDB는 전원전위 Vcc에서 NMOS트랜지스터 바MN10의 한계치 전압Vt만큼 낮은 전위로 설정된다.
이 상태를 이퀄라이즈 상태라 말한다.
다음에 어레이 ARm의 메모리셀 MC1에 저장된 "1"의 데이터를 판독하는 경우의 회로동작을 예로하여 설명한다.
우선 디코더회로D2에 의하여 어레이 선택 신호선 ASm이 선택되면 어레이 ARm의 센스래치회로 이퀄라이즈 신호 EQ의 전위가 접지전위 Vss로 천이하고, 각 센스앰프 SA0∼SAi의 트랜지스터MN3, MN4가 오프하고, 디코더회로D3에 의해 선택된 행어드레스선 WL1의 전위가 전원전위 Vcc보다 NMOS트랜지스터의 한계치전압Vt만큼 높은 전위에 천이한다.
행어드레스선 WL1의 전위가 천이하는 것에서 WL1에 접속된 메모리셀MC01∼MCj1∼MCi1의 데이터가 비트선 /BL0∼/BLj∼/BLi에 제공된다.
이것에 의해 각 비트선쌍(BL0, /BL0)∼(BLi, /BLi)에 미소한 전위차가 생긴다.
다음에 데이터 전송활성화 신호 DTE의 전위가 접지전위 Vss에 N채널 센스래치활성화신호 SN의 전위가 Vcc의 전위에 천이한다.
이것에 의해 PMOS트랜지스터 MP3가 온 하는 것에 의하여, 센스래치단자 SLPT의 전위가 전원전위Vcc에 천이하고, 또 NMOS트랜지스터MN13가 온 하는것에 의하여, 센스래치 단자 SLNT의 전위가 접지전위Vss에 전이한다.
센스래치단자 SLPT, SLNT의 전위가 천이하는 것에 의해 각 센스앰프SA0∼SAi의 센스래치회로가 구동하고, 각 비트선쌍(BL0, /BL0)∼(BLi, /BLi)의 전위차가 증폭된다.
이것에 의해 하이레벨의 전위가 제공된 비트선 /BLj의 전위가 전원전위 Vcc로 되어 비트선BLj의 전위가 접지전위 Vss로 된다.
다음에 디코더D1에 의해 열어드레스선 CLj이 선택되면 선택된 열어드레스선 CLj의 전위가 전원전위Vcc에 천이한다.
비트선 /BLj와 열어드레스선 CLj의 전위가 전원전위Vcc에 천이하는 것으로 센스앰프 SAj의 NMOS트랜지스터 MN5, 6이 온하고 데이터선 /SDB의 전위가 인하한다. 다른편, 비트선BLj의 전위는 접지전위 Vss에 천이하는 것으로 트랜지스터MN7가 오프하고, 데이터선 SDB의 전위는 전원전위 Vcc의 상태를 유지한다.
이것에 의해 메모리셀 MCj1의 데이터에 대응하는 데이터가 데이터선 /SDB에 제공된다.
한편 어레이 선택신호선에 의해 선택되지 않은 어레이에는 센스래치화로 이퀄라이즈 신호 EQ의 전위가 전원전위 Vcc에 설정된다.
각 워드선WL0∼WLi의 전위는 접지전위에 설정된다.
P채널 센스래치 활성화신호SP의 전위는 전원전위 Vcc에 설정된다.
N채널 센스래치활성화 신호SN의 전위는 접지전위Vss에 설정된다.
각 센스래치단자 SLPT, SLNT의 전위는 각 트랜지스터 MN11, MN12가 온하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
각 비트선BL0∼BLi의 전위는 각 센스앰프SA0∼SAi의 트랜지스터 MN4가 온 하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
각 비트선/BL0∼/BLi의 전위는 각센스앰프 SA0∼SAj의 트랜지스터 MN3가 온하고 있는 것에 의해, 1/2Vcc의 전위에 설정된다.
데이터선 활성화신호 DTE의 전위는 전원전위 Vcc에 설정된다.
데이터선 SDB은 전원전위 Vcc보다 NMOS트랜지스터MN9의 한계치 전압Vt만큼 낮은 전위로 설정된다.
데이터선 /SDB는 전원전위Vcc보다 NMOS트랜지스터 바MN10의 한계치전압 Vt만큼 낮은 전위로 설정된다.
이 비선택상태의 어레이에 있어서, 열 어드레스선 CLj이 선택되어도, 열어드레스선 CLj에 접속된 센스앰프 SAj의 NMOS트랜지스터 MN5 및 NMOS트랜지스터 MN7는, 온하지 않는다.
왜냐하면 데이터 전송활성화신호 DTE의 전위가 전원전위 Vcc에 설정되어, 트랜지스터MN5, MN7의 소스의 전위가 전원전위로 또한 센스앰프 SAj에 접속된 비트선 BLj, /BLj의 전위가 전위1/2Vcc로 있기 때문이다.
따라서 트랜지스터MN5를 통하여 전류가 흐르지 않는다.
동일하게 트랜지스터MN7를 통하여 전류가 흐르지 않는다.
따라서 소비전력이 저감된다.
여기에서 비선택의 어레이의 데이터전송활성화신호DTE의 전위, 즉 데이터 전송활성화단자DTET의 전위는 트랜지스터MN5, MN7가 온 하지 않은 전위로 있으면 좋다.
본 실시예에는 이퀄라이즈 상태의 비트선의 전위가 전위1/2Vcc로 있음으로, 데이터 전송활성화단자DTET의 전위는 1/2Vcc-한계치전압Vt(Vt는 트랜지스터 MN5 혹은 MN7의 한계치 전압)보다 높은 전위로 있으면 좋다.
제 4 도는 본 발명의 제 2 의 실시예의 센스앰프 어레이의 요부회로도이고, 이하 제 4 도를 참조하고, 제 2 의 실시예를 설명한다.
제 1 도와 동일부분 또는 상당부분에는 동일부호를 붙여 설명을 생략한다.
제 1의 실시예에는, 각 센스앰프 SA0∼SAi의 트랜지스터 MN5의 소스와 트랜지스터 MN7의 소스가 데이터전송활성화선 DTEA을 통하여 데이터 전송활성화단자 DTET에 접속되어 있다.
이것에 대하여 제 2 의 실시예에는 각 센스앰프 SA0∼SAi의 트랜지스터 MN5의 소스와 트랜지스터MN7의 소스가 센스래치단자 SLNT에 접속된다.
이것에 의해 발생회로 DTEG를 없앴다.
여기에서 제 2 의 실시예의 판독동작에 관하여 설명한다.
선택되는 어레이에는, 제 1의 실시예의 데이터전송 활성화단자 DTET와 동일하게 센스래치 단자 SLNT의 전위가 물러난다.
따라서 출력회로는 제 1의 실시예에 있는 경우와 동일하게 동작한다.
또 비선택의 어레이에는 센스래치단자 SLNT의 전위가 전위 1/2Vcc에 설정된다.
따라서 각 센스앰프SA0∼SAj의 트랜지스터 MN5, MN7의 소스의 전위가 전위1/2Vcc에 설정되어, 각 비트선 BL0∼BLj, /BLj∼/BLi이 전위1/2Vcc에 설정됨으로 이것에 의해 각 센스앰프 SA0∼SAi의 트랜지스터 MN5, MN7가 오프하고 있다.
따라서 열 어드레스 선CLj이 선택되어도, 센스앰프 SAj의 트랜지스터 MN5를 통하여 전류가 흐르지 않는다.
또 트랜지스터 MN7를 통하여 전류가 흐르지 않는다.
제 2 의 실시예에는 각 센스앰프 SA0∼SAi의 트랜지스터 MN5의 소스와 트랜지스터 MN7의 소스가 센스래치 단자 SLNT에 접속됨으로 발생회로DTEG가 불요로 된다.
따라서 제 1의 실시예의 효과에 가하여 논리설계, 레이아웃설계가 용이하게 된다.
제 5 도는 본 발명의 제3의 실시예의 센스앰프어레이의 요부회로도이고, 이하 제 5 도를 참조하여 제3의 실시예를 설명한다.
제 1 도와 동일부분 또는 상당부분에는 동일부호를 붙여 설명을 생략한다.
제3의 실시예에는, 발생회로DTEG가 없게되고, 인버터INVO, NMOS트랜지스터MN9, MN10의 배치접속을 상세하게 설명한다.
적당수의 센스앰프로 구성되 각 센스앰프군에 대응하여, 각 센스앰프군의 MOS트랜지스터 MN5, MN7의 소스가 접속되어 있는 데이터전송 활성화선DTEA의 접속점 부근에 인버터INVO가 배치된다.
이 인버터INVO의 출력은 그의 접속점 부근의 데이터전송 활성화선DTEA에 접속되어 입력은 N채널 센스래치 활성화단자SNT에 접속된다.
또, 적당수의 센스앰프로 구성된 각 센스앰프군에 대응하여 각 센스앰프군의 NMOS트랜지스터MN6의 드레인이 접속되어 있는 데이터선 /SDB의 접속점 부근에, NMOS트랜지스터 MN10가 배치되어, 그의 접속점 부근의 데이터선 /SDB에 접속된다.
또 적당수의 센스앰프로 구성된 각 센스앰프군에 대응하여 각 센스앰프군의NMOS트랜지스터 MN8의 드레인이 접속되어 있는 데이터선 SDB의 접속점 부근에 NMOS트랜지스터MN9가 배치되어, 그의 접속점 부근의 데이터선SDB에 접속된다.
제3의 실시예에는, 데이터전송 활성화선DTEA에 인버터INVO를 통하여 N채널 센스래치 활성화신호SN의 반전신호가 제공됨으로 출력회로는 제 1의 실시예와 거의 동일한 출력동작을 한다.
여기에서 제3의 실시예의 효과에 관하여, 제 1의 실시예와 비교하여 설명한다.
제 1의 실시예의 반도체 기억장치에는 센스앰프의 수가 매우 많고, 예컨데 센스앰프SA0와 센스앰프SAi의 사이에도 많은 센스앰프가 배치된다.
또 제 1의 실시예는 데이터선 풀업용의 각 NMOS트랜지스터MN9, MN10이 각각 접속되어 있는 각 데이터선 SDB, /SDB의 접속점에 비교적 가까운 데이터선에 센스앰프SA0가 접속되어, 각 NMOS트랜지스터MN9, MN10이 각각 접속되어 있는 각 데이터선 SDB, /SDB의 접속점에서 떨어진 데이터선에 센스앰프SAi가 접속되어 있다.
이때문에, 예컨데 센스앰프SA0의 NMOS트랜지스터MN5, MN6가 온하여 데이터선/SDB의 전위가 인하하는 경우와 센스앰프SAi의 트랜지스터MN5, MN6가 온하여 데이터선 /SDB의 전위가 인하하는 경우와는 후의 경우의 편이, 전류가 흐르는 데이터선 /SDB의 경로가 길게된다.
여기에서 데이터선에는 배선저항이 있음으로, 센스앰프SA0가 구동하여 데이터선 /SDB의 전위가 인하하는 경우에 대하여, 센스앰프 SAi가 구동하여 데이터선 /SDB의 전위가 인하하는 경우, 센스앰프 SAi가 접속되는 데이터선 /SDB의 접속점부근의 전위가 크게 인하하여 버리는 문제가 있다.
제3의 실시예에는, 메모리셀 어레이 SAR의 복수개소에 트랜지스터MN9, MN10를 배치하는 것으로, 데이터선의 전위를 인하하게 한때에 전류가 흐르는 데이터선의 경로가 제 1의 실시예의 예컨데 센스앰프SAi를 구동시켜 데이터 선의 전위를 인하하는 경우에 비교하여 단축됨으로, 데이터선의 전위가 크게 인하하는 것없이, 다음의 데이터를 판독할때, 고속으로 동작시키는 것이 할수있다.
또, 제 1의 실시예에는, 데이터전송 활성화신호DTE가 제공되는 데이터전송 활성화단자DTET에 비교적 가까운 데이터전송 활성화선DTEA에 센스앰프 SA0가 접속되어, 데이터전송 활성화단자DTET에서 떨어진 데이터선 활성화선DTEA에 센스앰프 SAi가 접속되어 있다.
이때문에, 예컨데 데이터전송 활성화단자 DTET의 비교적근처에 배치된 센스앰프SA0의 트랜지스터 MN5, MN6가 온 하여 데이터선 /SDB의 전위가 인하하는 경우와, 데이터선 활성화단자DTET에서 떨어져 배치된 센스앰프SAi의 트랜지스터 MN5, MN6가 온하여 데이터선 /SDB의 전위가 인하하는 경우와는, 후의 경우의 편이, 전류가 흐르는 데이터전송 활성화선DTEA의 경로가 길게 된다.
여기에서 데이터전송 활성화선에는 배선저항이 있음으로, 센스앰프SAi가 구동하여 데이터선 /SDB가 인하하는 경우, 센스앰프SAi의 트랜지스터MN5의 소스의 전위가 높게되어 버려, 이때문에 트랜지스터MN5가 온하고 비켜놓아 데이터선 /SDB가 인하하는 동작이 늦었다.
제3의 실시예에는, 적당수의 센스앰프군에 대응하여 인버터가 센스앰프 어레이의 복수개소에 배치됨으로, 데이터선 SDB 혹은 데이터선 /SDB의 전위가 인하하는때에, 전류가 흐르는 데이터전송 활성화선 DTEA의 경로가 짧게된다.
따라서 NMOS트랜지스터 MN5나 NMOS트랜지스터 MN7의 소스의 전위가, NMOS트랜지스터 MN5나 NMOS트랜지스터 MN7를 온 시키는데 충분, 낮게 됨으로, 고속으로 데이터선의 전위가 인하한다.
또 각 출력회로의 트랜지스터 MN5의 소스와 트랜지스터 MN7의 소스가 접속된 데이터 전송활성화선 DTEA과, N채널 센스래치 활성화단자SNT의 사이에 인버터INVO가 접속됨으로, 발생회로DTEG가 불요로 된다.
따라서 논리 설계, 레이아웃 설계가 용이하게 된다.
제 6 도는 본 발명의 제4의 실시예의 센스앰프의 요부회로도이고, 이하 제 6 도를 참조하고 제4의 실시예를 설명한다.
제 1 도와 동일부분 또는 상당부분에는 동일부호를 붙여 설명을 생략한다.
제 6 도에는 데이터선 풀다운 용의 트랜지스터 MN14의 드레인이 데이터선 SDB에 접속되어 트랜지스터 MN14의 소스에 접지전위Vss가 제공되어, 트랜지스터 MN14의 소스에 접지전위 Vss가 제공되어 트랜지스터 MN14의 게이트에 데이터 전송활성화신호 DTE가 제공된다.
데이터선, 풀다운용의 트랜지스터MN15의 드레인이 데이터 /SDB에 접속되어, 트랜지스터 MN15의 모드에 데이터 전송활성화 신호DTE가 제공된다.
또, 제 1의 실시예에는 트랜지스터 MN9와 MN10의 각각의 게이트는 전원전위 Vcc가 제공되어 있다.
한편, 제4의 실시예에는 트랜지스터MN9과 트랜지스터 MN10의 각각의 게이트가 인버터INVO의 출력단에 접속된다.
도 인버터INVO의 입력단은, 발생회로DTEG에 접속되어, 데이터전송 활성화신호DTET가 제공된다.
또 각 센스앰프SA0∼SAi의 트랜지스터 MN5, MN7의 소스가 접속된 데이터 전송활성화선 DTEA이 접지전위 Vss에 설정된다.
다음에 제 9 도에 표시하는 타이밍도를 참조하여, 본 발명의 제4의 실시예의 센스앰프 어레이의 판독동작을 설명한다.
우선, 판독동작에 앞서 각열어드레스선 CL0∼CLi의 전위는 접지전위 Vss에 설정된다.
센스래치회로 이퀄라이즈 신호EQ의 전위는 전원전위 Vcc로, 센스래치회로 이퀄라이즈 단자 EQT의 전위는 전원전위 Vcc에 설정된다.
P채널 센스래치 활성화신호SP의 전위는 전원전위 Vcc로, P채널 센스래치 활성화단자 SPT의 전위는 전원전위 Vcc에 설정된다.
N채널 센스래치 활성화신호SN의 전위는 접지전위 Vss로, N채널 센스래치 활성화단자SNT의 전위는 접지전위Vss에 설정된다.
각 센스래치 단자 SLPT, SLNT의 전위는 각 NMOS트랜지스터 MN11, MN12가 온 하고 있는 것에의해 1/2Vcc의 전위에 설정된다.
각 비트선BL0∼BLi의 전위는 각 센스앰프SA0∼SAi의 트랜지스터 MN4가 온하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
각 비트선 /BL0∼/BLi의 전위는 각 센스앰프 SA0∼SAj의 트랜지스터 MN3가 온하고 있는 것에 의해 1/2Vcc의 전위에 설정된다.
데이터전송 활성화신호DTE의 전위는 전원전위 Vcc에 설정된다.
이것에 의해 데이터선 SDB 및 데이터선 /SDB의 전위는 접지전위Vss에 설정된다.
이 상태를 이퀄라이즈 상태라 말한다.
다음에, 어레이 ARm의 메모리셀 MCj1에 저장된 "1"의 데이터를 판독하는 경우의 회로동작을 예로하여 설명한다.
이하, 선택되는 어레이 ARm에 관하여 설명한다.
우선, 디코더회로D2에 의하여 어레이 선택신호선ASm이 선택되면, 어레이 ARm의 센스래치회로 이퀄라이즈 신호EQ의 전위가 접지전위 Vss에 천이하고, 디코더 회로D3에 의해 선택된 어드레스 선 WL1의 전위가 전원전위 Vcc보다 NMOS트랜지스터의 한계치 전압Vt만큼 높은 전위로 천이한다.
또 데이터전송 활성화 신호DTE의 전위가 Vss에 전이하는 것에 의해, 데이터선 풀다운용의 NMOS트랜지스터 MN14, MN15가 오프하고, 데이터선 풀업용의 트랜지스터 MN9, MN10이 온하고, 데이터선 SDB, /SDB의 전위가 Vcc보다 NMOS트랜지스터의 한계치전압 Vt만큼 낮은 전위로 천이한다.
또 행어드레스 선 WL1의 전위가 전이하는 것에 의해 행어드레스선 WL1의 접속하는 메모리셀MC01∼MCJ1∼MCi1의 데이터가 비트선/BL0∼/BLj∼/BLi에 제공된다.
이것에 의해 각 비트쌍(BL0, /BL0)∼(BLj, /BLj)∼(BLi, /BLi)에 미소한 전위차가 생긴다.
다음에 P채널 센스래치 활성화신호SP의 전위가 접지전위 Vss에 N채널 센스래치활성화신호SN의 전위가 Vcc의 전위에 천이한다.
이것에 의해 PMOS트랜지스터 MP3가 온하여 센스래치단자 SLPT의 전위가 전원전위 Vcc에 천이하고, 또 NMOS트랜지스터 MN13이 온하는 것에 의하여, 센스래치단자 SLNT의 전위가 접지전위 Vss에 천이한다.
센스래치단자 SLPT, SLNT의 각 센스래치 회로가 구동하고 각 비트선쌍(BL0, /BL0)∼(BLj, /BLj )∼(BLi, /BLi )의 전위차가 증폭된다.
이것에 의해 "1"의 데이터가 제공된 비트선 /BLj의 전위가 전원전위 Vcc로 되어 비트선 BLj의 전위가 접지전위 Vss로 된다.
다음에 디코더D1에 의해 열어드레스선CLj이 선택되면 선택된 열어드레스선 CLj의 전위가 전원전위 Vcc에 천이한다.
비트선 /BLj와 열어드레스선 CLj의 전위가 전원전위Vcc에 천이하는 것으로 센스앰프 SAj의 NMOS트랜지스터 MN5, MN6가 온하고, 데이터선 /SDB의 전위가 접지전위 Vss방향으로 인하한다.
다른편, BLj의 전위는 접지전위 Vss에 천이하고 있음으로 트랜지스터 MN7가 오프되어 데이터선SDB의 전위는 변화하지 않는다.
이것에 의해 메모리셀 MCj1의 데이터에 대비하는 데이터가 데이터선 /SDB에 제공된다.
한편 어레이 선택신호선에 의해 선택되지 않은 어레이에는 센스래치회로 이퀄라이즈신호 EQ의 전위가 Vcc레벨로 설정된다.
P채널 센스래치 활성화신호SP의 전위는 전원전위 Vcc에 설정된다.
N채널 센스래치 활성화신호SN의 전위는 접지전위 Vss에 설정된다.
각 센스래치단자 SLPT, SLNT의 전위는 각 트랜지스터 MN11, MN12가 온하고 있는 것에 의해 전위 1/2Vcc에 설정된다.
각 비트선 BL0∼BLi의 전위는 각 센스앰프SA0∼SAi의 각 트랜지스터 MN4가 온하고 있는 것에 의해 1/2Vcc의 전위로 설정된다.
각 비트선/BL0∼/BLi의 전위는 각 센스앰프 SA0∼SAi의 각 트랜지스터MN3가 온하고 있는 것에 의해 전위1/2Vcc에 설정된다.
데이터 전송활성화신호 DTE의 전위는 전원전위 Vcc에 설정된다.
데이터선SDB의 전위는 접지전위 Vss전위에 설정된다.
데이터선 /SDB의 전위는 접지전위 Vss에 설정된다.
각 워드선 WL0∼WLi의 전위는 접지전위 Vss에 설정된다.
데이터 전송활성화선 DTEA의 전위는 접지전위에 설정된다.
이 상태로 열어드레스 선 CLj이 선택되어, 트랜지스터MN6와 트랜지스터 MN8가 온하여도 데이터선 SDB, /SDB의 전위와, 데이터 전송활성화선DTEA의 전위가 양방 함께 접지전위Vss로 있음으로 NMOS트랜지스터 MN5, MN6간과 NMOS트랜지스터 MN7, MN8간을 전류가 흐르지 않는다.
여기에서 제4의 실시예에는, 제 1의 실시예에 대하여, 고속으로 데이터선에 데이터가 제공된다.
이하 그의 이유를 설명한다.
제 1의 실시예에는, 데이터 전송활성화선DTEA이 인하할때, 데이터전송활성화신호 DTE의 전위가 접지전위Vss에 천이하는 시점으로비트선 BL0∼/BLi의 전위가 거의 1/2Vcc에 설정되어 있다.
따라서 데이터 전송활성화선 DTEA의 전위가 전위1/2Vcc보다 Vt낮게된 시점으로 각 센스앰프 SA0∼SAi의 트랜지스터 MN5, MN7가 온하고 데이터전송 활성화선 DTEA에 각 트랜지스터 MN5, MN7의 채널과 게이트간의 용량이 부가된다.
여기에서 가정으로 각 센스앰프 SA0∼SAi의 트랜지스터6의 게이트가 각 비트선/BL0∼/BLi에 각각 접속되어, 각 센스앰프SA0∼SAi의 트랜지스터8의 게이트가 각 비트선 BL0∼BLi에 각각 접속되어 각 센스앰프 SA0∼SAi의 트랜지스터 MN5가 각 열어드레스선 CL0∼CLi에 각각 접속되어, 각 센스앰프 SA0∼SAi의 트랜지스터MN7가 각열어드레스선 CL0∼CLi에 각각 접속된 경우를 생각한다.
데이터선/SDB의 전위가 인하할때에 각 비트선쌍(BL0, /BL0)∼(BLi, /BLi)의 한편의 비트선의 전위가 전원전위Vcc로 됨으로, 이때문에 각 센스앰프SA0∼SAi의 트랜지스터 MN6 또는 트랜지스터 MN8의 어느것의 트랜지스터가 온하고 이것보다 데이터선 /SDB에 용량이 부가된다.
한편 제4의 실시예에는 각 센스앰프 SA0∼SAi의 트랜지스터 MN5의 소스의 전위와 트랜지스터 MN7의 소스의 전위가 접지전위 Vss에 고정되어, 각 센스앰프 SA0∼SAi의 트랜지스터 MN6의 게이트와 트랜지스터 MN8의 게이트가 각 열어드레스선CL0∼CLi에 각각 접속된다.
여기에서 데이터 SDB혹은 데이터선 /SDB의 전위가 전원전위 Vcc보다 Vt낮은 전위에 천이할때, 열어드레스선 CL0∼CLi의 전위가 접지전위 Vss로 있음으로, 각 센스앰프 SA0∼SAi의 트랜지스터 MN6, MN8가 온하지 않음으로, 이때 데이터선 SDB 혹은 데이터선 /SDB에 용량은 부가되지 않는다.
또 데이터선/SDB의 전위가 인하할때, 열어드레스선CLj 이외의 각 열어드레스 선의 전위는 접지전위 Vss가 제공되어 있기때문에, 센스앰프 SAj이외의 각 센스앰프 SA0∼SAi의 트랜지스터 MN6, MN8가 오프하고 있음으로, 이들의 트랜지스터의 용량이 데이터선 /SDB에 부가되지 않는다.
따라서 데이터선 /SDB의 전위가 신속하게 인하한다.
제4 및 제5의 실시예에는, NMOS트랜지스터 MN9의 드레인에 전원전위 Vcc가 제공되어, 게이트가 인버터INVO의 출력에 접속되어, 소스가 데이터선 SDB에 접속되어 있다.
NMOS트랜지스터MN10의 드레인에 전원전위 Vcc가 제공되어, 게이트가 인버터INVO의 출력에 접속되어, 소스가 데이터선 /SDB에 접속되어 있다.
이 트랜지스터 MN9의 게이트와 트랜지스터MN10의 게이트를 전원전위 Vcc에 접속하고 트랜지스터 MN9의 소스와 트랜지스터 MN10의 드레인을 N채널센스래치 활성화단자 SNT에 접속하는 것도 가능하다.
제5의 실시예에는, 인버터의 입력을 센스래치회로 이퀄라이즈 단자EQT에 접속하고 있지만 P채널 센스래치 활성화단자 SPT에 접속하는 것도 가능하다.
제 1 도는 본 발명의 제 1 의 실시예의 센스앰프 어레이의 요부회로도.
제 2 도는 본 발명의 반도체 기억장치의 개략 구성도.
제 3 도는 어레이 ARm의 개략 구성도.
제 4 도는 본 발명의 제 2 의 실시예의 센스앰프 어레이의 요부회로도.
제 5 도는 본 발명의 제 3 의 실시예의 센스앰프 어레이의 요부회로도.
제 6 도는 본 발명의 제 4 의 실시예의 센스앰프 어레이의 요부회로도.
제 7 도는 본 발명의 제 5 의 실시예의 센스앰프 어레이의 요부회로도.
제 8 도는 본 발명의 제 1 도에 나타난 센스앰프 어레이의 타이밍도.
제 9 도는 본 발명의 제 6 도에 나타난 센스앰프 어레이의 타이밍도.
*도면의 주요부분에 대한 부호의 설명
ARm : 어레이 D1, D2, D3 : 디코더
CL0∼CLi : 열어드레스선 AS0∼ASm : 어레이선택신호선
DB,SDB,/SDB : 데이터선 BL0∼/BLi : 비트선
MAR : 메모리 셀 어레이 WL0∼WLm : 워드선
SAR : 센스앰프 어레이 SW : 스위치회로
MC00∼MCim : 메모리 셀 SA0∼SAj∼SAi : 센스앰프
SAC : 센스앰프 제어회로 MN1∼MN15 : NMOS트랜지스터
MP1,MP2,MP3 : PMOS트랜지스터 SLPT,SLNT : 센스 래치 단자
SPT : P채널 센스 래치 활성화 단자
SP : P채널 센스 래치 활성화 신호
SNT : N채널 센스 래치 활성화 단자
SN : N채널 센스 래치 활성화 TLSGH
EQT : 센스 래치 회로 이퀄라이즈 단자
EQ : 센스 래치 회로 이퀄라이즈 신호
DTET : 데이터 전송 활성화 단자
DTEA : 데이터 전송 활성화 선
DTE : 데이터 전송 활성화 신호
SPG,EQG,SNG,DTEG : 발생회로
INVO : 인버터

Claims (3)

  1. 행어드레스선과,
    상기 행어드레스선에 접속된 메모리 셀과,
    상기 행어드레스선이 선택되었을 때, 상기 메모리 셀에 기억된 데이터에 응답하는 비트선과,
    데이터 선과,
    열 어드레스 신호가 공급되는 열어드레스선과,
    단자와,
    상기 데이터 선, 상기 단자, 상기 열어드레스선 및 상기 비트선에 접속되고, 상기 비트선의 전위에 대응하는 전위로 상기 데이터선을 설정하는 제 1 상태와 상기 단자와 상기 데이터 선 사이에서 전류를 통과시키지 않는 제 2 상태를 갖는 출력회로를 각각 포함하는 복수의 어레이를 구비하고,
    상기 복수의 어레이는 서로 상호 접속된 열어드레스선을 가지며,
    복수의 어레이에 접속되어, 상기 복수의 어레이의 일부 또는 상기 복수의 어레이 중 어느 한 개를 선택하는 디코더를 구비하고,
    상기 디코더에 의해 선택된 어레이 내부의 상기 출력회로는 상기 열 어드레스 신호에 응답하여 제 1 상태로 설정되며, 상기 디코더에 의해 선택되지 않은 어레이 내부의 상기 출력회로는 상기 열 어드레스 신호에 무관하게 상기 제 2 상태로 유지되는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 복수의 어레이 각각은 단자전위 설정회로를 포함하고, 상기 단자전위 설정회로는 제 1 전위 및 제 2 전위 중 한 개를 단자에 공급하며, 각각의 선택되지 않은 어레이 내부의 단자는 각각의 제 1 전위로 설정되고, 선택된 어레이 내부의 단자는 상기 제 2 전위로 설정되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 복수의 어레이 각각은 데이터선 전위 설정회로를 포함하고, 상기 데이터선 전위 설정회로는 상기 데이터 선에 제 1 전위 또는 제 2 전위를 공급하며, 상기 데이터선 전위 설정회로는 상기 디코더에 의해 선택된 어레이 내부의 상기 데이터 선으로 상기 제 1 전위를 공급하며, 상기 데이터선 전위 설정회로는 상기 디코더에 의해 선택되지 않은 어레이 내부의 상기 데이터 선으로 상기 제 2 전위를 공급하는 것을 특징으로 하는 반도체 기억장치.
KR1019950050113A 1994-12-15 1995-12-14 반도체기억장치 KR100342595B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-311806 1994-12-15
JP31180694A JP3181479B2 (ja) 1994-12-15 1994-12-15 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR960025720A KR960025720A (ko) 1996-07-20
KR100342595B1 true KR100342595B1 (ko) 2002-11-29

Family

ID=18021660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950050113A KR100342595B1 (ko) 1994-12-15 1995-12-14 반도체기억장치

Country Status (6)

Country Link
US (3) US5699316A (ko)
EP (1) EP0717412B1 (ko)
JP (1) JP3181479B2 (ko)
KR (1) KR100342595B1 (ko)
DE (1) DE69528242T2 (ko)
TW (1) TW280911B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277192B2 (ja) * 1996-12-27 2002-04-22 富士通株式会社 半導体装置
JPWO2004042821A1 (ja) 2002-11-08 2006-03-09 株式会社日立製作所 半導体記憶装置
JP4186768B2 (ja) * 2003-09-16 2008-11-26 沖電気工業株式会社 マルチポート半導体メモリ
KR100687866B1 (ko) * 2004-04-13 2007-02-27 주식회사 하이닉스반도체 메모리장치의 데이터 입출력 장치
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891504B2 (ja) * 1990-03-13 1999-05-17 三菱電機株式会社 マルチポートメモリ
JP2550743B2 (ja) * 1990-03-27 1996-11-06 日本電気株式会社 半導体メモリ回路
US5267197A (en) * 1990-12-13 1993-11-30 Sgs-Thomson Microelectronics, Inc. Read/write memory having an improved write driver
US5295102A (en) * 1992-01-31 1994-03-15 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved redundant sense amplifier control
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
US5619456A (en) * 1996-01-19 1997-04-08 Sgs-Thomson Microelectronics, Inc. Synchronous output circuit

Also Published As

Publication number Publication date
US5768210A (en) 1998-06-16
JP3181479B2 (ja) 2001-07-03
KR960025720A (ko) 1996-07-20
TW280911B (ko) 1996-07-11
US5818787A (en) 1998-10-06
EP0717412B1 (en) 2002-09-18
DE69528242T2 (de) 2003-06-12
JPH08167287A (ja) 1996-06-25
EP0717412A3 (en) 1997-05-28
US5699316A (en) 1997-12-16
DE69528242D1 (de) 2002-10-24
EP0717412A2 (en) 1996-06-19

Similar Documents

Publication Publication Date Title
JP3856257B2 (ja) 半導体読出専用メモリ及びその読出方法
US5761146A (en) Data in/out channel control circuit of semiconductor memory device having multi-bank structure
USRE37176E1 (en) Semiconductor memory
JP4771710B2 (ja) メモリの差動電流モードを検出する方法と装置
KR920013449A (ko) 개선된 기록 구동기를 가지는 판독/기록 메모리
US5440508A (en) Zero power high speed programmable circuit device architecture
US5640355A (en) Semiconductor memory device
US5706231A (en) Semiconductor memory device having a redundant memory cell
JP2004079141A (ja) 半導体メモリ装置
JP4200101B2 (ja) カスコードセンス増幅器及び列選択回路及び動作方法。
KR100281125B1 (ko) 비휘발성 강유전체 메모리장치
US5715204A (en) Sense amplifier with hysteresis
KR100342595B1 (ko) 반도체기억장치
US6307772B1 (en) Static type semiconductor memory device for lower current consumption
US6011739A (en) Semiconductor memory
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스
JP4227097B2 (ja) ３入力感度増幅器及び動作方法
US20060092720A1 (en) Semiconductor memory
US6058067A (en) Multi-bank semiconductor memory device having an output control circuit for controlling bit line pairs of each bank connected to data bus pairs
JPH06349276A (ja) 半導体記憶装置
JPH05128844A (ja) 半導体記憶装置
KR100246990B1 (ko) 디램
KR100298030B1 (ko) 저전원전압하에서고속으로동작하는스태틱형반도체기억장치
KR0179658B1 (ko) 반도체 메모리 장치
GB2314951A (en) DRAM sense amplifier arrays

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100610

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee