KR960025720A - 반도체 기억장치 - Google Patents

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KR960025720A
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Abstract

본 발명에 따른 반도체 기억장치는 고통 열 어드레스신호를 공급하는 각 복수의 어레이를 포함한다.
선택 어레이에서, 데이터선의 전위는 비트선의 전위, 대응 열어드레스 신호의 전위, 단자의 전위에 응답해서 대응비트선에 공급되는 전위에 대응하는 전위로 설정된다.
이때 선택 어레이와는 다른 비선택 어레이에서 비선택 어레이에서 단자의 전위가 선택 어레이에서 단자 전위와 다른 전위로 설정되므로서 데이터 선의 전위는 열 어드레스 신호와 관계없이 바뀌지 않는다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예의 센스앰프 어레이의 요부회로도, 제2도는 본 발명의 반도체 기억장치의 개략 구성도.

Claims (4)

  1. 행 어드레스선과, 상기 행 어드레스선에 접속된 메모리 셀과, 상기 행 어드레서선이 선택괴는 경우 상기 메모리 셀에 기억된 데이터가 공급되는 비트선과, 데이터 선과, 열 어드레스신호가 입력되는 열 어드레스선과, 단자와, 상기 데이터 선, 상기 단자, 상기 열 어드레스선 및 상기 비트선에 접속되고, 상기 비트선의 전위에 대응하는 전위로 데이터선의 미리 설정된 전위를 설정하는 제1상태와 상기 데이터 선의 미리 설정된 전위를 일정하게 유지하는 제2상태를 가지는 출력 회로와, 서로 공통으로 접속된 상기 열 어드레스선을 가지는 상기복수의 어레이와, 상기 복수의 어레이의 어느 하나 또는 상기 복수의 어레이 몇개를 선택하기 위한 상기 복수어레이에 접속되는 디코더를 포함하는 복수의 어레이를 구비하고, 상기 선택 어레이에서 단자의 전위는 열어드레스 신호에 응답해서 상기 비선택 어레이에서 단자의 제1전위가 다르고, 상기 선택된 어드레스에서 상기 출력회로는 상기 제1상태로 설정되며, 상기 비선택 각 어레이에서 상기 출력회로는 상기 열 어드레스 신호에 관계없이 상기 제2상채에서 유지되는 반도체 메모리 장치.
  2. 행 어드레스 선과, 상기 행 어드레스선에 접속되는 메모리 셀과, 행 어드레스 선이 선택되는 경우 상기 메모리 셀에 기억되는 데이터를 공급하는 비트선과, 데이터선과 상기 데이터선에 접속되고 제1전위 또는 제2전위를 상기 데이터선에 공급하게 인가되는 데이터선 전위 설정회로와, 열 어드레스 신호가 입력되는 열 어드레스선과, 단자와, 상기 데이터 선, 상기 단자, 상기 열 어드레스선과 상기 비트선에 접속되고, 열 어드레스신호에 응답해서 비트선의 전위에 대응하는 전위로 데이터선의 제1전위를 설정하기 위한 제1상태와 열 어드레스신호에 상관없이 비트선의 전위에 대응하는 전위로 데이터선으로 공급하지 않는 제2상태를 가지는 출력회로와, 서로 공통으로 접속되는 상기 열 어드레스선을 가지는 상기 복수의 어레이와, 상기 복수의 어레이중 어느 하나또는 상기 복수의 어레이 몇개를 선택하기 위한 상기 복수의 어레이에 접속되는 디코더를 포함하는 복수의 어레이를 구비하고, 상기 데이터선 전위 설정회로는 상기 제1전위를 상기 제1상태로 상기 출력회로로 설정하도록 상기 선택된 어레이에서 상기 데이터선으로 공급하고, 상기 제2전위를 상기 제2상태에서 상기 제2전위를 상기 출력회로로 유지하도록 상기 비 선택 어레이에서 상기 데이터선으로 공급하는 반도체 기억 장치.
  3. 제1행 어드레스선과, 상기 제1행 어드레스선에 접속된 제1메모리셀과, 상기 제1행 어드레스선이 선택되는 경우에 상기 제1메모리셀에 기억되는 데이터를 공급하는 제1비트선과, 제1및 제2접속부를 가지는 데이터선과, 제1열 어드레스신호를 공급하는 제1열 어드레스 선과, 제2행 어드레스선과, 상기 제2행 어드레스선에 접속되는 제2메모리셀과, 상기 제2행 어드레스선이 선택되는 경우에 상기 제2메모리 셀에서 기억되는 데이터를 공급하는 제2비트선과, 제2열 어드레스신호를 공급하는 열 어드레스 선과, 데이터 전송 인에이블선과, 상기 제1접속부와, 상기 데이터 인에이블선, 상기 제1열 어드레스선 및 상기 제1비트선에 접속되고, 상기 제1메모리셀에 기억된 데이터가 상기 제1비트선으로 공급되는 경우, 상기 제1비트선, 상기 데이터 전송인에이블선과, 제1열 어드세스 신호에 공급되는 전원에 공급되는 전위에 응답해서 상기 제1메모리 셀에 기억된 데이터에 대응하는 전위로 상기 데이터선의 제1전위를 설정하는 제1출력회로와, 제1접속부의 이웃에 배열되고 상기 데이터선으로 제1전위를 공급하는 제1접속부의 부근에서 상기 데이터선에 접속되는 재1데이터 선 전위 설정회로와, 상기 제2접속부와, 상기 데이터 전송 인에이블선, 상기 제2열 어드레스선 및 상기 제2비트선에 접속되고, 상기 제2메모리셀에 기억되는 데이터는 상기 제2비트선에 공급되는 경우 상기 제2비트선, 상기 데이터 전송 인에이블선 및 제2열 어드레스신호에 공급되는 전위에 응답해서 상기 제2메모리 셀에 기억된 데이터에 해당하는 전위로 상기 제데이터선의 제1전위를 설정하는 제2출력회로와, 상기 제2접속부의 이웃에서 배열되고 제1전위를 상기 데이터 선으로 공공급하는 제2접속부의 부근에 에서 상기 데이터선에 접속되는 제2데이터선 전위설정회로를 구비한 반도체 기억장치.
  4. 제1행 어드레스선과, 상기 제1행 어드레스선에 접속되는 제1메모리 셀과, 상기 제1행 어드레스선이 선택되는 경우 상기 제1메모리 셀에 기억되는 데이터를 공급하는 제1비트선과, 데이터선과, 제1열 어드레스 신호를 입력하는 제1열 어드레스 선과, 제2행 어드레스선과, 상기 행 어드레스 선에 접속되는 제2메모리 셀과, 상기 제2행 어들레스선이 선택되는 경우 상기 제2메모리 셀에 기억되는 데이터를 공급하는 제2비트선과, 제2열 어드레스신호를 입력하는 제2열 어드레스선과, 제1접속부와 제2접속부를 가지는 데이터 전송 인에이블 선과, 상기 제1접속부의 이웃에 배열되고 제1신호에 응답해서 제2전위로 상기 데이터 전송 인에이블 신호 선의 제1전위로 설정하도록 상기 제1접속구의 부근에서 상기 데이터 전송 인에이블 선이 접속되는 제1전위 설정회로와, 상기 데이터선, 상기 제1접속부, 상기 제1열 어드레스선 및 상기 제1비트선에 접속되고, 상기 제1메모리셀이 상기 제1비트선에 공급되는 경우 상기 제1비트선, 상기 데이터 전송 인에이블 선과 상기 제1열 어드레스신호를 설정하는 상기 제2전위로 공급되는 전위에 응답해서 상기 제1메모리 셀에 기억되는 데이터에 대응하는 전위로 상기 데이터선의 전위를 설정하는 제1출력회로와, 상기 제2접속부의 이웃에 배열되고 상기 제1신호에 응답해서 상기 제2전위로 상기 데이터 전송 인에이블 선의 제1전위를 설정하도록 상기 제2접속부의 부근에 상기 데이터 전송인에이블선에 접속되는 제2전위 설정회로와, 상기 데이터선, 상기 제2접속부, 상기 제2열 어드레스선 및 상기 제2비트선에 접속되고, 상기 제2메모리 셀에 기억된 데이터가 상기 제2비트선으로 공급되는 경우 상기 제2비트선, 상기 데이터 전송 인에이블 선의 상기 제2전위와 제2열 어드레스신호로 공급된 전위에 응답해서 상기 제2메모리 셀에 기억된 데이터에 대응하는 전위로 상기 데이터선의 전위를 설정하는 제2출력회로를 구비한 반도체기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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