JP3181479B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Databases & Information Systems (AREA)
- Power Engineering (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関す
るものである。
るものである。
【０００２】
【従来の技術】従来の半導体記憶装置では、マトリクス
状に配置された複数のメモリセルが複数のブロック（以
下アレイと称する）に分割され、データの読み出し等の
動作が各アレイ単位で行われるものであった。
状に配置された複数のメモリセルが複数のブロック（以
下アレイと称する）に分割され、データの読み出し等の
動作が各アレイ単位で行われるものであった。
【０００３】この半導体記憶装置は、メモリセルからビ
ット線に与えられたデータに対応するデータを、列アド
レス線に与えられる列アドレス信号に応答してデータ線
に与える出力回路を有している。そしてこの出力回路
は、制御電極がそれぞれビット線と列アドレス線に接続
され、接地電位が与えられた端子とデータ線との間に直
列接続された２つのトランジスタで構成されている。
ット線に与えられたデータに対応するデータを、列アド
レス線に与えられる列アドレス信号に応答してデータ線
に与える出力回路を有している。そしてこの出力回路
は、制御電極がそれぞれビット線と列アドレス線に接続
され、接地電位が与えられた端子とデータ線との間に直
列接続された２つのトランジスタで構成されている。
【０００４】ここでアレイが選択されて、ビット線に与
えられたメモリセルのデータに対応するデータがデータ
線に与えられる場合、例えばビット線に与えられたメモ
リセルのデータが”１”ならば、列アドレス信号に応答
して、上記２つのトランジスタがオンし、データ線の電
位が引き下げられ、結果としてビット線に与えられたデ
ータ”１”に対応するデータがデータ線に与えられる。
またビット線に与えられたメモリセルのデータが”０”
ならば、制御電極がビット線に接続されたトランジスタ
がオフし、データ線の電位が維持されるので結果として
ビット線に与えられたメモリセルのデータ”０”に対応
するデータがデータ線に与えられる。
えられたメモリセルのデータに対応するデータがデータ
線に与えられる場合、例えばビット線に与えられたメモ
リセルのデータが”１”ならば、列アドレス信号に応答
して、上記２つのトランジスタがオンし、データ線の電
位が引き下げられ、結果としてビット線に与えられたデ
ータ”１”に対応するデータがデータ線に与えられる。
またビット線に与えられたメモリセルのデータが”０”
ならば、制御電極がビット線に接続されたトランジスタ
がオフし、データ線の電位が維持されるので結果として
ビット線に与えられたメモリセルのデータ”０”に対応
するデータがデータ線に与えられる。
【０００５】以上のように従来の半導体記憶装置によれ
ば、前記のような動作は選択されたアレイのみで行われ
るので、結果として半導体記憶装置全体の消費電力が低
減されるのである。
ば、前記のような動作は選択されたアレイのみで行われ
るので、結果として半導体記憶装置全体の消費電力が低
減されるのである。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような半導体記憶装置では、列アドレス線が同一の列に
配置された異なるアレイ中の出力回路に接続されている
ので、選択されたアレイの出力回路のみならず、動作に
無関係な非選択アレイの出力回路中のトランジスタが不
測にオンしてしまう可能性があった。従って、従来の半
導体記憶装置では、非選択アレイが電力を消費してしま
い、改善が望まれていた。
ような半導体記憶装置では、列アドレス線が同一の列に
配置された異なるアレイ中の出力回路に接続されている
ので、選択されたアレイの出力回路のみならず、動作に
無関係な非選択アレイの出力回路中のトランジスタが不
測にオンしてしまう可能性があった。従って、従来の半
導体記憶装置では、非選択アレイが電力を消費してしま
い、改善が望まれていた。
【０００７】
【課題を解決するための手段】この発明の半導体記憶装
置は、行アドレス線と、行アドレス線に接続されたメモ
リセルと、行アドレス線が選択された場合にメモリセル
のデータが与えられるビット線と、データ線と、列アド
レス信号が入力される列アドレス線と、端子と、データ
線と端子と列アドレス線とビット線とに接続された出力
回路であって、列アドレス信号に応答して、ビット線に
生じた電位に対応する電位をデータ線に与える第１の状
態及び列アドレス信号に係わらずデータ線の電位に変化
を与えない第２の状態とを有する出力回路とを有するア
レイを複数含んでいる。
置は、行アドレス線と、行アドレス線に接続されたメモ
リセルと、行アドレス線が選択された場合にメモリセル
のデータが与えられるビット線と、データ線と、列アド
レス信号が入力される列アドレス線と、端子と、データ
線と端子と列アドレス線とビット線とに接続された出力
回路であって、列アドレス信号に応答して、ビット線に
生じた電位に対応する電位をデータ線に与える第１の状
態及び列アドレス信号に係わらずデータ線の電位に変化
を与えない第２の状態とを有する出力回路とを有するア
レイを複数含んでいる。
【０００８】さらに本発明の半導体記憶装置では、各ア
レイの列アドレス線が共通接続されていて、共通の列ア
ドレス信号が各アレイの列アドレス線に与えられる。
レイの列アドレス線が共通接続されていて、共通の列ア
ドレス信号が各アレイの列アドレス線に与えられる。
【０００９】ここで本発明の半導体記憶装置では、行ア
ドレス線が選択されないアレイにおいて、端子の電位が
データ線の電位と同電位に設定されるか、或いは端子の
電位が第１の電位に設定されることにより、出力回路が
第２の状態に設定される。また本発明の半導体記憶装置
では、行アドレス線が選択されたアレイにおいて、端子
の電位が第１の電位と電位を異にする第２の電位に設定
され、出力回路が第１の状態に設定される。
ドレス線が選択されないアレイにおいて、端子の電位が
データ線の電位と同電位に設定されるか、或いは端子の
電位が第１の電位に設定されることにより、出力回路が
第２の状態に設定される。また本発明の半導体記憶装置
では、行アドレス線が選択されたアレイにおいて、端子
の電位が第１の電位と電位を異にする第２の電位に設定
され、出力回路が第１の状態に設定される。
【００１０】
【作用】本発明の半導体記憶装置では、選択されたアレ
イにおいて、端子の電位が第２の電位に設定され、出力
回路が第１の状態に設定されることにより、列アドレス
信号に応答して、ビット線に生じた電位（ビット線に与
えられたメモリセルのデータに対応する電位）に対応す
る電位がデータ線に与えられる。一方、非選択のアレイ
において、端子の電位がデータ線に与えられた電位と同
電位に設定されるか、或いは端子の電位が第１の電位に
設定されることにより、出力回路が第２の状態に設定さ
れるので、列アドレス信号が入力してもデータ線と端子
の間を電流が流れない。
イにおいて、端子の電位が第２の電位に設定され、出力
回路が第１の状態に設定されることにより、列アドレス
信号に応答して、ビット線に生じた電位（ビット線に与
えられたメモリセルのデータに対応する電位）に対応す
る電位がデータ線に与えられる。一方、非選択のアレイ
において、端子の電位がデータ線に与えられた電位と同
電位に設定されるか、或いは端子の電位が第１の電位に
設定されることにより、出力回路が第２の状態に設定さ
れるので、列アドレス信号が入力してもデータ線と端子
の間を電流が流れない。
【００１１】
【実施例】図２は本発明の１実施例の半導体記憶装置の
概略構成図である。この半導体記憶装置は、複数のアレ
イＡＲ０，〜，ＡＲｍ、デコーダ回路Ｄ１、デコーダ回
路Ｄ２で構成される。
概略構成図である。この半導体記憶装置は、複数のアレ
イＡＲ０，〜，ＡＲｍ、デコーダ回路Ｄ１、デコーダ回
路Ｄ２で構成される。
【００１２】デコーダＤ１に接続される各列アドレス線
ＣＬ０，〜，ＣＬｉはまたすべてのアレイＡＲ０〜ＡＲ
ｍに接続される。デコーダＤ１は列アドレス線ＣＬ０，
〜，ＣＬｉの内、所望の列アドレス線を選択する回路で
ある。
ＣＬ０，〜，ＣＬｉはまたすべてのアレイＡＲ０〜ＡＲ
ｍに接続される。デコーダＤ１は列アドレス線ＣＬ０，
〜，ＣＬｉの内、所望の列アドレス線を選択する回路で
ある。
【００１３】デコーダＤ２に接続される各アレイ選択信
号線ＡＳ０，〜ＡＳｍは各アレイＡＲ０〜ＡＲｍにそれ
ぞれ接続される。デコーダＤ２はアレイ選択信号線ＡＳ
０，〜，ＡＳｍの内、所望のアレイ選択信号線を選択す
ることにより所望のアレイを選択する回路である。デー
タ線ＤＢはすべてのアレイＡＲ０，〜，ＡＲｍに接続さ
れる。
号線ＡＳ０，〜ＡＳｍは各アレイＡＲ０〜ＡＲｍにそれ
ぞれ接続される。デコーダＤ２はアレイ選択信号線ＡＳ
０，〜，ＡＳｍの内、所望のアレイ選択信号線を選択す
ることにより所望のアレイを選択する回路である。デー
タ線ＤＢはすべてのアレイＡＲ０，〜，ＡＲｍに接続さ
れる。
【００１４】図３は前記アレイＡＲｍの概略構成図であ
る。以下図３を参照してアレイＡＲｍについて説明す
る。
る。以下図３を参照してアレイＡＲｍについて説明す
る。
【００１５】アレイＡＲｍは、デコーダ回路Ｄ３、複数
のメモリセルがマトリクス状に配置されたメモリセルア
レイＭＡＲ、複数のセンスアンプとセンスアンプ制御回
路とで構成されたセンスアンプアレイＳＡＲ、センスア
ンプアレイＳＡＲとデータ線ＤＢとの間に接続されたス
イッチ回路ＳＷで構成される。
のメモリセルがマトリクス状に配置されたメモリセルア
レイＭＡＲ、複数のセンスアンプとセンスアンプ制御回
路とで構成されたセンスアンプアレイＳＡＲ、センスア
ンプアレイＳＡＲとデータ線ＤＢとの間に接続されたス
イッチ回路ＳＷで構成される。
【００１６】デコーダ回路Ｄ３は、各行アドレス線ＷＬ
０，〜，ＷＬｍを介してメモリセルアレイＭＡＲに接続
され、またアレイ選択信号線ＡＳｍを介してデコーダＤ
２に接続される。デコーダＤ３はアレイ選択信号線ＡＳ
ｍが選択されると、入力行アドレスに対応する行アドレ
ス線を選択する回路である。
０，〜，ＷＬｍを介してメモリセルアレイＭＡＲに接続
され、またアレイ選択信号線ＡＳｍを介してデコーダＤ
２に接続される。デコーダＤ３はアレイ選択信号線ＡＳ
ｍが選択されると、入力行アドレスに対応する行アドレ
ス線を選択する回路である。
【００１７】メモリセルアレイＭＡＲは各ビット線ＢＬ
０，〜，バーＢＬｉを介してセンスアンプアレイＳＡＲ
に接続される。ここでメモリセルアレイＭＡＲの回路動
作を簡単に説明する。上記デコーダ回路Ｄ３が行アドレ
ス線を選択することによって、その行アドレス線に接続
されたメモリセルに蓄えられたデータが、そのメモリセ
ルに接続されたビット線に与えられ、センスアンプアレ
イＳＡＲにそのメモリセルのデータが転送される。
０，〜，バーＢＬｉを介してセンスアンプアレイＳＡＲ
に接続される。ここでメモリセルアレイＭＡＲの回路動
作を簡単に説明する。上記デコーダ回路Ｄ３が行アドレ
ス線を選択することによって、その行アドレス線に接続
されたメモリセルに蓄えられたデータが、そのメモリセ
ルに接続されたビット線に与えられ、センスアンプアレ
イＳＡＲにそのメモリセルのデータが転送される。
【００１８】センスアンプアレイＳＡＲは、各列アドレ
ス線ＣＬ０，〜，ＣＬｉを介してデコーダＤ１に接続さ
れ、アレイ選択信号線ＡＳｍを介してデコーダＤ２に接
続されると共にデータ線ＳＤＢ，バーＳＤＢを介してス
イッチ回路ＳＷに接続される。センスアンプアレイＳＡ
Ｒは、センスラッチ回路と出力回路とで構成される複数
のセンスアンプとセンスアンプ制御回路とで構成され
る。このセンスラッチ回路により、ビット線に与えられ
たメモリセルのデータが増幅される。また出力回路によ
り、デコーダ回路Ｄ１により選択された列アドレス線に
対応するビット線に与えられたメモリセルのデータが、
データ線ＳＤＢやデータ線バーＳＤＢに転送される。
ス線ＣＬ０，〜，ＣＬｉを介してデコーダＤ１に接続さ
れ、アレイ選択信号線ＡＳｍを介してデコーダＤ２に接
続されると共にデータ線ＳＤＢ，バーＳＤＢを介してス
イッチ回路ＳＷに接続される。センスアンプアレイＳＡ
Ｒは、センスラッチ回路と出力回路とで構成される複数
のセンスアンプとセンスアンプ制御回路とで構成され
る。このセンスラッチ回路により、ビット線に与えられ
たメモリセルのデータが増幅される。また出力回路によ
り、デコーダ回路Ｄ１により選択された列アドレス線に
対応するビット線に与えられたメモリセルのデータが、
データ線ＳＤＢやデータ線バーＳＤＢに転送される。
【００１９】スイッチ回路ＳＷは各データ線ＳＤＢ，バ
ーＳＤＢを介してセンスアンプ制御回路ＳＡＲに接続さ
れ、データ線ＳＤＢ，バーＳＤＢに与えられたデータに
対応するデータがデータ線ＤＢに転送されるのを制御す
る。
ーＳＤＢを介してセンスアンプ制御回路ＳＡＲに接続さ
れ、データ線ＳＤＢ，バーＳＤＢに与えられたデータに
対応するデータがデータ線ＤＢに転送されるのを制御す
る。
【００２０】ここで各アレイＡＲ０〜ＡＲｍは、その内
部の回路構成がお互いにほぼ同様で、各アレイＡＲ０〜
ＡＲｍのセンスアンプ制御回路ＳＡＲとデコーダＤ３と
が各アレイ選択信号線ＡＳ０〜ＡＳｍにそれぞれ接続さ
れること以外、異なる点がないので他のアレイの説明は
省略する。
部の回路構成がお互いにほぼ同様で、各アレイＡＲ０〜
ＡＲｍのセンスアンプ制御回路ＳＡＲとデコーダＤ３と
が各アレイ選択信号線ＡＳ０〜ＡＳｍにそれぞれ接続さ
れること以外、異なる点がないので他のアレイの説明は
省略する。
【００２１】図１は本発明の第１の実施例のセンスアン
プアレイの要部回路図であり、以下、図１を参照し第１
の実施例を説明する。
プアレイの要部回路図であり、以下、図１を参照し第１
の実施例を説明する。
【００２２】図１は、センスラッチ回路と出力回路とで
構成されるセンスアンプＳＡ０，〜，ＳＡｉとセンスア
ンプ制御回路ＳＡＣとで構成されるセンスアンプアレイ
ＳＡＲの要部回路図である。尚、メモリセルとセンスア
ンプの対応が容易に分かるようにメモリセルアレイＭＡ
Ｒも記載されている。
構成されるセンスアンプＳＡ０，〜，ＳＡｉとセンスア
ンプ制御回路ＳＡＣとで構成されるセンスアンプアレイ
ＳＡＲの要部回路図である。尚、メモリセルとセンスア
ンプの対応が容易に分かるようにメモリセルアレイＭＡ
Ｒも記載されている。
【００２３】メモリセルアレイＭＡＲは、ビット線ＢＬ
０から数えて１つおきの各ビット線ＢＬ０，〜，ＢＬ
ｊ，〜，ＢＬｉと、ワード線ＷＬ０から数えて一つおき
の各ワード線ＷＬ０，ＷＬ２，〜，ＷＬｍー１とにそれ
ぞれ接続された各メモリセルＭＣ００〜ＭＣｉｍー１を
有する。またメモリセルアレイＭＡＲは、ビット線バー
ＢＬ０から数えて１つおきの各ビット線バーＢＬ０，
〜，バーＢＬｊ，〜，バーＢＬｉと、ワード線ＷＬ１か
ら数えて１つおきの各ワード線ＷＬ１，ＷＬ３，〜，Ｗ
Ｌｍとにそれぞれ接続された各メモリセルＭＣ０１，
〜，ＭＣｉｍを有する。
０から数えて１つおきの各ビット線ＢＬ０，〜，ＢＬ
ｊ，〜，ＢＬｉと、ワード線ＷＬ０から数えて一つおき
の各ワード線ＷＬ０，ＷＬ２，〜，ＷＬｍー１とにそれ
ぞれ接続された各メモリセルＭＣ００〜ＭＣｉｍー１を
有する。またメモリセルアレイＭＡＲは、ビット線バー
ＢＬ０から数えて１つおきの各ビット線バーＢＬ０，
〜，バーＢＬｊ，〜，バーＢＬｉと、ワード線ＷＬ１か
ら数えて１つおきの各ワード線ＷＬ１，ＷＬ３，〜，Ｗ
Ｌｍとにそれぞれ接続された各メモリセルＭＣ０１，
〜，ＭＣｉｍを有する。
【００２４】ビット線対（ＢＬ０，バーＢＬ０）はセン
スアンプＳＡ０に接続される。以下、同様に各ビット線
対（ＢＬ１，バーＢＬ１）〜（ＢＬｉ，バーＢＬｉ）は
各センスアンプＳＡ１，〜，ＳＡｉにそれぞれ接続され
る。各センスアンプＳＡ０〜ＳＡｉは各列アドレス線Ｃ
Ｌ０，〜，ＣＬｉにそれぞれ接続される。
スアンプＳＡ０に接続される。以下、同様に各ビット線
対（ＢＬ１，バーＢＬ１）〜（ＢＬｉ，バーＢＬｉ）は
各センスアンプＳＡ１，〜，ＳＡｉにそれぞれ接続され
る。各センスアンプＳＡ０〜ＳＡｉは各列アドレス線Ｃ
Ｌ０，〜，ＣＬｉにそれぞれ接続される。
【００２５】次にセンスアンプＳＡｊについて説明す
る。センスアンプＳＡｊはセンスラッチ回路と出力回路
とで構成される。センスラッチ回路は、検知増幅用のＮ
チャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと称する）ＭＮ１，ＭＮ２とＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタと称する）ＭＰ
１，ＭＰ２と、ビット線イコライズ用のＮＭＯＳトラン
ジスタＭＮ３，ＭＮ４とで構成される。ＮＭＯＳトラン
ジスタＭＮ１のソースはセンスラッチ端子ＳＬＮＴに接
続され、ドレインはビット線バーＢＬｊに接続され、ゲ
ートはビット線ＢＬｊに接続される。ＮＭＯＳトランジ
スタＭＮ２のソースはセンスラッチ端子ＳＬＮＴに接続
され、ドレインはビット線ＢＬｊに接続され、ゲートは
ビット線バーＢＬｊに接続される。ＰＭＯＳトランジス
タＭＰ１のソースはセンスラッチ端子ＳＬＰＴに接続さ
れ、ドレインはビット線バーＢＬｊに接続され、ゲート
はビット線ＢＬｊに接続される。ＰＭＯＳトランジスタ
ＭＰ２のソースはセンスラッチ端子ＳＬＰＴに接続さ
れ、ドレインはビット線ＢＬｊに接続され、ゲートはビ
ットバー線ＢＬｊに接続される。ＮＭＯＳトランジスタ
ＭＮ３のソースは１／２ＶＣＣの電位が与えられ、ドレ
インがビット線バーＢＬｊに接続され、ゲートがセンス
ラッチ回路イコライズ端子ＥＱＴに接続される。ＮＭＯ
ＳトランジスタＭＮ４のソースは１／２ＶＣＣの電位が
与えられ、ドレインがビット線ＢＬｊに接続され、ゲー
トがセンスラッチ回路イコライズ端子ＥＱＴに接続され
る。
る。センスアンプＳＡｊはセンスラッチ回路と出力回路
とで構成される。センスラッチ回路は、検知増幅用のＮ
チャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと称する）ＭＮ１，ＭＮ２とＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタと称する）ＭＰ
１，ＭＰ２と、ビット線イコライズ用のＮＭＯＳトラン
ジスタＭＮ３，ＭＮ４とで構成される。ＮＭＯＳトラン
ジスタＭＮ１のソースはセンスラッチ端子ＳＬＮＴに接
続され、ドレインはビット線バーＢＬｊに接続され、ゲ
ートはビット線ＢＬｊに接続される。ＮＭＯＳトランジ
スタＭＮ２のソースはセンスラッチ端子ＳＬＮＴに接続
され、ドレインはビット線ＢＬｊに接続され、ゲートは
ビット線バーＢＬｊに接続される。ＰＭＯＳトランジス
タＭＰ１のソースはセンスラッチ端子ＳＬＰＴに接続さ
れ、ドレインはビット線バーＢＬｊに接続され、ゲート
はビット線ＢＬｊに接続される。ＰＭＯＳトランジスタ
ＭＰ２のソースはセンスラッチ端子ＳＬＰＴに接続さ
れ、ドレインはビット線ＢＬｊに接続され、ゲートはビ
ットバー線ＢＬｊに接続される。ＮＭＯＳトランジスタ
ＭＮ３のソースは１／２ＶＣＣの電位が与えられ、ドレ
インがビット線バーＢＬｊに接続され、ゲートがセンス
ラッチ回路イコライズ端子ＥＱＴに接続される。ＮＭＯ
ＳトランジスタＭＮ４のソースは１／２ＶＣＣの電位が
与えられ、ドレインがビット線ＢＬｊに接続され、ゲー
トがセンスラッチ回路イコライズ端子ＥＱＴに接続され
る。
【００２６】出力回路はＮチャネル型ＭＯＳトランジス
タＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８で構成される。デー
タ線バーＳＤＢとデータ転送活性化線ＤＴＥＡとの間に
ＮＭＯＳトランジスタＭＮ５とＭＮ６とが直列に接続さ
れる。またデータ線ＳＤＢとデータ転送活性化線ＤＴＥ
Ａとの間にＮＭＯＳトランジスタＭＮ７とＭＮ８とが直
列に接続される。また列アドレス線ＣＬｊはＮＭＯＳト
ランジスタＭＮ６のゲートとＮＭＯＳトランジスタＭＮ
８のゲートとに接続される。ＮＭＯＳトランジスタＭＮ
５のゲートはビット線バーＢＬｊに接続され、ＮＭＯＳ
トランジスタＭＮ７のゲートはビット線ＢＬｊに接続さ
れる。
タＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８で構成される。デー
タ線バーＳＤＢとデータ転送活性化線ＤＴＥＡとの間に
ＮＭＯＳトランジスタＭＮ５とＭＮ６とが直列に接続さ
れる。またデータ線ＳＤＢとデータ転送活性化線ＤＴＥ
Ａとの間にＮＭＯＳトランジスタＭＮ７とＭＮ８とが直
列に接続される。また列アドレス線ＣＬｊはＮＭＯＳト
ランジスタＭＮ６のゲートとＮＭＯＳトランジスタＭＮ
８のゲートとに接続される。ＮＭＯＳトランジスタＭＮ
５のゲートはビット線バーＢＬｊに接続され、ＮＭＯＳ
トランジスタＭＮ７のゲートはビット線ＢＬｊに接続さ
れる。
【００２７】また各ビット線対（ＢＬ０，バーＢＬ０）
〜（ＢＬｉ，バーＢＬｉ）に接続された各センスアンプ
ＳＡ０，〜，ＳＡｉは、センスアンプＳＡｊと同様にＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，
ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８とＰＭＯＳトランジス
タＭＰ１，ＭＰ２とで構成される。各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ１のドレインは各ビ
ット線バーＢＬ０，〜，バーＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＮ１のゲートは各ビット線ＢＬ０，〜，ＢＬｉにそれ
ぞれ接続される。各センスアンプＳＡ０，〜，ＳＡｉの
トランジスタＭＮ２のドレインは各ビット線ＢＬ０，
〜，ＢＬｉにそれぞれ接続される。各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ２のゲートは各ビッ
ト線バーＢＬ０，〜，バーＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＰ１のドレインは各ビット線バーＢＬ０，〜，バーＢ
Ｌｉにそれぞれ接続される。各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＰ１のゲートは各ビット線
ＢＬ０，〜，ＢＬｉにそれぞれ接続される。各センスア
ンプＳＡ０，〜，ＳＡｉのトランジスタＭＰ２のドレイ
ンは各ビット線ＢＬ０，〜，ＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＰ２のゲートは各ビット線バーＢＬ０，〜，バーＢＬ
ｉにそれぞれ接続される。各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ５のゲートは各ビット線バー
ＢＬ０，〜，バーＢＬｉにそれぞれ接続される。各トラ
ンジスタＳＡ０，〜，ＳＡｉのトランジスタＭＮ７のゲ
ートは各ビット線ＢＬ０，〜，ＢＬｉにそれぞれ接続さ
れる。各センスアンプＳＡ０，〜，ＳＡｉのトランジス
タＭＮ３のドレインは各ビット線バーＢＬ０，〜，バー
ＢＬｉにそれぞれ接続される。各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＮ４のドレインは各ビット
線ＢＬ０，〜，ＢＬｉにそれぞれ接続される。各センス
アンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ６のゲー
トは各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続
される。各センスアンプＳＡ０，〜，ＳＡｉのトランジ
スタＭＮ８のゲートは各列アドレス線ＣＬ０，〜，ＣＬ
ｉにそれぞれ接続される。これ以外の接続はセンスアン
プＳＡｊと同様なので説明を省略する。
〜（ＢＬｉ，バーＢＬｉ）に接続された各センスアンプ
ＳＡ０，〜，ＳＡｉは、センスアンプＳＡｊと同様にＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，
ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８とＰＭＯＳトランジス
タＭＰ１，ＭＰ２とで構成される。各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ１のドレインは各ビ
ット線バーＢＬ０，〜，バーＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＮ１のゲートは各ビット線ＢＬ０，〜，ＢＬｉにそれ
ぞれ接続される。各センスアンプＳＡ０，〜，ＳＡｉの
トランジスタＭＮ２のドレインは各ビット線ＢＬ０，
〜，ＢＬｉにそれぞれ接続される。各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ２のゲートは各ビッ
ト線バーＢＬ０，〜，バーＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＰ１のドレインは各ビット線バーＢＬ０，〜，バーＢ
Ｌｉにそれぞれ接続される。各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＰ１のゲートは各ビット線
ＢＬ０，〜，ＢＬｉにそれぞれ接続される。各センスア
ンプＳＡ０，〜，ＳＡｉのトランジスタＭＰ２のドレイ
ンは各ビット線ＢＬ０，〜，ＢＬｉにそれぞれ接続され
る。各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＰ２のゲートは各ビット線バーＢＬ０，〜，バーＢＬ
ｉにそれぞれ接続される。各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ５のゲートは各ビット線バー
ＢＬ０，〜，バーＢＬｉにそれぞれ接続される。各トラ
ンジスタＳＡ０，〜，ＳＡｉのトランジスタＭＮ７のゲ
ートは各ビット線ＢＬ０，〜，ＢＬｉにそれぞれ接続さ
れる。各センスアンプＳＡ０，〜，ＳＡｉのトランジス
タＭＮ３のドレインは各ビット線バーＢＬ０，〜，バー
ＢＬｉにそれぞれ接続される。各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＮ４のドレインは各ビット
線ＢＬ０，〜，ＢＬｉにそれぞれ接続される。各センス
アンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ６のゲー
トは各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続
される。各センスアンプＳＡ０，〜，ＳＡｉのトランジ
スタＭＮ８のゲートは各列アドレス線ＣＬ０，〜，ＣＬ
ｉにそれぞれ接続される。これ以外の接続はセンスアン
プＳＡｊと同様なので説明を省略する。
【００２８】次に、センスアンプ制御回路ＳＡＣについ
て説明する。センスアンプ制御回路ＳＡＣはＮＭＯＳト
ランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２，Ｍ
Ｎ１３とＰＭＯＳトランジスタＭＰ３と発生回路ＳＰ
Ｇ，ＥＱＧ，ＳＮＧ，ＤＴＥＧとで構成される。
て説明する。センスアンプ制御回路ＳＡＣはＮＭＯＳト
ランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２，Ｍ
Ｎ１３とＰＭＯＳトランジスタＭＰ３と発生回路ＳＰ
Ｇ，ＥＱＧ，ＳＮＧ，ＤＴＥＧとで構成される。
【００２９】ＮＭＯＳトランジスタＭＮ９のドレイン及
びゲートは電源電位ＶＣＣが与えられ、ソースはデータ
線ＳＤＢに接続される。ＮＭＯＳトランジスタＭＮ１０
のドレイン及びゲートは電源電位ＶＣＣが与えられ、ソ
ースはデータ線バーＳＤＢに接続される。
びゲートは電源電位ＶＣＣが与えられ、ソースはデータ
線ＳＤＢに接続される。ＮＭＯＳトランジスタＭＮ１０
のドレイン及びゲートは電源電位ＶＣＣが与えられ、ソ
ースはデータ線バーＳＤＢに接続される。
【００３０】発生回路ＤＴＥＧはデータ転送活性化線Ｄ
ＴＥＡが接続されたデータ転送活性化端子ＤＴＥＴにデ
ータ転送活性化信号ＤＴＥを与える回路である。発生回
路ＳＮＧはＮチャネルセンスラッチ活性化信号ＳＮをＮ
チャネルセンスラッチ活性化端子ＳＮＴに与える回路で
ある。発生回路ＥＱＧはセンスラッチ回路イコライズ信
号ＥＱをセンスラッチ回路イコライズ端子ＥＱＴに与え
る回路である。発生回路ＳＰＧはＰチャネルセンスラッ
チ活性化信号ＳＰをＰチャネルセンスラッチ活性化端子
ＳＰＴに与える回路である。ＰＭＯＳトランジスタＭＰ
３のソースは電源電位ＶＣＣが与えられ、ドレインがセ
ンスラッチ端子ＳＬＰＴに接続され、ゲートがＰチャネ
ルセンスラッチ活性化端子ＳＰＴに接続される。ＮＭＯ
ＳトランジスタＭＮ１１のソースは１／２ＶＣＣの電位
が与えられ、ドレインがセンスラッチ端子ＳＬＰＴに接
続され、ゲートがセンスラッチ回路イコライズ端子ＥＱ
Ｔに接続される。ＮＭＯＳトランジスタＭＮ１２のソー
スは１／２ＶＣＣの電位が与えられ、ドレインがセンス
ラッチ端子ＳＬＮＴに接続され、ゲートがセンスラッチ
回路イコライズ端子ＥＱＴに接続される。ＮＭＯＳトラ
ンジスタＭＮ１３のソースは接地電位ＶＳＳが与えら
れ、ドレインがセンスラッチ端子ＳＬＮＴに接続され、
ゲートがＮチャネルセンスラッチ活性化端子ＳＮＴに接
続される。
ＴＥＡが接続されたデータ転送活性化端子ＤＴＥＴにデ
ータ転送活性化信号ＤＴＥを与える回路である。発生回
路ＳＮＧはＮチャネルセンスラッチ活性化信号ＳＮをＮ
チャネルセンスラッチ活性化端子ＳＮＴに与える回路で
ある。発生回路ＥＱＧはセンスラッチ回路イコライズ信
号ＥＱをセンスラッチ回路イコライズ端子ＥＱＴに与え
る回路である。発生回路ＳＰＧはＰチャネルセンスラッ
チ活性化信号ＳＰをＰチャネルセンスラッチ活性化端子
ＳＰＴに与える回路である。ＰＭＯＳトランジスタＭＰ
３のソースは電源電位ＶＣＣが与えられ、ドレインがセ
ンスラッチ端子ＳＬＰＴに接続され、ゲートがＰチャネ
ルセンスラッチ活性化端子ＳＰＴに接続される。ＮＭＯ
ＳトランジスタＭＮ１１のソースは１／２ＶＣＣの電位
が与えられ、ドレインがセンスラッチ端子ＳＬＰＴに接
続され、ゲートがセンスラッチ回路イコライズ端子ＥＱ
Ｔに接続される。ＮＭＯＳトランジスタＭＮ１２のソー
スは１／２ＶＣＣの電位が与えられ、ドレインがセンス
ラッチ端子ＳＬＮＴに接続され、ゲートがセンスラッチ
回路イコライズ端子ＥＱＴに接続される。ＮＭＯＳトラ
ンジスタＭＮ１３のソースは接地電位ＶＳＳが与えら
れ、ドレインがセンスラッチ端子ＳＬＮＴに接続され、
ゲートがＮチャネルセンスラッチ活性化端子ＳＮＴに接
続される。
【００３１】次に、図８に示す本発明の第１の実施例の
センスアンプレイのタイミング図を参照して、上記図
１、図２、図３に示した本発明の半導体記憶装置の読み
だし動作を説明する。
センスアンプレイのタイミング図を参照して、上記図
１、図２、図３に示した本発明の半導体記憶装置の読み
だし動作を説明する。
【００３２】まず読みだし動作に先立ち、各列アドレス
線ＣＬ０，〜，ＣＬｉの電位は接地電位ＶＳＳに設定さ
れる。行アドレス線ＷＬ０，〜，ＷＬｍの電位は接地電
位に設定される。センスラッチ回路イコライズ信号ＥＱ
の電位は電源電位ＶＣＣで、センスラッチ回路イコライ
ズ端子ＥＱＴの電位は電源電位ＶＣＣに設定される。Ｐ
チャネルセンスラッチ活性化信号ＳＰの電位は電源電位
ＶＣＣで、Ｐチャネルセンスラッチ活性化端子ＳＰＴの
電位は電源電位ＶＣＣに設定される。Ｎチャネルセンス
ラッチ活性化信号ＳＮの電位は接地電位ＶＳＳで、Ｎチ
ャネルセンスラッチ活性化端子ＳＮＴの電位は接地電位
ＶＳＳに設定される。各センスラッチ端子ＳＬＰＴ，Ｓ
ＬＮＴの電位は各トランジスタＭＮ１１，ＭＮ１２がオ
ンしていることにより１／２ＶＣＣの電位に設定され
る。各ビット線ＢＬ０，〜，ＢＬｉの電位は各センスア
ンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ４がオンし
ていることにより１／２ＶＣＣの電位に設定される。各
ビット線バーＢＬ０，〜，バーＢＬｉの電位は各センス
アンプＳＡ０，〜，ＳＡｊのトランジスタＭＮ３がオン
していることにより１／２ＶＣＣの電位に設定される。
データ転送活性化信号ＤＴＥの電位は電源電位ＶＣＣ
で、データ転送活性化端子ＤＴＥＴの電位は電源電位Ｖ
ＣＣに設定される。データ線ＳＤＢは電源電位ＶＣＣよ
りＮＭＯＳトランジスタＭＮ９のしきい値電圧Ｖｔだけ
低い電位に設定される。データ線バーＳＤＢは電源電位
ＶＣＣよりＮＭＯＳトランジスタバーＭＮ１０のしきい
値電圧Ｖｔだけ低い電位に設定される。この状態をイコ
ライズ状態という。
線ＣＬ０，〜，ＣＬｉの電位は接地電位ＶＳＳに設定さ
れる。行アドレス線ＷＬ０，〜，ＷＬｍの電位は接地電
位に設定される。センスラッチ回路イコライズ信号ＥＱ
の電位は電源電位ＶＣＣで、センスラッチ回路イコライ
ズ端子ＥＱＴの電位は電源電位ＶＣＣに設定される。Ｐ
チャネルセンスラッチ活性化信号ＳＰの電位は電源電位
ＶＣＣで、Ｐチャネルセンスラッチ活性化端子ＳＰＴの
電位は電源電位ＶＣＣに設定される。Ｎチャネルセンス
ラッチ活性化信号ＳＮの電位は接地電位ＶＳＳで、Ｎチ
ャネルセンスラッチ活性化端子ＳＮＴの電位は接地電位
ＶＳＳに設定される。各センスラッチ端子ＳＬＰＴ，Ｓ
ＬＮＴの電位は各トランジスタＭＮ１１，ＭＮ１２がオ
ンしていることにより１／２ＶＣＣの電位に設定され
る。各ビット線ＢＬ０，〜，ＢＬｉの電位は各センスア
ンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ４がオンし
ていることにより１／２ＶＣＣの電位に設定される。各
ビット線バーＢＬ０，〜，バーＢＬｉの電位は各センス
アンプＳＡ０，〜，ＳＡｊのトランジスタＭＮ３がオン
していることにより１／２ＶＣＣの電位に設定される。
データ転送活性化信号ＤＴＥの電位は電源電位ＶＣＣ
で、データ転送活性化端子ＤＴＥＴの電位は電源電位Ｖ
ＣＣに設定される。データ線ＳＤＢは電源電位ＶＣＣよ
りＮＭＯＳトランジスタＭＮ９のしきい値電圧Ｖｔだけ
低い電位に設定される。データ線バーＳＤＢは電源電位
ＶＣＣよりＮＭＯＳトランジスタバーＭＮ１０のしきい
値電圧Ｖｔだけ低い電位に設定される。この状態をイコ
ライズ状態という。
【００３３】次に、アレイＡＲｍのメモリセルＭＣｊ１
に蓄えられた”１”のデータを読みだす場合の回路動作
を例にとって説明する。まず、デコーダ回路Ｄ２によっ
て、アレイ選択信号線ＡＳｍが選択されると、アレイＡ
Ｒｍのセンスラッチ回路イコライズ信号ＥＱの電位が接
地電位ＶＳＳに遷移し、各センスアンプＳＡ０，〜，Ｓ
ＡｉのトランジスタＭＮ３，ＭＮ４がオフし、デコーダ
回路Ｄ３により選択された行アドレス線ＷＬ１の電位が
電源電位ＶＣＣよりＮＭＯＳトランジスタのしきい値電
圧Ｖｔだけ高い電位に遷移する。行アドレス線ＷＬ１の
電位が遷移することよりＷＬ１に接続されたメモリセル
ＭＣ０１，〜，ＭＣｊ１，〜，ＭＣｉ１のデータがビッ
ト線バーＢＬ０，〜，バーＢＬｊ，〜，バーＢＬｉに与
えられる。これにより各ビット線対（ＢＬ０，バーＢＬ
０），〜，（ＢＬｉ〜バーＢＬｉ）に微小な電位差が生
じる。次にデータ転送活性化信号ＤＴＥの電位が接地電
位ＶＳＳに、Ｐチャネルセンスラッチ活性化信号ＳＰの
電位が接地ＶＳＳに、Ｎチャネルセンスラッチ活性化信
号ＳＮの電位がＶＣＣの電位に遷移する。これによりＰ
ＭＯＳトランジスタＭＰ３がオンすることによって、セ
ンスラッチ端子ＳＬＰＴの電位が電源電位ＶＣＣに遷移
し、またＮＭＯＳトランジスタＭＮ１３がオンすること
によって、センスラッチ端子ＳＬＮＴの電位が接地電位
ＶＳＳに遷移する。センスラッチ端子ＳＬＰＴ，ＳＬＮ
Ｔの電位が遷移することにより、各センスアンプＳＡ
０，〜，ＳＡｉのセンスラッチ回路が駆動し、各ビット
線対（ＢＬ０，バーＢＬ０），〜，（ＢＬｉ，バーＢＬ
ｉ）の電位差が増幅される。
に蓄えられた”１”のデータを読みだす場合の回路動作
を例にとって説明する。まず、デコーダ回路Ｄ２によっ
て、アレイ選択信号線ＡＳｍが選択されると、アレイＡ
Ｒｍのセンスラッチ回路イコライズ信号ＥＱの電位が接
地電位ＶＳＳに遷移し、各センスアンプＳＡ０，〜，Ｓ
ＡｉのトランジスタＭＮ３，ＭＮ４がオフし、デコーダ
回路Ｄ３により選択された行アドレス線ＷＬ１の電位が
電源電位ＶＣＣよりＮＭＯＳトランジスタのしきい値電
圧Ｖｔだけ高い電位に遷移する。行アドレス線ＷＬ１の
電位が遷移することよりＷＬ１に接続されたメモリセル
ＭＣ０１，〜，ＭＣｊ１，〜，ＭＣｉ１のデータがビッ
ト線バーＢＬ０，〜，バーＢＬｊ，〜，バーＢＬｉに与
えられる。これにより各ビット線対（ＢＬ０，バーＢＬ
０），〜，（ＢＬｉ〜バーＢＬｉ）に微小な電位差が生
じる。次にデータ転送活性化信号ＤＴＥの電位が接地電
位ＶＳＳに、Ｐチャネルセンスラッチ活性化信号ＳＰの
電位が接地ＶＳＳに、Ｎチャネルセンスラッチ活性化信
号ＳＮの電位がＶＣＣの電位に遷移する。これによりＰ
ＭＯＳトランジスタＭＰ３がオンすることによって、セ
ンスラッチ端子ＳＬＰＴの電位が電源電位ＶＣＣに遷移
し、またＮＭＯＳトランジスタＭＮ１３がオンすること
によって、センスラッチ端子ＳＬＮＴの電位が接地電位
ＶＳＳに遷移する。センスラッチ端子ＳＬＰＴ，ＳＬＮ
Ｔの電位が遷移することにより、各センスアンプＳＡ
０，〜，ＳＡｉのセンスラッチ回路が駆動し、各ビット
線対（ＢＬ０，バーＢＬ０），〜，（ＢＬｉ，バーＢＬ
ｉ）の電位差が増幅される。
【００３４】これによりハイレベルの電位が与えられた
ビット線バーＢＬｊの電位が電源電位ＶＣＣとなりビッ
ト線ＢＬｊの電位が接地電位ＶＳＳとなる。次にデコー
ダＤ１により列アドレス線ＣＬｊが選択されると選択さ
れた列アドレス線ＣＬｊの電位が電源電位ＶＣＣに遷移
する。ビット線バーＢＬｊと列アドレス線ＣＬｊの電位
が電源電位ＶＣＣに遷移することでセンスアンプＳＡｊ
のＮＭＯＳトランジスタＭＮ５，６がオンし、データ線
バーＳＤＢの電位が引き下がる。他方、ビット線ＢＬｊ
の電位は接地電位ＶＳＳに遷移することでトランジスタ
ＭＮ７がオフしデータ線ＳＤＢの電位は電源電位ＶＣＣ
の状態を保つ。これによりメモリセルＭＣｊ１のデータ
に対応するデータが、データ線バーＳＤＢに与えられ
る。
ビット線バーＢＬｊの電位が電源電位ＶＣＣとなりビッ
ト線ＢＬｊの電位が接地電位ＶＳＳとなる。次にデコー
ダＤ１により列アドレス線ＣＬｊが選択されると選択さ
れた列アドレス線ＣＬｊの電位が電源電位ＶＣＣに遷移
する。ビット線バーＢＬｊと列アドレス線ＣＬｊの電位
が電源電位ＶＣＣに遷移することでセンスアンプＳＡｊ
のＮＭＯＳトランジスタＭＮ５，６がオンし、データ線
バーＳＤＢの電位が引き下がる。他方、ビット線ＢＬｊ
の電位は接地電位ＶＳＳに遷移することでトランジスタ
ＭＮ７がオフしデータ線ＳＤＢの電位は電源電位ＶＣＣ
の状態を保つ。これによりメモリセルＭＣｊ１のデータ
に対応するデータが、データ線バーＳＤＢに与えられ
る。
【００３５】一方アレイ選択信号線により選択されない
アレイでは、センスラッチ回路イコライズ信号ＥＱの電
位が電源電位ＶＣＣに設定される。各ワード線ＷＬ０，
〜，ＷＬｉの電位は接地電位に設定される。Ｐチャネル
センスラッチ活性化信号ＳＰの電位は電源電位ＶＣＣに
設定される。Ｎチャネルセンスラッチ活性化信号ＳＮの
電位は接地電位ＶＳＳに設定される。各センスラッチ端
子ＳＬＰＴ，ＳＬＮＴの電位は各トランジスタＭＮ１
１，ＭＮ１２がオンしていることにより１／２ＶＣＣの
電位に設定される。各ビット線ＢＬ０，〜，ＢＬｉの電
位は各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＮ４がオンしていることにより１／２ＶＣＣの電位に
設定される。各ビット線バーＢＬ０，〜，バーＢＬｉの
電位は各センスアンプＳＡ０，〜，ＳＡｊのトランジス
タＭＮ３がオンしていることにより１／２ＶＣＣの電位
に設定される。データ線活性化信号ＤＴＥの電位は電源
電位ＶＣＣに設定される。データ線ＳＤＢは電源電位Ｖ
ＣＣよりＮＭＯＳトランジスタＭＮ９のしきい値電圧Ｖ
ｔだけ低い電位に設定される。データ線バーＳＤＢは電
源電位ＶＣＣよりＮＭＯＳトランジスタバーＭＮ１０の
しきい値電圧Ｖｔだけ低い電位に設定される。
アレイでは、センスラッチ回路イコライズ信号ＥＱの電
位が電源電位ＶＣＣに設定される。各ワード線ＷＬ０，
〜，ＷＬｉの電位は接地電位に設定される。Ｐチャネル
センスラッチ活性化信号ＳＰの電位は電源電位ＶＣＣに
設定される。Ｎチャネルセンスラッチ活性化信号ＳＮの
電位は接地電位ＶＳＳに設定される。各センスラッチ端
子ＳＬＰＴ，ＳＬＮＴの電位は各トランジスタＭＮ１
１，ＭＮ１２がオンしていることにより１／２ＶＣＣの
電位に設定される。各ビット線ＢＬ０，〜，ＢＬｉの電
位は各センスアンプＳＡ０，〜，ＳＡｉのトランジスタ
ＭＮ４がオンしていることにより１／２ＶＣＣの電位に
設定される。各ビット線バーＢＬ０，〜，バーＢＬｉの
電位は各センスアンプＳＡ０，〜，ＳＡｊのトランジス
タＭＮ３がオンしていることにより１／２ＶＣＣの電位
に設定される。データ線活性化信号ＤＴＥの電位は電源
電位ＶＣＣに設定される。データ線ＳＤＢは電源電位Ｖ
ＣＣよりＮＭＯＳトランジスタＭＮ９のしきい値電圧Ｖ
ｔだけ低い電位に設定される。データ線バーＳＤＢは電
源電位ＶＣＣよりＮＭＯＳトランジスタバーＭＮ１０の
しきい値電圧Ｖｔだけ低い電位に設定される。
【００３６】この非選択状態のアレイにおいて、列アド
レス線ＣＬｊが選択されても、列アドレス線ＣＬｊに接
続されたセンスアンプＳＡｊのＮＭＯＳトランジスタＭ
Ｎ５及びＮＭＯＳトランジスタＭＮ７は、オンしない。
なぜならデータ転送活性化信号ＤＴＥの電位が電源電位
ＶＣＣに設定され、トランジスタＭＮ５，ＭＮ７のソー
スの電位が電源電位で、かつセンスアンプＳＡｊに接続
されたビット線ＢＬｊ，バーＢＬｊの電位が電位１／２
ＶＣＣであるからである。よってトランジスタＭＮ５を
通して電流が流れない。同様にトランジスタＭＮ７を通
して電流が流れない。よって消費電力が低減される。こ
こで非選択のアレイのデータ転送活性化信号ＤＴＥの電
位、即ちデータ転送活性化端子ＤＴＥＴの電位は、トラ
ンジスタＭＮ５，ＭＮ７がオンしない電位であればよ
い。本実施例ではイコライズ状態ののビット線の電位が
電位１／２ＶＣＣであるので、データ転送活性化端子Ｄ
ＴＥＴの電位は１／２ＶＣＣーしきい値電圧Ｖｔ（Ｖｔ
はトランジスタＭＮ５或いはＭＮ７のしきい値電圧）よ
り高い電位であればよい。
レス線ＣＬｊが選択されても、列アドレス線ＣＬｊに接
続されたセンスアンプＳＡｊのＮＭＯＳトランジスタＭ
Ｎ５及びＮＭＯＳトランジスタＭＮ７は、オンしない。
なぜならデータ転送活性化信号ＤＴＥの電位が電源電位
ＶＣＣに設定され、トランジスタＭＮ５，ＭＮ７のソー
スの電位が電源電位で、かつセンスアンプＳＡｊに接続
されたビット線ＢＬｊ，バーＢＬｊの電位が電位１／２
ＶＣＣであるからである。よってトランジスタＭＮ５を
通して電流が流れない。同様にトランジスタＭＮ７を通
して電流が流れない。よって消費電力が低減される。こ
こで非選択のアレイのデータ転送活性化信号ＤＴＥの電
位、即ちデータ転送活性化端子ＤＴＥＴの電位は、トラ
ンジスタＭＮ５，ＭＮ７がオンしない電位であればよ
い。本実施例ではイコライズ状態ののビット線の電位が
電位１／２ＶＣＣであるので、データ転送活性化端子Ｄ
ＴＥＴの電位は１／２ＶＣＣーしきい値電圧Ｖｔ（Ｖｔ
はトランジスタＭＮ５或いはＭＮ７のしきい値電圧）よ
り高い電位であればよい。
【００３７】図４は本発明の第２の実施例のセンスアン
プアレイの要部回路図であり、以下、図４を参照し第２
の実施例を説明する。図１と同一部分又は相当部分には
同一符号を符して説明を省略する。
プアレイの要部回路図であり、以下、図４を参照し第２
の実施例を説明する。図１と同一部分又は相当部分には
同一符号を符して説明を省略する。
【００３８】第１の実施例では、各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ５のソースとトラン
ジスタＭＮ７のソースとがデータ転送活性化線ＤＴＥＡ
を介してデータ転送活性化端子ＤＴＥＴに接続されてい
た。これに対して第２の実施例では、各センスアンプＳ
Ａ０，〜，ＳＡｉのトランジスタＭＮ５のソースとトラ
ンジスタＭＮ７のソースとがセンスラッチ端子ＳＬＮＴ
に接続される。これにより発生回路ＤＴＥＧをなくし
た。
０，〜，ＳＡｉのトランジスタＭＮ５のソースとトラン
ジスタＭＮ７のソースとがデータ転送活性化線ＤＴＥＡ
を介してデータ転送活性化端子ＤＴＥＴに接続されてい
た。これに対して第２の実施例では、各センスアンプＳ
Ａ０，〜，ＳＡｉのトランジスタＭＮ５のソースとトラ
ンジスタＭＮ７のソースとがセンスラッチ端子ＳＬＮＴ
に接続される。これにより発生回路ＤＴＥＧをなくし
た。
【００３９】ここで第２の実施例の読みだし動作につい
て説明する。選択されるアレイでは、第１の実施例のデ
ータ転送活性化端子ＤＴＥＴと同様にセンスラッチ端子
ＳＬＮＴの電位が引き下がる。よって出力回路は第１の
実施例における場合と同様に動作する。また非選択のア
レイでは、センスラッチ端子ＳＬＮＴの電位が電位１／
２ＶＣＣに設定される。よって各センスアンプＳＡ０，
〜，ＳＡｊのトランジスタＭＮ５，ＭＮ７のソースの電
位が電位１／２ＶＣＣに設定され、各ビット線ＢＬ０，
〜，ＢＬｊ，バーＢＬｊ，〜バーＢＬｉが電位１／２Ｖ
ＣＣに設定されるので、これにより各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ５，Ｍｎ７がオフし
ている。よって列アドレス線ＣＬｊが選択されても、セ
ンスアンプＳＡｊのトランジスタＭＮ５を通して電流が
流れない。またトランジスタＭＮ７を通して電流が流れ
ない。第２の実施例では、各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ５のソースとトランジスタＭ
Ｎ７のソースがセンスラッチ端子ＳＬＮＴに接続される
ので発生回路ＤＴＥＧが不要になる。よって第１の実施
例の効果に加えて論理設計、レイアウト設計が容易にな
る。
て説明する。選択されるアレイでは、第１の実施例のデ
ータ転送活性化端子ＤＴＥＴと同様にセンスラッチ端子
ＳＬＮＴの電位が引き下がる。よって出力回路は第１の
実施例における場合と同様に動作する。また非選択のア
レイでは、センスラッチ端子ＳＬＮＴの電位が電位１／
２ＶＣＣに設定される。よって各センスアンプＳＡ０，
〜，ＳＡｊのトランジスタＭＮ５，ＭＮ７のソースの電
位が電位１／２ＶＣＣに設定され、各ビット線ＢＬ０，
〜，ＢＬｊ，バーＢＬｊ，〜バーＢＬｉが電位１／２Ｖ
ＣＣに設定されるので、これにより各センスアンプＳＡ
０，〜，ＳＡｉのトランジスタＭＮ５，Ｍｎ７がオフし
ている。よって列アドレス線ＣＬｊが選択されても、セ
ンスアンプＳＡｊのトランジスタＭＮ５を通して電流が
流れない。またトランジスタＭＮ７を通して電流が流れ
ない。第２の実施例では、各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ５のソースとトランジスタＭ
Ｎ７のソースがセンスラッチ端子ＳＬＮＴに接続される
ので発生回路ＤＴＥＧが不要になる。よって第１の実施
例の効果に加えて論理設計、レイアウト設計が容易にな
る。
【００４０】図５は本発明の第３の実施例のセンスアン
プアレイの要部回路図であり、以下、図５を参照し第３
の実施例を説明する。図１と同一部分又は相当部分には
同一符号を符して説明を省略する。
プアレイの要部回路図であり、以下、図５を参照し第３
の実施例を説明する。図１と同一部分又は相当部分には
同一符号を符して説明を省略する。
【００４１】第３の実施例では、発生回路ＤＴＥＧがな
くなり、インバータＩＮＶ０、ＮＭＯＳトランスタＭＮ
９，ＭＮ１０がセンスアンプアレイＳＡＲの複数箇所に
設けられている。ここでインバータＩＮＶ０、ＮＭＯＳ
トランジスタＭＮ９，ＭＮ１０の配置，接続を詳しく説
明する。
くなり、インバータＩＮＶ０、ＮＭＯＳトランスタＭＮ
９，ＭＮ１０がセンスアンプアレイＳＡＲの複数箇所に
設けられている。ここでインバータＩＮＶ０、ＮＭＯＳ
トランジスタＭＮ９，ＭＮ１０の配置，接続を詳しく説
明する。
【００４２】適当数のセンスアンプで構成された各セン
スアンプ群に対応して、各センスアンプ群のＮＭＯＳト
ランジスタＭＮ５，ＭＮ７のソースが接続されているデ
ータ転送活性化線ＤＴＥＡの接続点付近にインバータＩ
ＮＶ０が配置される。このインバータＩＮＶ０の出力
は、その接続点付近のデータ転送活性化線ＤＴＥＡに接
続され、入力はＮチャネルセンスラッチ活性化端子ＳＮ
Ｔに接続される。
スアンプ群に対応して、各センスアンプ群のＮＭＯＳト
ランジスタＭＮ５，ＭＮ７のソースが接続されているデ
ータ転送活性化線ＤＴＥＡの接続点付近にインバータＩ
ＮＶ０が配置される。このインバータＩＮＶ０の出力
は、その接続点付近のデータ転送活性化線ＤＴＥＡに接
続され、入力はＮチャネルセンスラッチ活性化端子ＳＮ
Ｔに接続される。
【００４３】また適当数のセンスアンプで構成された各
センスアンプ群に対応して、各センスアンプ群のＮＭＯ
ＳトランジスタＭＮ６のドレインが接続されているデー
タ線バーＳＤＢの接続点付近に、ＮＭＯＳトランジスタ
ＭＮ１０が配置され、その接続点付近のデータ線バーＳ
ＤＢに接続される。また適当数のセンスアンプで構成さ
れた各センスアンプ群に対応して、各センスアンプ群の
ＮＭＯＳトランジスタＭＮ８のドレインが接続されてい
るデータ線ＳＤＢの接続点付近に、ＮＭＯＳトランジス
タＭＮ９が配置され、その接続点付近のデータ線ＳＤＢ
に接続される。
センスアンプ群に対応して、各センスアンプ群のＮＭＯ
ＳトランジスタＭＮ６のドレインが接続されているデー
タ線バーＳＤＢの接続点付近に、ＮＭＯＳトランジスタ
ＭＮ１０が配置され、その接続点付近のデータ線バーＳ
ＤＢに接続される。また適当数のセンスアンプで構成さ
れた各センスアンプ群に対応して、各センスアンプ群の
ＮＭＯＳトランジスタＭＮ８のドレインが接続されてい
るデータ線ＳＤＢの接続点付近に、ＮＭＯＳトランジス
タＭＮ９が配置され、その接続点付近のデータ線ＳＤＢ
に接続される。
【００４４】第３の実施例では、データ転送活性化線Ｄ
ＴＥＡに、インバータＩＮＶ０を介してＮチャネルセン
スラッチ活性化信号ＳＮの反転信号が与えられるので、
出力回路は第１の実施例とほぼ同様の出力動作をする。
ＴＥＡに、インバータＩＮＶ０を介してＮチャネルセン
スラッチ活性化信号ＳＮの反転信号が与えられるので、
出力回路は第１の実施例とほぼ同様の出力動作をする。
【００４５】ここで第３の実施例の効果について、第１
の実施例と比較して説明する。第１の実施例の半導体記
憶装置では、センスアンプの数が非常に多く、例えばセ
ンスアンプＳＡ０とセンスアンプＳＡｉの間にも多くの
センスアンプが配置される。
の実施例と比較して説明する。第１の実施例の半導体記
憶装置では、センスアンプの数が非常に多く、例えばセ
ンスアンプＳＡ０とセンスアンプＳＡｉの間にも多くの
センスアンプが配置される。
【００４６】また第１の実施例では、データ線プルアッ
プ用の各ＮＭＭＯＳトランジスタＭＮ９，ＭＮ１０がそ
れぞれ接続されている各データ線ＳＤＢ，バーＳＤＢの
接続点に比較的近いデータ線にセンスアンプＳＡ０が接
続され、各ＮＭＭＯＳトランジスタＭＮ９，ＭＮ１０が
それぞれ接続されている各データ線ＳＤＢ，バーＳＤＢ
の接続点から離れたデータ線にセンスアンプＳＡｉが接
続されている。
プ用の各ＮＭＭＯＳトランジスタＭＮ９，ＭＮ１０がそ
れぞれ接続されている各データ線ＳＤＢ，バーＳＤＢの
接続点に比較的近いデータ線にセンスアンプＳＡ０が接
続され、各ＮＭＭＯＳトランジスタＭＮ９，ＭＮ１０が
それぞれ接続されている各データ線ＳＤＢ，バーＳＤＢ
の接続点から離れたデータ線にセンスアンプＳＡｉが接
続されている。
【００４７】このため、例えばセンスアンプＳＡ０のＮ
ＭＯＳトランジスタＭＮ５，ＭＮ６がオンしてデータ線
バーＳＤＢの電位が引き下がる場合と、センスアンプＳ
ＡｉのトランジスタＭＮ５，ＭＮ６がオンしてデータ線
バーＳＤＢの電位が引き下がる場合とでは、後の場合の
ほうが、電流が流れるデータ線バーＳＤＢの経路が長く
なる。ここでデータ線には配線抵抗があるので、センス
アンプＳＡ０が駆動してデータ線バーＳＤＢの電位が引
き下がる場合に対して、センスアンプＳＡｉが駆動して
データ線バーＳＤＢの電位が引き下がる場合、センスア
ンプＳＡｉが接続されるデータ線バーＳＤＢの接続点付
近の電位が、大きく引き下がってしまうという問題があ
った。
ＭＯＳトランジスタＭＮ５，ＭＮ６がオンしてデータ線
バーＳＤＢの電位が引き下がる場合と、センスアンプＳ
ＡｉのトランジスタＭＮ５，ＭＮ６がオンしてデータ線
バーＳＤＢの電位が引き下がる場合とでは、後の場合の
ほうが、電流が流れるデータ線バーＳＤＢの経路が長く
なる。ここでデータ線には配線抵抗があるので、センス
アンプＳＡ０が駆動してデータ線バーＳＤＢの電位が引
き下がる場合に対して、センスアンプＳＡｉが駆動して
データ線バーＳＤＢの電位が引き下がる場合、センスア
ンプＳＡｉが接続されるデータ線バーＳＤＢの接続点付
近の電位が、大きく引き下がってしまうという問題があ
った。
【００４８】第３の実施例では、メモリセルアレイＳＡ
Ｒの複数箇所にトランジスタＭＮ９，ＭＮ１０を配置す
ることで、データ線の電位を引き下げる際に、電流が流
れるデータ線の経路が、第１の実施例の例えばセンスア
ンプＳＡｉを駆動させてデータ線の電位を引き下げる場
合に比較して短縮されるので、データ線の電位が、大き
く引き下がることがなく、次のデータを読みだす際、高
速に動作させることができる。
Ｒの複数箇所にトランジスタＭＮ９，ＭＮ１０を配置す
ることで、データ線の電位を引き下げる際に、電流が流
れるデータ線の経路が、第１の実施例の例えばセンスア
ンプＳＡｉを駆動させてデータ線の電位を引き下げる場
合に比較して短縮されるので、データ線の電位が、大き
く引き下がることがなく、次のデータを読みだす際、高
速に動作させることができる。
【００４９】また第１の実施例では、データ転送活性化
信号ＤＴＥが与えられるデータ転送活性化端子ＤＴＥＴ
にデータ転送活性化線ＤＴＥＡが接続され、このデータ
転送活性化端子ＤＴＥＴに比較的近いデータ転送活性化
線ＤＴＥＡにセンスアンプＳＡ０が接続され、データ転
送活性化端子ＤＴＥＴから離れたデータ線活性化線ＤＴ
ＥＡにセンスアンプＳＡｉが接続されていた。このた
め、例えば、データ転送活性化端子ＤＴＥＴの比較的近
くに配置されたセンスアンプＳＡ０のトランジスタＭＮ
５，ＭＮ６がオンしてデータ線バーＳＤＢの電位が引き
下がる場合と、データ線活性化端子ＤＴＥＴから離れて
配置されたセンスアンプＳＡｉのトランジスタＭＮ５，
ＭＮ６がオンしてデータ線バーＳＤＢの電位が引き下が
る場合とでは、後の場合の方が、電流が流れるデータ転
送活性化線ＤＴＥＡの経路が長くなる。ここでデータ転
送活性化線には配線抵抗があるので、センスアンプＳＡ
ｉが駆動してデータ線バーＳＤＢが引き下がる場合、セ
ンスアンプＳＡｉのトランジスタＭＮ５のソースの電位
が高くなってしまい、このためトランジスタＭＮ５がオ
ンしずらくなり、データ線バーＳＤＢが引き下がる動作
が遅かった。
信号ＤＴＥが与えられるデータ転送活性化端子ＤＴＥＴ
にデータ転送活性化線ＤＴＥＡが接続され、このデータ
転送活性化端子ＤＴＥＴに比較的近いデータ転送活性化
線ＤＴＥＡにセンスアンプＳＡ０が接続され、データ転
送活性化端子ＤＴＥＴから離れたデータ線活性化線ＤＴ
ＥＡにセンスアンプＳＡｉが接続されていた。このた
め、例えば、データ転送活性化端子ＤＴＥＴの比較的近
くに配置されたセンスアンプＳＡ０のトランジスタＭＮ
５，ＭＮ６がオンしてデータ線バーＳＤＢの電位が引き
下がる場合と、データ線活性化端子ＤＴＥＴから離れて
配置されたセンスアンプＳＡｉのトランジスタＭＮ５，
ＭＮ６がオンしてデータ線バーＳＤＢの電位が引き下が
る場合とでは、後の場合の方が、電流が流れるデータ転
送活性化線ＤＴＥＡの経路が長くなる。ここでデータ転
送活性化線には配線抵抗があるので、センスアンプＳＡ
ｉが駆動してデータ線バーＳＤＢが引き下がる場合、セ
ンスアンプＳＡｉのトランジスタＭＮ５のソースの電位
が高くなってしまい、このためトランジスタＭＮ５がオ
ンしずらくなり、データ線バーＳＤＢが引き下がる動作
が遅かった。
【００５０】第３の実施例では、適当数のセンスアンプ
郡に対応してインバータがセンスアンプアレイの複数箇
所に配置されるので、データ線ＳＤＢ或いはデータ線バ
ーＳＤＢの電位が引き下がる際に、電流が流れるデータ
転送活性化線ＤＴＥＡの経路が短くなる。よってＮＭＯ
ＳトランジスタＭＮ５やＮＭＯＳトランジスタＭＮ７の
ソースの電位が、ＮＭＯＳトランジスタＭＮ５やＮＭＯ
ＳトランジスタＭＮ７をオンさせるに十分、低くなるの
で、高速にデータ線の電位が引き下がる。また各出力回
路のトランジスタＭＮ５のソースとトランジスタＭＮ７
のソースとが接続されたデータ転送活性化線ＤＴＥＡ
と、Ｎチャネルセンスラッチ活性化端子ＳＮＴとの間に
インバータＩＮＶ０が接続されるので、発生回路ＤＴＥ
Ｇが不要になる。よって論理設計、レイアウト設計が容
易になる。
郡に対応してインバータがセンスアンプアレイの複数箇
所に配置されるので、データ線ＳＤＢ或いはデータ線バ
ーＳＤＢの電位が引き下がる際に、電流が流れるデータ
転送活性化線ＤＴＥＡの経路が短くなる。よってＮＭＯ
ＳトランジスタＭＮ５やＮＭＯＳトランジスタＭＮ７の
ソースの電位が、ＮＭＯＳトランジスタＭＮ５やＮＭＯ
ＳトランジスタＭＮ７をオンさせるに十分、低くなるの
で、高速にデータ線の電位が引き下がる。また各出力回
路のトランジスタＭＮ５のソースとトランジスタＭＮ７
のソースとが接続されたデータ転送活性化線ＤＴＥＡ
と、Ｎチャネルセンスラッチ活性化端子ＳＮＴとの間に
インバータＩＮＶ０が接続されるので、発生回路ＤＴＥ
Ｇが不要になる。よって論理設計、レイアウト設計が容
易になる。
【００５１】図６は本発明の第４の実施例のセンスアン
プの要部回路図であり、以下、図６を参照し第４の実施
例を説明する。図１と同一部分又は相当部分には同一符
号を符して説明を省略する。
プの要部回路図であり、以下、図６を参照し第４の実施
例を説明する。図１と同一部分又は相当部分には同一符
号を符して説明を省略する。
【００５２】図６では、データ線プルダウン用のトラン
ジスタＭＮ１４のドレインがデータ線ＳＤＢに接続さ
れ、トランジスタＭＮ１４のソースに接地電位ＶＳＳが
与えられ、トランジスタＭＮ１４のゲートにデータ転送
活性化信号ＤＴＥが与えられる。データ線プルダウン用
のトランジスタＭＮ１５のドレインがデータ線バーＳＤ
Ｂに接続され、トランジスタＭＮ１５のソースに接地電
位ＶＳＳが与えられ、トランジスタＭＮ１５のゲートに
データ転送活性化信号ＤＴＥが与えられる。また第１の
実施例ではトランジスタＭＮ９とＭＮ１０のそれぞれの
ゲートは電源電位ＶＣＣが与えられていた。一方、第４
の実施例ではトランジスタＭＮ９とトランジスタＭＮ１
０のそれぞれのゲートがインバータＩＮＶ０の出力端に
接続される。またインバータＩＮＶ０の入力端は、発生
回路ＤＴＥＧに接続され、データ転送活性化信号ＤＴＥ
Ｔが与えられる。また各センスアンプＳＡ０〜ＳＡｉの
トランジスタＭＮ５，ＭＮ７のソースが接続されたデー
タ転送活性化線ＤＴＥＡが接地電位ＶＳＳに設定され
る。
ジスタＭＮ１４のドレインがデータ線ＳＤＢに接続さ
れ、トランジスタＭＮ１４のソースに接地電位ＶＳＳが
与えられ、トランジスタＭＮ１４のゲートにデータ転送
活性化信号ＤＴＥが与えられる。データ線プルダウン用
のトランジスタＭＮ１５のドレインがデータ線バーＳＤ
Ｂに接続され、トランジスタＭＮ１５のソースに接地電
位ＶＳＳが与えられ、トランジスタＭＮ１５のゲートに
データ転送活性化信号ＤＴＥが与えられる。また第１の
実施例ではトランジスタＭＮ９とＭＮ１０のそれぞれの
ゲートは電源電位ＶＣＣが与えられていた。一方、第４
の実施例ではトランジスタＭＮ９とトランジスタＭＮ１
０のそれぞれのゲートがインバータＩＮＶ０の出力端に
接続される。またインバータＩＮＶ０の入力端は、発生
回路ＤＴＥＧに接続され、データ転送活性化信号ＤＴＥ
Ｔが与えられる。また各センスアンプＳＡ０〜ＳＡｉの
トランジスタＭＮ５，ＭＮ７のソースが接続されたデー
タ転送活性化線ＤＴＥＡが接地電位ＶＳＳに設定され
る。
【００５３】次に図９に示すタイミング図を参照して、
本発明の第４の実施例のセンスアンプアレイの読みだし
動作を説明する。
本発明の第４の実施例のセンスアンプアレイの読みだし
動作を説明する。
【００５４】まず読みだし動作に先立ち、各列アドレス
線ＣＬ０，〜，ＣＬｉの電位は接地電位ＶＳＳに設定さ
れる。センスラッチ回路イコライズ信号ＥＱの電位は電
源電位ＶＣＣで、センスラッチ回路イコライズ端子ＥＱ
Ｔの電位は電源電位ＶＣＣに設定される。Ｐチャネルセ
ンスラッチ活性化信号ＳＰの電位は電源電位ＶＣＣで、
Ｐチャネルセンスラッチ活性化端子ＳＰＴの電位は電源
電位ＶＣＣに設定される。Ｎチャネルセンスラッチ活性
化信号ＳＮの電位は接地電位ＶＳＳで、Ｎチャネルセン
スラッチ活性化端子ＳＮＴの電位は接地電位ＶＳＳに設
定される。各センスラッチ端子ＳＬＰＴ，ＳＬＮＴの電
位は各ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン
していることにより１／２ＶＣＣの電位に設定される。
各ビット線ＢＬ０〜ＢＬｉの電位は各センスアンプＳＡ
０〜ＳＡｉのトランジスタＭＮ４がオンしていることに
より１／２ＶＣＣの電位に設定される。各ビット線バー
ＢＬ０〜バーＢＬｉの電位は各センスアンプＳＡ０〜Ｓ
ＡｊのトランジスタＭＮ３がオンしていることにより１
／２ＶＣＣの電位に設定される。データ転送活性化信号
ＤＴＥの電位は電源電位ＶＣＣに設定される。これによ
りデータ線ＳＤＢ及びデータ線バーＳＤＢの電位は接地
電位ＶＳＳに設定される。この状態をイコライズ状態と
いう。
線ＣＬ０，〜，ＣＬｉの電位は接地電位ＶＳＳに設定さ
れる。センスラッチ回路イコライズ信号ＥＱの電位は電
源電位ＶＣＣで、センスラッチ回路イコライズ端子ＥＱ
Ｔの電位は電源電位ＶＣＣに設定される。Ｐチャネルセ
ンスラッチ活性化信号ＳＰの電位は電源電位ＶＣＣで、
Ｐチャネルセンスラッチ活性化端子ＳＰＴの電位は電源
電位ＶＣＣに設定される。Ｎチャネルセンスラッチ活性
化信号ＳＮの電位は接地電位ＶＳＳで、Ｎチャネルセン
スラッチ活性化端子ＳＮＴの電位は接地電位ＶＳＳに設
定される。各センスラッチ端子ＳＬＰＴ，ＳＬＮＴの電
位は各ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン
していることにより１／２ＶＣＣの電位に設定される。
各ビット線ＢＬ０〜ＢＬｉの電位は各センスアンプＳＡ
０〜ＳＡｉのトランジスタＭＮ４がオンしていることに
より１／２ＶＣＣの電位に設定される。各ビット線バー
ＢＬ０〜バーＢＬｉの電位は各センスアンプＳＡ０〜Ｓ
ＡｊのトランジスタＭＮ３がオンしていることにより１
／２ＶＣＣの電位に設定される。データ転送活性化信号
ＤＴＥの電位は電源電位ＶＣＣに設定される。これによ
りデータ線ＳＤＢ及びデータ線バーＳＤＢの電位は接地
電位ＶＳＳに設定される。この状態をイコライズ状態と
いう。
【００５５】次に、アレイＡＲｍのメモリセルＭＣｊ１
に蓄えられた”１”のデータを読みだす場合の回路動作
を例にとって説明する。
に蓄えられた”１”のデータを読みだす場合の回路動作
を例にとって説明する。
【００５６】以下、選択されるアレイＡＲｍについて説
明する。まず、デコーダ回路Ｄ２によって、アレイ選択
信号線ＡＳｍが選択されると、アレイＡＲｍのセンスラ
ッチ回路イコライズ信号ＥＱの電位が接地電位ＶＳＳに
遷移し、デコーダ回路Ｄ３により選択された行アドレス
線ＷＬ１の電位が電源電位ＶＣＣよりＮＭＯＳトランジ
スタのしきい値電圧Ｖｔだけ高い電位に遷移する。また
データ転送活性化信号ＤＴＥの電位がＶＳＳに遷移する
ことにより、データ線プルダウン用のＮＭＯＳトランジ
スタＭＮ１４，ＭＮ１５がオフし、データ線プルアップ
用のトランジスタＭＮ９，ＭＮ１０がオンし、データ線
ＳＤＢ，バーＳＤＢの電位がＶＣＣよりＮＭＯＳトラン
ジスタのしきい値電圧Ｖｔだけ低い電位に遷移する。ま
た行アドレス線ＷＬ１の電位が遷移することにより、行
アドレス線ＷＬ１の接続するメモリセルＭＣ０１，〜，
ＭＣｊ１，〜，ＭＣｉ１のデータがビット線バーＢＬ
０，〜，バーＢＬｊ，〜，バーＢＬｉに与えられる。こ
れにより各ビット線対（ＢＬ０，バーＢＬ０），〜，
（ＢＬｊ，バーＢＬｊ），〜，（ＢＬｉ，バーＢＬｉ）
に微小な電位差が生じる。つぎにＰチャネルセンスラッ
チ活性化信号ＳＰの電位が接地電位ＶＳＳに、Ｎチャネ
ルセンスラッチ活性化信号ＳＮの電位がＶＣＣの電位に
遷移する。これによりＰＭＯＳトランジスタＭＰ３がオ
ンして、センスラッチ端子ＳＬＰＴの電位が電源電位Ｖ
ＣＣに遷移し、またＮＭＯＳトランジスタＭＮ１３がオ
ンすることによって、センスラッチ端子ＳＬＮＴの電位
が接地電位ＶＳＳに遷移する。センスラッチ端子ＳＬＰ
Ｔ，ＳＬＮＴの電位が遷移することにより、各センスア
ンプＳＡ０，〜ＳＡｊ，〜，ＳＡｉの各センスラッチ回
路が駆動し、各ビット線対（ＢＬ０，バーＢＬ０），
〜，（ＢＬｊ，バーＢＬｊ），〜（ＢＬｉ，バーＢＬ
ｉ）の電位差が増幅される。
明する。まず、デコーダ回路Ｄ２によって、アレイ選択
信号線ＡＳｍが選択されると、アレイＡＲｍのセンスラ
ッチ回路イコライズ信号ＥＱの電位が接地電位ＶＳＳに
遷移し、デコーダ回路Ｄ３により選択された行アドレス
線ＷＬ１の電位が電源電位ＶＣＣよりＮＭＯＳトランジ
スタのしきい値電圧Ｖｔだけ高い電位に遷移する。また
データ転送活性化信号ＤＴＥの電位がＶＳＳに遷移する
ことにより、データ線プルダウン用のＮＭＯＳトランジ
スタＭＮ１４，ＭＮ１５がオフし、データ線プルアップ
用のトランジスタＭＮ９，ＭＮ１０がオンし、データ線
ＳＤＢ，バーＳＤＢの電位がＶＣＣよりＮＭＯＳトラン
ジスタのしきい値電圧Ｖｔだけ低い電位に遷移する。ま
た行アドレス線ＷＬ１の電位が遷移することにより、行
アドレス線ＷＬ１の接続するメモリセルＭＣ０１，〜，
ＭＣｊ１，〜，ＭＣｉ１のデータがビット線バーＢＬ
０，〜，バーＢＬｊ，〜，バーＢＬｉに与えられる。こ
れにより各ビット線対（ＢＬ０，バーＢＬ０），〜，
（ＢＬｊ，バーＢＬｊ），〜，（ＢＬｉ，バーＢＬｉ）
に微小な電位差が生じる。つぎにＰチャネルセンスラッ
チ活性化信号ＳＰの電位が接地電位ＶＳＳに、Ｎチャネ
ルセンスラッチ活性化信号ＳＮの電位がＶＣＣの電位に
遷移する。これによりＰＭＯＳトランジスタＭＰ３がオ
ンして、センスラッチ端子ＳＬＰＴの電位が電源電位Ｖ
ＣＣに遷移し、またＮＭＯＳトランジスタＭＮ１３がオ
ンすることによって、センスラッチ端子ＳＬＮＴの電位
が接地電位ＶＳＳに遷移する。センスラッチ端子ＳＬＰ
Ｔ，ＳＬＮＴの電位が遷移することにより、各センスア
ンプＳＡ０，〜ＳＡｊ，〜，ＳＡｉの各センスラッチ回
路が駆動し、各ビット線対（ＢＬ０，バーＢＬ０），
〜，（ＢＬｊ，バーＢＬｊ），〜（ＢＬｉ，バーＢＬ
ｉ）の電位差が増幅される。
【００５７】これにより”１”のデータが与えられたビ
ット線バーＢＬｊの電位が電源電位ＶＣＣとなりビット
線ＢＬｊの電位が接地電位ＶＳＳとなる。次にデコーダ
Ｄ１により列アドレス線ＣＬｊが選択されると選択され
た列アドレス線ＣＬｊの電位が電源電位ＶＣＣに遷移す
る。ビット線バーＢＬｊと列アドレス線ＣＬｊの電位が
電源電位ＶＣＣに遷移することでセンスアンプＳＡｊの
ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオンし、データ
線バーＳＤＢの電位が接地電位ＶＳＳ方向に引き下が
る。他方、ビット線ＢＬｊの電位は接地電位ＶＳＳに遷
移しているのでトランジスタＭＮ７がオフされ、データ
線ＳＤＢの電位は変化しない。これによりメモリセルＭ
Ｃｊ１のデータに対応するデータがデータ線バーＳＤＢ
に与えられる。
ット線バーＢＬｊの電位が電源電位ＶＣＣとなりビット
線ＢＬｊの電位が接地電位ＶＳＳとなる。次にデコーダ
Ｄ１により列アドレス線ＣＬｊが選択されると選択され
た列アドレス線ＣＬｊの電位が電源電位ＶＣＣに遷移す
る。ビット線バーＢＬｊと列アドレス線ＣＬｊの電位が
電源電位ＶＣＣに遷移することでセンスアンプＳＡｊの
ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオンし、データ
線バーＳＤＢの電位が接地電位ＶＳＳ方向に引き下が
る。他方、ビット線ＢＬｊの電位は接地電位ＶＳＳに遷
移しているのでトランジスタＭＮ７がオフされ、データ
線ＳＤＢの電位は変化しない。これによりメモリセルＭ
Ｃｊ１のデータに対応するデータがデータ線バーＳＤＢ
に与えられる。
【００５８】一方アレイ選択信号線により選択されない
アレイでは、センスラッチ回路イコライズ信号ＥＱの電
位がＶＣＣレベルに設定される。Ｐチャネルセンスラッ
チ活性化信号ＳＰの電位は電源電位ＶＣＣに設定され
る。Ｎチャネルセンスラッチ活性化信号ＳＮの電位は接
地電位ＶＳＳに設定される。各センスラッチ端子ＳＬＰ
Ｔ，ＳＬＮＴの電位は各トランジスタＭＮ１１，ＭＮ１
２がオンしていることにより電位１／２ＶＣＣに設定さ
れる。各ビット線ＢＬ０，〜，ＢＬｉの電位は、各セン
スアンプＳＡ０，〜，ＳＡｉの各トランジスタＭＮ４が
オンしていることにより１／２ＶＣＣの電位に設定され
る。各ビット線バーＢＬ０，〜，バーＢＬｉの電位は各
センスアンプＳＡ０，〜，ＳＡｉの各トランジスタＭＮ
３がオンしていることにより電位１／２ＶＣＣに設定さ
れる。データ転送活性化信号ＤＴＥの電位は電源電位Ｖ
ＣＣに設定される。データ線ＳＤＢの電位は接地電位Ｖ
ＳＳ電位に設定される。データ線バーＳＤＢの電位は接
地電位ＶＳＳに設定される。各ワード線ＷＬ０〜ＷＬｉ
の電位は接地電位ＶＳＳに設定される。データ転送活性
化線ＤＴＥＡの電位は接地電位に設定される。
アレイでは、センスラッチ回路イコライズ信号ＥＱの電
位がＶＣＣレベルに設定される。Ｐチャネルセンスラッ
チ活性化信号ＳＰの電位は電源電位ＶＣＣに設定され
る。Ｎチャネルセンスラッチ活性化信号ＳＮの電位は接
地電位ＶＳＳに設定される。各センスラッチ端子ＳＬＰ
Ｔ，ＳＬＮＴの電位は各トランジスタＭＮ１１，ＭＮ１
２がオンしていることにより電位１／２ＶＣＣに設定さ
れる。各ビット線ＢＬ０，〜，ＢＬｉの電位は、各セン
スアンプＳＡ０，〜，ＳＡｉの各トランジスタＭＮ４が
オンしていることにより１／２ＶＣＣの電位に設定され
る。各ビット線バーＢＬ０，〜，バーＢＬｉの電位は各
センスアンプＳＡ０，〜，ＳＡｉの各トランジスタＭＮ
３がオンしていることにより電位１／２ＶＣＣに設定さ
れる。データ転送活性化信号ＤＴＥの電位は電源電位Ｖ
ＣＣに設定される。データ線ＳＤＢの電位は接地電位Ｖ
ＳＳ電位に設定される。データ線バーＳＤＢの電位は接
地電位ＶＳＳに設定される。各ワード線ＷＬ０〜ＷＬｉ
の電位は接地電位ＶＳＳに設定される。データ転送活性
化線ＤＴＥＡの電位は接地電位に設定される。
【００５９】この状態で列アドレス線ＣＬｊが選択さ
れ、トランジスタＭＮ６とトランジスタＭＮ８がオンし
ても、データ線ＳＤＢ，バーＳＤＢの電位と、データ転
送活性化線ＤＴＥＡの電位とが両方とも接地電位ＶＳＳ
であるのでＮＭＯＳトランジスタＭＮ５，ＭＮ６間とＮ
ＭＯＳトランジスタＭＮ７，ＭＮ８間を電流が流れな
い。
れ、トランジスタＭＮ６とトランジスタＭＮ８がオンし
ても、データ線ＳＤＢ，バーＳＤＢの電位と、データ転
送活性化線ＤＴＥＡの電位とが両方とも接地電位ＶＳＳ
であるのでＮＭＯＳトランジスタＭＮ５，ＭＮ６間とＮ
ＭＯＳトランジスタＭＮ７，ＭＮ８間を電流が流れな
い。
【００６０】ここで第４の実施例では、第１の実施例に
対して、高速にデータ線にデータが与えられる。以下そ
の理由を説明する。
対して、高速にデータ線にデータが与えられる。以下そ
の理由を説明する。
【００６１】第１の実施例では、データ転送活性化線Ｄ
ＴＥＡが引き下がる際、データ転送活性化信号ＤＴＥの
電位が接地電位ＶＳＳに遷移する時点でビット線ＢＬ
０，〜，バーＢＬｉの電位がほぼ１／２ＶＣＣに設定さ
れている。従ってデータ転送活性化線ＤＴＥＡの電位が
電位１／２ＶＣＣよりＶｔ低くなった時点で、各センス
アンプＳＡ０〜ＳＡｉのトランジスタＭＮ５，ＭＮ７が
オンしデータ転送活性化線ＤＴＥＡに各トランジスタＭ
Ｎ５，ＭＮ７のチャネルとゲート間の容量が付加され
る。
ＴＥＡが引き下がる際、データ転送活性化信号ＤＴＥの
電位が接地電位ＶＳＳに遷移する時点でビット線ＢＬ
０，〜，バーＢＬｉの電位がほぼ１／２ＶＣＣに設定さ
れている。従ってデータ転送活性化線ＤＴＥＡの電位が
電位１／２ＶＣＣよりＶｔ低くなった時点で、各センス
アンプＳＡ０〜ＳＡｉのトランジスタＭＮ５，ＭＮ７が
オンしデータ転送活性化線ＤＴＥＡに各トランジスタＭ
Ｎ５，ＭＮ７のチャネルとゲート間の容量が付加され
る。
【００６２】ここで仮に、各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタ６のゲートが各ビット線バーＢＬ
０，〜，バーＢＬｉにそれぞれ接続され、各センスアン
プＳＡ０，〜，ＳＡｉのトランジスタ８のゲートが各ビ
ット線ＢＬ０，〜，ＢＬｉにそれぞれ接続され、各セン
スアンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ５が各
列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続され、
各センスアンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ
７が各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続
された場合を考える。
ＳＡｉのトランジスタ６のゲートが各ビット線バーＢＬ
０，〜，バーＢＬｉにそれぞれ接続され、各センスアン
プＳＡ０，〜，ＳＡｉのトランジスタ８のゲートが各ビ
ット線ＢＬ０，〜，ＢＬｉにそれぞれ接続され、各セン
スアンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ５が各
列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続され、
各センスアンプＳＡ０，〜，ＳＡｉのトランジスタＭＮ
７が各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞれ接続
された場合を考える。
【００６３】データ線バーＳＤＢの電位が引き下がる際
に、各ビット線対（ＢＬ０，バーＢＬ０），〜，（ＢＬ
ｉ，バーＢＬｉ）の一方のビット線の電位が電源電位Ｖ
ＣＣとなるので、このため各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ６またはトランジスタＭＮ８
のいずれかのトランジスタがオンし、これよりデータ線
バーＳＤＢに容量が付加される。
に、各ビット線対（ＢＬ０，バーＢＬ０），〜，（ＢＬ
ｉ，バーＢＬｉ）の一方のビット線の電位が電源電位Ｖ
ＣＣとなるので、このため各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ６またはトランジスタＭＮ８
のいずれかのトランジスタがオンし、これよりデータ線
バーＳＤＢに容量が付加される。
【００６４】一方、第４の実施例では、各センスアンプ
ＳＡ０，〜，ＳＡｉのトランジスタＭＮ５のソースの電
位とトランジスタＭＮ７のソースの電位とが接地電位Ｖ
ＳＳに固定され、各センスアンプＳＡ０，〜，ＳＡｉの
トランジスタＭＮ６のゲートとトランジスタＭＮ８のゲ
ートとが、各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞ
れ接続される。ここでデータ線ＳＤＢあるいはデータ線
バーＳＤＢの電位が電源電位ＶＣＣよりＶｔ低い電位に
遷移する際、列アドレス線ＣＬ０，〜，ＣＬｉの電位が
接地電位ＶＳＳであるので、各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＮ６，ＭＮ８がオンしない
ので、このときデータ線ＳＤＢ或いはデータ線バーＳＤ
Ｂに容量は付加されない。またデータ線バーＳＤＢの電
位が引き下がる際、列アドレス線ＣＬｊ以外の各列アド
レス線の電位は接地電位ＶＳＳが与えられているため、
センスアンプＳＡｊ以外の各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ６，ＭＮ８がオフしているの
で、これらのトランジスタの容量がデータ線バーＳＤＢ
に付加されない。よってデータ線バーＳＤＢの電位が速
やかに引き下がる。
ＳＡ０，〜，ＳＡｉのトランジスタＭＮ５のソースの電
位とトランジスタＭＮ７のソースの電位とが接地電位Ｖ
ＳＳに固定され、各センスアンプＳＡ０，〜，ＳＡｉの
トランジスタＭＮ６のゲートとトランジスタＭＮ８のゲ
ートとが、各列アドレス線ＣＬ０，〜，ＣＬｉにそれぞ
れ接続される。ここでデータ線ＳＤＢあるいはデータ線
バーＳＤＢの電位が電源電位ＶＣＣよりＶｔ低い電位に
遷移する際、列アドレス線ＣＬ０，〜，ＣＬｉの電位が
接地電位ＶＳＳであるので、各センスアンプＳＡ０，
〜，ＳＡｉのトランジスタＭＮ６，ＭＮ８がオンしない
ので、このときデータ線ＳＤＢ或いはデータ線バーＳＤ
Ｂに容量は付加されない。またデータ線バーＳＤＢの電
位が引き下がる際、列アドレス線ＣＬｊ以外の各列アド
レス線の電位は接地電位ＶＳＳが与えられているため、
センスアンプＳＡｊ以外の各センスアンプＳＡ０，〜，
ＳＡｉのトランジスタＭＮ６，ＭＮ８がオフしているの
で、これらのトランジスタの容量がデータ線バーＳＤＢ
に付加されない。よってデータ線バーＳＤＢの電位が速
やかに引き下がる。
【００６５】図７は本発明の第５の実施例のセンスアン
プアレイの要部回路図であり、以下、図７を参照し第５
の実施例を説明する。図６と同一部分又は相当部分には
同一符号を符して説明を省略する。
プアレイの要部回路図であり、以下、図７を参照し第５
の実施例を説明する。図６と同一部分又は相当部分には
同一符号を符して説明を省略する。
【００６６】第５の実施例では、ビット線プルアップ用
のトランジスタＭＮ９，ＭＮ１０が適当数のセンスアン
プ群に対応してセンスアンプアレイの複数箇所に配置さ
れるのでデータ線ＳＤＢ或いはバーＳＤＢが引き下がる
際に、電流が流れるデータ線線の経路が短くなる。経路
が短くなった分だけ抵抗がなくなり、データ線ＳＤＢ或
いはデータ線バーＳＤＢの電位が必要以上に引き下がら
ないので、第５の実施例の半導体記憶装置は、第４の実
施例の半導体記憶装置の効果に加えて高速に動作できる
という効果がある。
のトランジスタＭＮ９，ＭＮ１０が適当数のセンスアン
プ群に対応してセンスアンプアレイの複数箇所に配置さ
れるのでデータ線ＳＤＢ或いはバーＳＤＢが引き下がる
際に、電流が流れるデータ線線の経路が短くなる。経路
が短くなった分だけ抵抗がなくなり、データ線ＳＤＢ或
いはデータ線バーＳＤＢの電位が必要以上に引き下がら
ないので、第５の実施例の半導体記憶装置は、第４の実
施例の半導体記憶装置の効果に加えて高速に動作できる
という効果がある。
【００６７】第１〜第５の実施例では、センスアンプ制
御回路ＳＡＣが、センスアンプＳＡｉに対してセンスア
ンプＳＡ０側に設けられていたが、センスアンプＳＡｉ
側に設けてもよい。
御回路ＳＡＣが、センスアンプＳＡｉに対してセンスア
ンプＳＡ０側に設けられていたが、センスアンプＳＡｉ
側に設けてもよい。
【００６８】第１、第２及び第３の実施例では、各セン
スアンプＳＡ０，〜，ＳＡｉのＮＭＯＳトランジスタＭ
Ｎ６のゲートを各ビット線バーＢＬ０，〜，バーＢＬｉ
にそれぞれ接続し、各センスアンプＳＡ０，〜，ＳＡｉ
のＮＭＯＳトランジスタＭＮ８のゲートを各ビット線Ｂ
Ｌ０，〜，ＢＬｉにそれぞれ接続し、各センスアンプＳ
Ａ０，〜，ＳＡｉのＮＭＯＳトランジスタＭＮ５のゲー
トとＮＭＯＳトランジスタＭＮ７のゲートとを各列アド
レス線ＣＬ０，〜ＣＬｉにそれぞれ接続することも可能
である。
スアンプＳＡ０，〜，ＳＡｉのＮＭＯＳトランジスタＭ
Ｎ６のゲートを各ビット線バーＢＬ０，〜，バーＢＬｉ
にそれぞれ接続し、各センスアンプＳＡ０，〜，ＳＡｉ
のＮＭＯＳトランジスタＭＮ８のゲートを各ビット線Ｂ
Ｌ０，〜，ＢＬｉにそれぞれ接続し、各センスアンプＳ
Ａ０，〜，ＳＡｉのＮＭＯＳトランジスタＭＮ５のゲー
トとＮＭＯＳトランジスタＭＮ７のゲートとを各列アド
レス線ＣＬ０，〜ＣＬｉにそれぞれ接続することも可能
である。
【００６９】第２の実施例では、各センスアンプＳＡ
０，〜，ＳＡｉのＮＭＯＳトランジスタＭＮ５のソース
とＮＭＯＳトランジスタＭＮ７のソースとがセンスラッ
チ端子ＳＬＮＴに接続されていたが、Ｐチャネルセンス
ラッチ活性化端子ＳＰＴ或いはセンスラッチ回路イコラ
イズ端子ＥＱＴに接続することも可能である。
０，〜，ＳＡｉのＮＭＯＳトランジスタＭＮ５のソース
とＮＭＯＳトランジスタＭＮ７のソースとがセンスラッ
チ端子ＳＬＮＴに接続されていたが、Ｐチャネルセンス
ラッチ活性化端子ＳＰＴ或いはセンスラッチ回路イコラ
イズ端子ＥＱＴに接続することも可能である。
【００７０】第４及び第５の実施例では、ＮＭＯＳトラ
ンジスタＭＮ９のドレインに電源電位ＶＣＣが与えら
れ、ゲートがインバータＩＮＶ０の出力に接続され、ソ
ースがデータ線ＳＤＢに接続されていた。ＮＭＯＳトラ
ンジスタＭＮ１０のドレインに電源電位ＶＣＣが与えら
れ、ゲートがインバータＩＮＶ０の出力に接続され、ソ
ースがデータ線バーＳＤＢに接続されていた。このトラ
ンジスタＭＮ９のゲートとトランジスタＭＮ１０のゲー
トとを電源電位ＶＣＣに接続し、トランジスタＭＮ９の
ソースとトランジスタＭＮ１０のドレインとをＮチャネ
ルセンスラッチ活性化端子ＳＮＴに接続することも可能
である。
ンジスタＭＮ９のドレインに電源電位ＶＣＣが与えら
れ、ゲートがインバータＩＮＶ０の出力に接続され、ソ
ースがデータ線ＳＤＢに接続されていた。ＮＭＯＳトラ
ンジスタＭＮ１０のドレインに電源電位ＶＣＣが与えら
れ、ゲートがインバータＩＮＶ０の出力に接続され、ソ
ースがデータ線バーＳＤＢに接続されていた。このトラ
ンジスタＭＮ９のゲートとトランジスタＭＮ１０のゲー
トとを電源電位ＶＣＣに接続し、トランジスタＭＮ９の
ソースとトランジスタＭＮ１０のドレインとをＮチャネ
ルセンスラッチ活性化端子ＳＮＴに接続することも可能
である。
【００７１】第５の実施例では、インバータの入力をセ
ンスラッチ回路イコライズ端子ＥＱＴに接続していた
が、Ｐチャネルセンスラッチ活性化端子ＳＰＴに接続す
ることも可能である。
ンスラッチ回路イコライズ端子ＥＱＴに接続していた
が、Ｐチャネルセンスラッチ活性化端子ＳＰＴに接続す
ることも可能である。
【００７２】
【発明の効果】本発明の半導体記憶装置では、選択され
たアレイにおいて、端子の電位が第２の電位に設定さ
れ、出力回路が第１の状態に設定されることにより、列
アドレス信号に応答して、ビット線に生じた電位（ビッ
ト線に与えられたメモリセルのデータ）に対応する電位
がデータ線に与えられる。一方、非選択のアレイにおい
て、端子の電位がデータ線に与えられた電位と同電位に
設定されるか、或いは端子の電位が第１の電位に設定さ
れることにより、出力回路が第２の状態に設定されるの
で、列アドレス信号が入力してもデータ線と端子の間を
電流が流れない。よって消費電力が低減される。
たアレイにおいて、端子の電位が第２の電位に設定さ
れ、出力回路が第１の状態に設定されることにより、列
アドレス信号に応答して、ビット線に生じた電位（ビッ
ト線に与えられたメモリセルのデータ）に対応する電位
がデータ線に与えられる。一方、非選択のアレイにおい
て、端子の電位がデータ線に与えられた電位と同電位に
設定されるか、或いは端子の電位が第１の電位に設定さ
れることにより、出力回路が第２の状態に設定されるの
で、列アドレス信号が入力してもデータ線と端子の間を
電流が流れない。よって消費電力が低減される。
【図１】本発明の第１の実施例のセンスアンプアレイの
要部回路図。
要部回路図。
【図2】本発明の半導体記憶装置の概略構成図。
【図３】アレイＡＲｍの概略構成図。
【図４】本発明の第２の実施例のセンスアンプアレイの
要部回路図。
要部回路図。
【図５】本発明の第３の実施例のセンスアンプアレイの
要部回路図。
要部回路図。
【図６】本発明の第４の実施例のセンスアンプアレイの
要部回路図。
要部回路図。
【図７】本発明の第５の実施例のセンスアンプアレイの
要部回路図。
要部回路図。
【図８】本発明の第１の実施例のセンスアンプアレイの
タイミング図。
タイミング図。
【図９】本発明の第４の実施例のセンスアンプアレイの
タイミング図。
タイミング図。
ＡＲ０，〜，ＡＲｍ アレイ Ｄ１，Ｄ２，Ｄ３ デコーダ ＣＬ０，〜，ＣＬｉ 列アドレス線 ＡＳ０，〜，ＡＳｍ アレイ選択信
号線 ＤＢ，ＳＤＢ，バーＳＤＢ データ線 ＢＬ０，〜，バーＢＬｉ ビット線 ＭＡＲ メモリセルア
レイ ＷＬ０，〜，ＷＬｍ ワード線 ＳＡＲ センスアン
プアレイ ＳＷ スイッチ回路 ＭＣ００，〜，ＭＣｉｍ メモリセル ＳＡ０，〜ＳＡｊ，〜ＳＡｉ センスアンプ ＳＡＣ センスアンプ
制御回路 ＭＮ１，〜，ＭＮ１５ ＮＭＯＳトラ
ンジスタ ＭＰ１，ＭＰ２，ＭＰ３ ＰＭＯＳトラ
ンジスタ ＳＬＰＴ，ＳＬＮＴ センスラッチ
端子 ＳＰＴ Ｐチャネルセ
ンスラッチ活性化端子 ＳＰ Ｐチャネルセ
ンスラッチ活性化信号 ＳＮＴ Ｎチャネルセ
ンスラッチ活性化端子 ＳＮ Ｎチャネルセ
ンスラッチ活性化信号 ＥＱＴ センスラッチ
回路イコライズ端子 ＥＱ センスラッチ
回路イコライズ信号 ＤＴＥＴ データ転送活
性化端子 ＤＴＥＡ データ転送活
性化線 ＤＴＥ データ転送活
性化信号 ＳＰＧ，ＥＱＧ，ＳＮＧ，ＤＴＥＧ 発生回路 ＩＮＶ０ インバータ
号線 ＤＢ，ＳＤＢ，バーＳＤＢ データ線 ＢＬ０，〜，バーＢＬｉ ビット線 ＭＡＲ メモリセルア
レイ ＷＬ０，〜，ＷＬｍ ワード線 ＳＡＲ センスアン
プアレイ ＳＷ スイッチ回路 ＭＣ００，〜，ＭＣｉｍ メモリセル ＳＡ０，〜ＳＡｊ，〜ＳＡｉ センスアンプ ＳＡＣ センスアンプ
制御回路 ＭＮ１，〜，ＭＮ１５ ＮＭＯＳトラ
ンジスタ ＭＰ１，ＭＰ２，ＭＰ３ ＰＭＯＳトラ
ンジスタ ＳＬＰＴ，ＳＬＮＴ センスラッチ
端子 ＳＰＴ Ｐチャネルセ
ンスラッチ活性化端子 ＳＰ Ｐチャネルセ
ンスラッチ活性化信号 ＳＮＴ Ｎチャネルセ
ンスラッチ活性化端子 ＳＮ Ｎチャネルセ
ンスラッチ活性化信号 ＥＱＴ センスラッチ
回路イコライズ端子 ＥＱ センスラッチ
回路イコライズ信号 ＤＴＥＴ データ転送活
性化端子 ＤＴＥＡ データ転送活
性化線 ＤＴＥ データ転送活
性化信号 ＳＰＧ，ＥＱＧ，ＳＮＧ，ＤＴＥＧ 発生回路 ＩＮＶ０ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 三平 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内
Claims (1)
- 【請求項１】 ワード線と、 前記ワード線に接続されたメモリセルと、 前記ワード線が選択された時、前記メモリセルに格納さ
れたデータが読み出されるビット線対と、 データ線対と、 接地電位である第１の電位が与えられたデータ転送活性
化ノードと、 前記データ線対の一方に接続された一方の電極と、他方
の電極と、カラムアドレス信号を受信する制御電極とを
有する第１のトランジスタと、 前記データ転送活性化ノードに接続された一方の電極
と、前記第１のトランジスタの他方の電極に接続された
他方の電極と、前記ビット線対の一方に接続された制御
電極とを有する第２のトランジスタと、 前記データ線対の他方に接続された一方の電極と、他方
の電極と、前記カラムアドレス信号を受信する制御電極
とを有する第３のトランジスタと、 前記データ転送活性化ノードに接続された一方の電極
と、前記第３のトランジスタの他方の電極に接続された
他方の電極と、前記ビット線対の他方に接続された制御
電極とを有する第４のトランジスタと、 前記第１の電位もしくは、電源電位もしくはその近傍の
電位である第２の電位を前記データ線対に供給するデー
タ線電位設定回路と、 を各々有する複数のメモリアレイと、 前記各メモリアレイの前記第１及び第３のトランジスタ
の制御電極に接続され、前記カラム選択信号が与えられ
るカラムアドレス線と、 前記メモリアレイの１つを選択するデコーダとを有する
半導体記憶装置であって、 前記デコーダによって選択されたメモリアレイにおける
前記データ線電位設定回路は、前記第２の電位を前記デ
ータ線対に供給するよう制御され、前記デコーダによっ
て非選択とされたメモリアレイにおける前記データ線電
位設定回路は、前記第１の電位を前記データ線対に供給
するよう制御されていることを特徴とする半導体記憶装
置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31180694A JP3181479B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
| TW084110472A TW280911B (ja) | 1994-12-15 | 1995-10-05 | |
| US08/542,221 US5699316A (en) | 1994-12-15 | 1995-10-12 | Semiconductor memory device |
| EP95309078A EP0717412B1 (en) | 1994-12-15 | 1995-12-13 | Semiconductor memory device |
| DE69528242T DE69528242T2 (de) | 1994-12-15 | 1995-12-13 | Halbleiterspeicheranordnung |
| KR1019950050113A KR100342595B1 (ko) | 1994-12-15 | 1995-12-14 | 반도체기억장치 |
| US08/833,046 US5818787A (en) | 1994-12-15 | 1997-04-03 | Semiconductor memory device |
| US08/833,045 US5768210A (en) | 1994-12-15 | 1997-04-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31180694A JP3181479B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18021660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31180694A Expired - Lifetime JP3181479B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
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| EP (1) | EP0717412B1 (ja) |
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| KR (1) | KR100342595B1 (ja) |
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| TW (1) | TW280911B (ja) |
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| US7200061B2 (en) | 2002-11-08 | 2007-04-03 | Hitachi, Ltd. | Sense amplifier for semiconductor memory device |
| JP4186768B2 (ja) * | 2003-09-16 | 2008-11-26 | 沖電気工業株式会社 | マルチポート半導体メモリ |
| KR100687866B1 (ko) * | 2004-04-13 | 2007-02-27 | 주식회사 하이닉스반도체 | 메모리장치의 데이터 입출력 장치 |
| US11360704B2 (en) | 2018-12-21 | 2022-06-14 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
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|---|---|---|---|---|
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| JP2550743B2 (ja) * | 1990-03-27 | 1996-11-06 | 日本電気株式会社 | 半導体メモリ回路 |
| US5267197A (en) * | 1990-12-13 | 1993-11-30 | Sgs-Thomson Microelectronics, Inc. | Read/write memory having an improved write driver |
| US5295102A (en) * | 1992-01-31 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved redundant sense amplifier control |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| US5619456A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Synchronous output circuit |
-
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- 1994-12-15 JP JP31180694A patent/JP3181479B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-05 TW TW084110472A patent/TW280911B/zh not_active IP Right Cessation
- 1995-10-12 US US08/542,221 patent/US5699316A/en not_active Expired - Lifetime
- 1995-12-13 EP EP95309078A patent/EP0717412B1/en not_active Expired - Lifetime
- 1995-12-13 DE DE69528242T patent/DE69528242T2/de not_active Expired - Lifetime
- 1995-12-14 KR KR1019950050113A patent/KR100342595B1/ko not_active IP Right Cessation
-
1997
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