KR860003603A - 반도체 메모리 - Google Patents

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KR860003603A
KR860003603A KR1019850006475A KR850006475A KR860003603A KR 860003603 A KR860003603 A KR 860003603A KR 1019850006475 A KR1019850006475 A KR 1019850006475A KR 850006475 A KR850006475 A KR 850006475A KR 860003603 A KR860003603 A KR 860003603A
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KR
South Korea
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data line
signal
semiconductor memory
memory device
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KR1019850006475A
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English (en)
Inventor
묘우지 오가다
Original Assignee
미쓰다 가쓰시게
가부시기 가이샤 히다찌 세이사꾸쇼
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Hardware Redundancy (AREA)

Abstract

내용 없음

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1 실시예를 도시한 내부 구성 블럭도.
제2도는 그의 구체적인 1 실시예를 도시한 컬럼 스위치의 회로도.
제3도는 어드레스 비교호로, 용장 디코더, 불량 비트 어드레스 신호 발생회로 및 선택 타이밍 신호 제어회로의 회로도.

Claims (8)

  1. 반도체 기억장치는, 다수의 메모리 셀이 결합된 제1데이터선과, 각각 대수개의 메모리 셀이 결합된 다수의 제2데이터선과, 다수의 공통데이터 선과, 상기 제1데이터선과, 상기 다수의 공통 데이터선과의 사이에 마련되고, 상기 제1데이터선의 데이터를 상기 다수의 공통 데이터 선중의 임의의 하나에 전송시키는 것을 가능하게 하는 제1스위치회로와, 상기 다수의 제2데이터선과 상기 다수의 공통 데이터선과의 사이에 마련된 제2스위치 회로와, 그리고 상기 공통 데이터 선 중의 하나에 상기 제1데이터선의 데이터가 주어져야할 때에, 상기 제1데이터선의 데이터가 주어지는 상기 공통 데이터선과, 상기 제2데이터선과의 결합을 금지하도록 상기 제1 및 제2스위치회로를 스위치 제어하는 제어 회로로 구성되어 있다.
  2. 특허청구의 범위 제1항 기재의 반도체 기억장치에 있어서, 상기 제1스위치회로는, 상기 제1데이터선과 상기 다수의 공통 데이터선의 각각의 사이에다 각각 마련되고, 또한 각각 상기 제어 회로로 부터 출력되는 제1타이밍 신호에 의해서 스위치 제어되는 다수의 제1절연게이트 전계 효과 트랜지스터로 구성되고, 상기 제2스위치 회로는, 상기 다수의 제2데이터선과 상기 다수의 공통 데이터 선과의 사이에 각각 마련되고, 각각 상기 제어회로로 부터 출력되는 제2타이밍 신호에 의해서 스위치 제어되는 다수의 제2절연 게이트 전계효과 트랜지스터로 구성된다.
  3. 특허청구의 범위 제2항 기재의 반도체 기억장치에 있어서, 상기 제1데이터선에 결합된 메모리 셀과, 상기 다수의 제2데이터 선에 결합된 각 1개의 메모리 셀과는, 1개의 워드선에 의해서 동시에 선택되도록 각각의 선택단자가 그의 워드선에 결합되어 있다.
  4. 특허청구의 범위 제3항 기재의 반도체 기억장치에 있어서, 상기 제1스위치 회로는, 상기 제2데이터선의 다수개를 동시에 상기 다수의 공통 데이터선에 결합시키도록 스위치 제어된다.
  5. 특허청구의 범위 제4항 기재의 반도체 기억장치에 있어서, 상기 제2타이밍 신호는 상기 다수의 공통 데이터선과 1 대 1 대응되는 다수의 타이밍 신호로 되어 있고, 상기 제2타이밍 신호의 각각은, 각각 공통의 선택신호에 의해서 스위치 제어되는 제3절연 게이트 전계 효과 트랜지스터를 거쳐서 상기 제2절연 게이트전계 효과 트랜지스터에 공급되고, 상기 제1,2타이밍 신호는, 상기 다수의 공통 데이터선과 1대 1 대응으로 되는 다수의 타이밍 신호로 되어 있다.
  6. 특허청구의 범위 제5항 기재의 반도체 기억장치에 있어서, 또한, 입력 어드레스 신호와 기억 수단으로 부터 출력되는 어드레스 신호를 비교하는 어드레스 콤페어 회로로 구성되고, 상기 제어 회로는, 상기 어드레스 콤페어 회로의 출력과, 데이터선 위치 지지신호를 받아, 상기 어드레스 큼페어회로로 부터 비교신호가 출력되었을 때에, 상기 제2타이밍 신호중의 상기 데이터선 위치 지시신호에 의해서 지시된 1개의 출력을 금지 하는 것과 함께 상기 제1타이밍 신호의 1개를 발생하도록 구성되어 있다.
  7. 특허청구의 범위 제6항 기재의 반도체 기억장치에 있어서, 상기 각 메모리 셀은, 다이나믹형 메모리 셀로 된다.
  8. 반도체 기억장치는, 동시에 다수 비트의 데이터의 액세스가 가능으로 되어 있는 메모리 어레이와 상기 메모리 어레이에 대응해서 마련된 어드레스 디코더와, 어드레스 비교를 위한 제1신호를 형성하는 제1기억수단과 및 상기 메모리 어레이의 바뀌 끼워져야할 데이터선을 지시하는 데이터선 위치신호를 형성 가능하게 된 제2기억수단으로 구성된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850006475A 1984-10-19 1985-09-05 반도체 메모리 KR860003603A (ko)

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