KR900005454A - 시리얼 입출력 반도체 메모리 - Google Patents

시리얼 입출력 반도체 메모리 Download PDF

Info

Publication number
KR900005454A
KR900005454A KR1019890013370A KR890013370A KR900005454A KR 900005454 A KR900005454 A KR 900005454A KR 1019890013370 A KR1019890013370 A KR 1019890013370A KR 890013370 A KR890013370 A KR 890013370A KR 900005454 A KR900005454 A KR 900005454A
Authority
KR
South Korea
Prior art keywords
data
signal
semiconductor memory
memory cell
memory
Prior art date
Application number
KR1019890013370A
Other languages
English (en)
Other versions
KR920010817B1 (en
Inventor
쓰도무 스기야마
아끼히꼬 와다나베
Original Assignee
야마모드 다꾸마
후지쓰 가부시끼가이샤
나까노 히로유끼
후지쓰 브이엘에스아이 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모드 다꾸마, 후지쓰 가부시끼가이샤, 나까노 히로유끼, 후지쓰 브이엘에스아이 가부시끼가이샤 filed Critical 야마모드 다꾸마
Publication of KR900005454A publication Critical patent/KR900005454A/ko
Application granted granted Critical
Publication of KR920010817B1 publication Critical patent/KR920010817B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

내용 없음.

Description

시리얼 입출력 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a도 내지 제4h도는 실시예의 동작을 설명하기 위한 타이밍도.

Claims (12)

  1. 다수의 메모리 셀을 포함하는 메모리 셀 어레이 ; 상기 메모리 셀 어레이에 접속되어, 상기 메모리셀로부터 판독된 데이타의 다수의 비트를 기억하고, 연속 번호에 할당되는 다수의 비트셀을 포함하는 데이타 레지스터 ; 상기 데이타 레지스터의 기수 번호 비트셀에 접속되는 제1데이타 버스라인 ; 상기 데이타 레지스터의 우수번호 비트셀에 접속되는 제2데이타 버스라인 ; 상기 제1 및 제2데이타 버스라인중 하나에 교대로 접속함으로써 상기 데이타 레지스터로부터 시리얼 데이타를 출력하기 위한 스위칭 수단 ; 액티브때에 상기 제1데이타 버스라인을 리세트하기 위한 제1리세트 회로 ; 액티브때에 상기 제2데이타 버스라인을 리세트하기 위한 제2리세트 회로 ; 및 상기 제1 및 제2데이타 버스라인중 하나의 데이타 전송기간이 상기 제1 및 제2데이타 버스라인중 다른것이 데이타 전송 기간의 종료전에 시작하도록 상기 제1 및 제2리세트 회로를 선택적으로 액티브하게 하기 위한 제어수단으로 구성되는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제어수단은, 50%의 듀티(duty)비를 가지는 외부 시리얼 억세스 스트로브 신호에 기초하여 외부시리얼 억세스 스트로브신호의 상승 및 하강 에지중 하나로부터 제1소정 시간 만큼 지연되는 상승 에지를 가지고 상기 제1리세트 회로에 공급되는 상기 제1클록 신호, 및 외부 시리얼 억세스 스트로브 신호의 반전 신호의 상승 및 하강 에지의 상기 하나로부터 제2소정시간만큼 지연되는 상승에지를 가지는 상기 제2클록 신호를 발생하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 제어수단은 제1 및 제2소정시간을 결정하기 위한 수단을 포함하는 것으로 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 약 50%의 듀티비를 가지는 외부 시리얼 억세스 스트로브 신호에 기초한 스위칭 제어신호를 발생하기위한 신호 발생수단을 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 시리얼 데이타를 출력하기 위하여 상기 스위칭 수단에 접속되고, 외부 시리얼 억세스 스트로브신호에 기초한 상기 신호 발생 수단에 의하여 발생되는 입력/출력 제어신호에 반응하여 활성화하여 출력 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 스위칭 수단은 또한 상기 제1 및 제2데이타 버스라인중 하나에 교대로 접속함에 의해 상기 메모리 셀 어레이에 기억될 데이타를 기억하는 상기 데이타 레지스터에 시리얼 데이타를 입력하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 스위칭 수단에 연결되어, 시리얼 데이타를 수신하며, 외부 시리얼 억세스 스트로브 신호에 기초한 상기 신호발생 수단에 의하여 발생되는 입력/출력 제어신호에 반응하여 활성화되는 입력 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 약 50%의 듀티비를 가지는 외부 억세스스트로브 신호의 각 기간에 대해 상기 데이타 레지스터의 비트 셀을 연속적으로 선택하기 위한 포인터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 상기 메모리 셀은 한 어레이에 배열되고 각 메모리 셀은 다수의 워드라인중 하나와 다수의 비트라인 하나에 접속되고, 그리고 상기 반도체 메모리는 로우 어드레스 신호에 반응하여 워드 라인 중 하나를 선택하기 위한 로우 디코우드와 컬럼 어드레스신호에 반응하여 비트라인중 하나를 선택하기 위한 컬럼 디코우더를 더포함하며, 상기 메모리 셀어레이, 상기 로우 디코우더 및 상기 컬럼 디코우더는 랜덤 억세스 메모리를 구성하며, 상기 컬럼 디코우더는 랜덤 데이타를 수신 및 출력하는 것을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 상기 데이타 레지스터, 상기 제1 및 제2데이타 버스라인, 상기 스위칭수단, 제1 및 제2리세트 회로 및 상기 제어수단은 시리얼 억세스 메모리 셀 어레이를 구성하는 것을 특징으로 하는 반도체 메모리.
  11. 제1항에 있어서, 상기 제1 및 제2데이타 버스라인 각각은 신호라인쌍으로 구성되는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 상기 제1 및 제2리세트 회로는 제1 및 제2클록 신호중 대응하는 하나가 하이레벨에 있을 때 신호라인쌍을 단락하는 하나의 트랜지스터와 하이레벨에 대응하는 전원 전압으로 신호라인쌍을 동시에 풀업하는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8913370A 1988-09-20 1989-09-18 Serial input/output semiconductor memory KR920010817B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63235695A JPH0283891A (ja) 1988-09-20 1988-09-20 半導体メモリ
JP88-235695 1988-09-20

Publications (2)

Publication Number Publication Date
KR900005454A true KR900005454A (ko) 1990-04-14
KR920010817B1 KR920010817B1 (en) 1992-12-17

Family

ID=16989852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8913370A KR920010817B1 (en) 1988-09-20 1989-09-18 Serial input/output semiconductor memory

Country Status (5)

Country Link
US (1) US5018110A (ko)
EP (1) EP0361743B1 (ko)
JP (1) JPH0283891A (ko)
KR (1) KR920010817B1 (ko)
DE (1) DE68908318T2 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5208775A (en) * 1990-09-07 1993-05-04 Samsung Electronics Co., Ltd. Dual-port memory device
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
JP2999845B2 (ja) * 1991-04-25 2000-01-17 沖電気工業株式会社 シリアルアクセスメモリの倍速コントロール方式
JP2554816B2 (ja) * 1992-02-20 1996-11-20 株式会社東芝 半導体記憶装置
JP2740097B2 (ja) * 1992-03-19 1998-04-15 株式会社東芝 クロック同期型半導体記憶装置およびそのアクセス方法
US5321665A (en) * 1992-06-29 1994-06-14 Texas Instruments Incorporated Dual-port memory having a serial register accessing arrangement with pulsed decoding
US5274591A (en) * 1992-08-13 1993-12-28 Micron Technology, Inc. Serial clock noise immunity in a semiconductor memory integrated circuit having a serial port
US5311478A (en) * 1992-08-18 1994-05-10 Micron Technology, Inc. Integrated circuit memory with asymmetric row access topology
KR0141665B1 (ko) * 1994-03-31 1998-07-15 김광호 비디오램 및 시리얼데이타 출력방법
JP4540137B2 (ja) * 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
US6845461B1 (en) * 2001-11-20 2005-01-18 Silicon Image, Inc. High-speed bus with embedded clock signals

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322635A (en) * 1979-11-23 1982-03-30 Texas Instruments Incorporated High speed serial shift register for MOS integrated circuit
US4412313A (en) * 1981-01-19 1983-10-25 Bell Telephone Laboratories, Incorporated Random access memory system having high-speed serial data paths
US4688197A (en) * 1983-12-30 1987-08-18 Texas Instruments Incorporated Control of data access to memory for improved video system
JPH0787037B2 (ja) * 1984-03-02 1995-09-20 沖電気工業株式会社 半導体メモリ回路のデータ書込方法
US4740923A (en) * 1985-11-19 1988-04-26 Hitachi, Ltd Memory circuit and method of controlling the same
JPS634493A (ja) * 1986-06-24 1988-01-09 Mitsubishi Electric Corp デユアルポ−トメモリ
JPS639096A (ja) * 1986-06-30 1988-01-14 Toshiba Corp 半導体メモリ
JPS6376192A (ja) * 1986-09-19 1988-04-06 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
EP0361743B1 (en) 1993-08-11
JPH0283891A (ja) 1990-03-23
US5018110A (en) 1991-05-21
DE68908318T2 (de) 1993-12-09
EP0361743A1 (en) 1990-04-04
KR920010817B1 (en) 1992-12-17
DE68908318D1 (de) 1993-09-16

Similar Documents

Publication Publication Date Title
KR950004854B1 (ko) 반도체 메모리 장치
KR940000148B1 (ko) 듀얼포트 반도체 기억장치
KR970705142A (ko) 이중 뱅크 메모리와 이를 사용하는 시스템(A dual bank memory and systems using the same)
KR880008327A (ko) 내부 셀-리프레쉬 회로가 있는 모조-정적 메모리 장치
KR890008829A (ko) 반도체 기억장치
KR850004684A (ko) 반도체 기억 장치
KR970017676A (ko) 불휘발성 반도체 메모리의 독출방법 및 장치
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR860003603A (ko) 반도체 메모리
KR900005444A (ko) 속기 기능을 지닌 반도체 메모리 장치
KR850003610A (ko) 반도체 메모리 장치
KR870009384A (ko) 반도체 기억 장치
KR900005454A (ko) 시리얼 입출력 반도체 메모리
US4644184A (en) Memory clock pulse generating circuit with reduced peak current requirements
TW430806B (en) Memory device having row decoder
US4322825A (en) Flexible hidden refresh memory circuit
KR940016225A (ko) 반도체 기억장치
KR930020459A (ko) 간단화된 제어하에서 필요한 데이터를 융통성좋게 출력할 수 있는 반도체 메모리장치 및 동작방법
KR870009392A (ko) 반도체 기억장치
KR920015374A (ko) 반도체 기억장치
KR890010914A (ko) 시리얼 액세스 메모리로 이루어진 반도체 기억장치
KR930006722A (ko) 반도체 기억장치 및 그 출력제어 방법
GB2185649A (en) Memory output circuit
US4400800A (en) Semiconductor RAM device
EP0017862A1 (en) Memory device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021205

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee