KR970705142A - 이중 뱅크 메모리와 이를 사용하는 시스템(A dual bank memory and systems using the same) - Google Patents

이중 뱅크 메모리와 이를 사용하는 시스템(A dual bank memory and systems using the same) Download PDF

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Abstract

열과 행으로 배열된 메모리 셀(201a 및 201b)의 제1 및 제2의 뱅크를 포함하는 메모리 회로(200)가 제공된다. 열 어드레스에 따라서 메모리 뱅크(201)의 최소한 하나 내의 한 열을 선택하기 위하여 열 디코더 회로(210)가 포함된다. 메모리 회로(200)에 대한 어드레스 포트에서 제공된 단일의 열 어드레스에 따라서 열 어드레스의 시퀀스를 열 디코더 회로(210)에 표시하기 위하여 열 어드레스 회로(208,209,215)가 제공된다. 행 어드레스에 따라서 각 뱅크(201) 내의 한 행을 선택하기 위하여 행 디코더 회로(213)가 추가로 포함된다. 행 어드레스 회로 (211,212,215)는 메모리 회로(200)에 대한 어드레스 포트에서 수신된 단일의 행 어드레스에 따라서 행 어드레스의 시퀀스를 행 디코더 회로(213)에 표시한다.

Description

이중 뱅크 메모리와 이를 사용하는 시스템(A dual bank memory and systems using the same).
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 본 발명의 원리를 채용하는 이중 뱅크 메모리의 기능 블록도.
제2b도는 제2a도의 메모리의 동작 중 선택된 신호사이의 타이밍 관계를 도시하는 타이밍도.

Claims (25)

  1. 메모리 장치에 있어서, 워드 라인 도체와 관련된 각 열과 비트 라인 도체와 관련된 각 행으로 배열된 메모리 셀의 제1 및 제2의 뱅크와, 상기 제1의 뱅크의 상기 워드 라인에 접속되고 열 어드레스의 제1의 그룹에 포함되는 열 어드레스에 따라서 상기 워드 라인을 선택하도록 동작할 수 있는 제1의 워드 라인 디코더와, 상기 제1의 뱅크의 상기 비트 라인에 접속되고 행 어드레스에 따라서 상기 비트 라인을 선택하도록 동작할 수 있는 제1의 행 디코더와, 상기 제2의 뱅크의 상기 워드 라인에 접속되고 열 어드레스의 제2의 그룹에 포함되는 열 어드레스에 따라서 상기 워드 라인을 선택하도록 동작할 수 있는 제2의 워드 라인 디코더와, 상기 제2의 뱅크의 상기 비트 라인에 접속되고 행 어드레스에 따라서 상기 비트 라인을 선택하도록 동작할 수 있는 제2의 행 디코더와, 상기 행 디코더에 선택적으로 접속되고, 클록 신호에 따라서 제1의 행 어드레스로부터 최종 행 어드레스로 증가함으로써 상기 각 열 어드레스마다 상기 행 어드레스의 시퀀스를 상기 행 디코더에 제공하도록 동작할 수 있는 행 어드레스 카운터와, 상기 열 디코더에 선택적으로 접속되고, 제1의 열 어드레스로부터 현재의 열을 위해 제공된 상기 최종 행 어드레스에 대응하는 행에서 상기 셀에 대한 억세스로 뒤따르는 최종 열 어드레스로 증가시킴으로써, 상기 열 어드레스의 시퀀스를 상기 열 디코더에 제공하도록 동작할 수 있는 열 어드레스 카운터를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 행 디코더에 접속되고, 상기 제1의 그룹의 상기 현재의 열 어드레스에 따라 상기 제1의 뱅크 내의 셀과, 상기 제2그룹의 상기 현재의 열 어드레스에 따라 상기 제2뱅크 내의 셀에 억세스를 가능케 하는 입력/출력 멀티플렉서를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 열 어드레스 제어 회로를 더 포함하고, 상기 열 어드레스 제어 회로는, 상기 열 어드레스 카운터에 의해 제공된 상기 열 어드레스와 열 어드레스 버스 상에 제공된 열 어드레스 사이의 상기 열 디코더에 표시를 위해 선택하도록 스위치할 수 있는 열 어드레스 멀티플렉서와, 상기 열 어드레스 멀티플렉서가 스위치할 수 있는 멀티플렉서 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 열 어드레스 제어 회로는 상기 열 어드레스로부터 수신된 초기 어드레스와 이후에 상기 열 어드레스 카운터에 의해 제공된 최소한 상기 제1의 열 어드레스를 상기 열 디코더에 표시하기 위해 동작할 수 있는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 열 어드레스에 의해 제공된 어드레스의 상기 시퀀스의 상기 제1의 어드레스는 하나씩 증가된 상기 초기 열 어드레스를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 행 어드레스 제어 회로를 더 포함하고, 상기 행 어드레스 제어 회로는, 상기 행 어드레스 카운터에 의해 제공된 상기 행 어드레스와 행 어드레스 제어 신호에 따라 행 어드레스 버스 상에 제공된 행 어드레스 사이의 상기 행 디코더에 표시를 위해 선택하도록 스위치할 수 있는 행 어드레스 멀티플렉서와, 상기 행 어드레스 멀티플렉서가 스위치할 수 있는 멀티플렉서 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 행 어드레스 제어 회로는 상기 행 어드레스로부터 수신된 초기 어드레스와 이후에 상기 행 어드레스 카운터에 의해 제공된 최소한 상기 제1의 행 어드레스를 상기 행 디코더에 표시하기 위해 동작할 수 있는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 행 어드레스에 의해 제공된 상기 제1의 어드레스는 하나씩 증가된 상기 행 어드레스 버스로부터 로드된 초기 행 어드레스를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서, 상기 열 어드레스 카운터에 의해 제공된 열 어드레스와 열 어드레스 제어 신호에 따라 열 어드레스 버스 상에 제공된 열 어드레스 사이의 상기 열 디코더에 표시를 위해 선택하도록 스위치할 수 있는 열 어드레스 멀티플렉서와, 상기 행 어드레스 카운터에 의해 제공된 행 어드레스와 행 어드레스 제어 신호에 따라 행 어드레스 버스 상에 제공된 행 어드레스 사이의 상기 행 디코더에 표시를 위해 선택하도록 스위치할 수 있는 행 어드레스 멀티플렉서와, 상기 열 및 행 어드레스 멀티플렉서가 스위치할 수 있도록 하는 멀티플렉서제어 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 멀티플렉서 제어 회로는, 추가로 열 정지 어드레스를 갖는 상기 열 어드레스 카운터로부터의 현재의 열 어드레스를 행 정지 어드레스를 갖는 상기 행 어드레스 카운터로부터의 현재 행 어드레스와 비교할 수 있고, 상기 열 및 행 어드레스 버스 상에 표시된 열 및 행 어드레스를 상기 열 및 행 디코더에 전달하기 위해 상기 멀티플렉서가 준비할 수 있도록 상기 열 및 행 멀티플렉서가 스위치되도록 하는 것을 특징으로 하는 메모리 장치.
  11. 메모리 회로에 있어서, 열과 행으로 배열된 메모리 셀의 제1 및 제2의 뱅크와, 열 어드레스의 제1의 그룹으로부터의 열 어드레스에 따라서 상기 제1뱅크 내의 상기 열을 선택하기 위한 제1의 열 디코더와, 열 어드레스의 제2의 그룹으로부터의 열 어드레스에 따라서 상기 제2뱅크 내의 상기 열을 선택하기 위한 제2의 열 디코더와, 상기 메모리 회로에 대한 어드레스 포트에서 제공된 단일의 열 어드레스에 따라서 상기 제1 및 제2의 그룹의 상기 열 어드레스의 시퀀스를 상기 제1 및 제2의 열 디코더에 표시하기 위한 열 어드레스 회로와, 행 어드레스에 따라서 상기 뱅크의 최소한 하나 내의 행을 선택하기 위한 행 디코더 회로와, 상기 어드레스 포트에서 수신된 단일의 행 어드레스에 따라서 상기 행 어드레스의 시퀀스를 상기 행 회로에 표시하기 위한 행 어드레스 회로와, 상기 메모리의 데이터 입력/출력 포트를, 상기 열 어드레스 회로로부터의 상기 제1그룹의 열 어드레스에 따라 상기 제1행 디코더에 접속시키고, 상기 열 어드레스 회로로부터의 상기 제1그룹의 열 어드레스에 따라 상기 제1행 디코더에 접속시키고, 상기 열 어드레스 회로로부터의 상기 제2의 그룹의 열 어드레스에 따라 상기 제2의 행 디코더에 접속시키기 위한 입력/출력 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  12. 제11항에 있어서, 외부 소스로부터 어드레스를 수신하기 위한 어드레스 포트를 갖는 입력/출력 제어 회로를 더 포함하고, 상기 제어 회로는, 수신된 열 어드레스 스트로브에 따라 상기 어드레스 포트에서 수신된 열 어드레스를 래치-인하고, 상기 래치-인된 열 어드레스를 열 어드레스 버스 상에 표시하고, 수신된 행 어드레스 스트로브에 따라 상기 어드레스 포트에서 수신된 행 어드레스를 래치-인하고, 상기 래치-인된 행 어드레스를 행 어드레스 버스 상에 표시할 수 있는 것을 특징으로 하는 메모리 회로.
  13. 제11항에 있어서, 상기 행 어드레스 회로는, 클록 신호에 따라서 제1의 행 어드레스로부터 최종의 행 어드레스로 증가시킴으로써 상기 각 열 어드레스마다 상기 행 어드레스의 시퀀스를 상기 행 디코더에 제공하기 위한 행 어드레스 카운터를 포함하는 것을 특징으로 하는 메모리 회로.
  14. 제12항에 있어서, 상기 행 어드레스 회로는, 클록 신호에 따라서 제1의 행 어드레스로부터 최종의 행 어드레스로 증가시킴으로써 상기 각 열 어드레스마다 상기 행 어드레스의 시퀀스를 생성하기 위한 행 어드레스 카운터와, 상기 행 어드레스 버스로부터 수신된 초기 행 어드레스와 이후에 상기 행 어드레스 카운터에 의해 제공된 최소한 제1의 행 어드레스를 상기 행 디코더에 표시하기 위한 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  15. 제11항에 있어서, 상기 열 어드레스 회로는, 제1의 열 어드레스로부터 최종의 열 어드레스로 증가시킴으로써 상기 열 어드레스의 상기 시퀀스를 상기 열 디코더에 제공하기 위한 열 어드레스 카운터를 포함하고, 상기 열 어드레스 카운터는 상기 최종의 행 어드레스에 대응하는 현재의 열내의 한 셀에 대한 억세스에 뒤이어 증가하는 것을 특징으로 하는 메모리 회로.
  16. 제12항에 있어서, 상기 열 어드레스 회로는, 상기 최종의 행 어드레스에 대응하는 현재의 열 내의 한 셀에 대한 억세스에 뒤이어, 제1의 열 어드레스로부터 최종의 열 어드레스로 증가시킴으로써 상기 열 어드레스의 시퀀스를 생성하기 위한 열 어드레스 카운터와, 상기 열 어드레스 버스로부터 수신된 초기 열 어드레스와 이후에 상기 열 어드레스 카운터에 의해 제공된 최소한 제1의 열 어드레스를 상기 열 디코더에 표시하기 위한 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  17. 제11항에 있어서, 열 어드레스의 상기 제1의 그룹은 짝수 어드레스의 한 그룹을 포함하고, 열 어드레스의 상기 제2의 그룹은 홀수 어드레스의 한 그룹을 포함하는 것을 특징으로 하는 메모리 회로.
  18. 메모리 회로에 있어서, 열과 행으로 배열된 메모리 셀의 제1 및 제2의 뱅크와, 열 어드레스에 따라서 최소한 상기 뱅크 내의 상기 열을 선택하기 위한 열 디코더 회로와, 상기 메모리 회로에 대한 어드레스 포트에서 수신된 단일의 열 어드레스에 따라서 상기 열 어드레스의 시퀀스를 상기 열 디코더 회로에 표시하기 위한 열 어드레스 회로와, 행 어드레스에 따라서 상기 각 뱅크 내의 상기 행을 선택하기 위한 행 디코더 회로와, 상기 어드레스 포트에서 수신된 단일의 행 어드레스에 따라서 상기 행 어드레스의 시퀀스를 상기 행 디코더 회로에 표시하기 위한 행 어드레스 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  19. 제18항에 있어서, 상기 뱅크의 선택된 하나에 데이터를 기록하기 위한 입력 멀티플렉서 회로와, 상기 뱅크의 선택된 하나로부터 데이터를 판독하기 위한 출력 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  20. 제18항에 있어서, 상기 열 디코더 회로는, 열 어드레스의 제1의 그룹으로부터의 열 어드레스에 따라서 상기 제1뱅크 내의 상기 열을 선택하기 위한 제1의 열 디코터와, 열 어드레스의 제2의 그룹으로부터의 열 어드레스에 따라서 상기 제2뱅크 내의 상기 열을 선택하기 위한 제2의 열 디코더를 포함하는 것을 특징으로 하는 메모리 회로.
  21. 제18항에 있어서, 상기 행 디코더 회로는, 상기 각 행 어드레스에 따라서 상기 제1의 뱅크 내의 상기 행을 선택하기 위한 제1의 행 디코더와, 상기 각 행 어드레스에 따라서 상기 제2의 뱅크 내의 상기 행을 선택하기 위한 제2의 행 디코더를 포함하는 것을 특징으로 하는 메모리 회로.
  22. 제20항에 있어서, 상기 메모리 회로의 데이터 입력/출력 포트를, 상기 열 어드레스 회로로부터의 상기 제1그룹의 열 어드레스에 따라 상기 제1행 디코더에 접속시키고, 상기 열 어드레스 회로로부터의 상기 제2의 그룹의 열 어드레스에 따라 상기 제2의 행 디코더에 접속시키기 위한 입력/출력 회로를 더 포함하는 것을 특징으로 하는 메모리 회로.
  23. 제18항에 있어서, 상기 열 어드레스 회로는, 클록 신호에 따라서 제1의 행 어드레스로부터 최종의 행 어드레스로 증가시킴으로써 상기 각 열 어드레스마다 상기 행 어드레스의 시퀀스를 생성하기 위한 행 어드레스 카운터와, 상기 행 어드레스 버스로부터 수신된 초기 행 어드레스와 이후에 상기 행 어드레스 카운터에 의해 제공된 최소한 제1의 행 어드레스를 상기 행 디코더에 표시하기 위한 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  24. 제18항에 있어서, 상기 열 어드레스 회로는, 상기 최종의 행 어드레스에 대응하는 한 행 내의 상기 셀에 대한 억세스에 뒤이어, 제1의 열 어드레스로부터 최종의 열 어드레스로 증가시킴으로써 상기 열 어드레스의 시퀀스를 생성하기 위한 열 어드레스 카운터와, 상기 열 어드레스 버스로부터 수신된 초기 열 어드레스와 이후에 상기 열 어드레스 카운터에 의해 제공된 최소한 제1의 열 어드레스를 상기 열 디코더에 표시하기 위한 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  25. 제19항에 있어서, 상기 열 디코더 회로는, 상기 뱅크의 제2의 하나로부터 데이터가 판독되면서 상기 뱅크의 제1의 하나에 데이터가 기록될 수 있도록 열 어드레스를 상기 각 뱅크에 동시에 제공하도록 동작할 수 있는 것을 특징으로 하는 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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