KR970705810A - 개선된 메모리 구조, 장치, 시스템 및 이를 사용하는 방법(an improved memory architecture and devices, systems and methods utilizing the same) - Google Patents

개선된 메모리 구조, 장치, 시스템 및 이를 사용하는 방법(an improved memory architecture and devices, systems and methods utilizing the same) Download PDF

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Abstract

데이타 저장을 위해 복수개의 독립형 메모리 유닛(201)을 포함하는 메모리(200)가 제공된다. 상기 독립형 메모리 유닛(201)중 대응하는 하나의 데이타 포트에 연결되는 제1병렬 포트를 각각 포함하는 복수의 쉬프트 레지스터(211)가 제공된다. 상호접속회로(212)가 각 쉬프트 레지스터의 병렬 데이타 포트에 연결된다. 제어회로(208,213)가 제공되어, 상기 선택된 하나의 메모리 유닛과 상호접속회로(212) 사이의, 상기 선택된 메모리 유닛(201)에 연결된 쉬프트 레지스터(211)를 통한 데이타 교환을 제어하도록 동작한다.

Description

개선된 메모리 구조, 장치, 시스템 및 이를 사용하는 방법(AN IMPROVED MEMORY ARCHITECTURE AND DEVICES, SYSTEMS AND METHODS UTILIZING THE SAME)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 그래픽/비디오 처리 시스템의 기능적 블럭도이고, 제2도는 본 발명의 원리에 따른, 제1도의 프레임 버퍼 구현을 위한 응용에 적합한 메모리의 기능적 블럭도이고, 제3A도는 제2도에 보인 쉬프트 레지스터들중 선택된 하나에 대한 다른 구현을 보이는 기능적 블럭도이고, 제3B도는 제2도에 보인 쉬프트 레지스터들 중 선택된 하나에 대한 또다른 구현을 보이는 기능적 블럭도이다.

Claims (36)

  1. 메모리로서, 데이타를 저장하는 다수의 독립형 메모리 유닛과, 상기 독립형 메모리 유닛중 대응하는 한 유닛의 데이타 포트에 연결되는 제1의 병렬 데이타 포트를 포함하는 복수개의 쉬프트 레지스터와, 상기 각 쉬프트 레지스터의 제2 병렬 포트에 연결된 상호접속회로와, 상기 메모리 유닛들중 선택된 하나와 상기 상호접속회로 사이의, 상기 선택된 메모리 유닛에 연결된 상기 쉬프트 레지스터를 경유하는 데이타 교환을 제어하도록 동작하는 제어 회로를 포함하는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 제어회로는 제1메모리 유닛으로부터 제2메모리 유닛으로, 상기 제1 및 제2메모리 유닛에 각각 연결된 상기 상호접속회로 및 상기 쉬프트 레지스터를 경유하여 한 블럭의 데이타를 전송하도록 동작하는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 각 쉬프트 레지스터는 직렬 포트를 포함하며, 상기 제어회로는 상기 대응 쉬프트 레지스터의 상기 직렬 포트를 통하여 상기 메모리 유닛과의 데이타 교환을 제어하도록 동작하는 것을 특징으로 하는 메모리.
  4. 제3항에 있어서, 상기 제어회로는 상기 대응 쉬프트 레지스터의 상기 직렬 포트를 통하여, 다수의 상기 메모리 유닛과의 인터리브된 데이타 교환을 제어하도록 동작하는 것을 특징으로 하는 메모리.
  5. 제1항에 있어서, 상기 메모리 장치 각각은 랜덤 액세스 데이타 포트를 포함하며, 상기 제어회로는 상기 대응하는 랜덤 액세스 데이타 포트를 통해 상기 다수의 메모리 유닛과의 인터리브된 데이타 교환을 제어하도록 동작하는 것을 특징으로 하는 메모리.
  6. 제1항에 있어서, 각각의 메모리 유닛은 행 및 열로 배열된 메모리 셀 어레이와, 상기 어레이내의 선택된 행을 주소지정하는 회로와, 상기 열들중 적어도 하나를 주소지정하는 회로와, 상기 셀의 열과의 데이타 교환을 제어하는 감지 증폭기 회로를 포함하는 것을 특징으로 하는 메모리.
  7. 제6항에 있어서, 상기 메모리 유닛 각각의 상기 데이타 포트는 상기 열들중 적어도 하나를 어드레스 지정하는 상기 회로에 연결된 것을 특징으로 하는 메모리.
  8. 제1항에 있어서, 상기 메모리 유닛 각각은 워드라인과 각각 연관되는 행 및 비트라인과 각각 연관되는 열로 배열된 동적 랜덤 메로리 셀의 어레이와, 상기 워드라인에 연결된 행디코더 회로와, 상기 비트라인에 연결된 감지 증폭기 회로와, 상기 감지 증폭기 회로에 연결되며, 상기 메모리 유닛의 상기 출력 포트를 제공하는 열디코더 회로를 포함하는 것을 특징으로 하는 메모리 .
  9. 제1항에 있어서, 상기 상호접속회로는 버스를 포함하는 것을 특징으로 하는 메모리 .
  10. 메모리 시스템으로서, 다수의 메모리 부시스템과, 상기 부시스템과의 데이타 교환을 제어하는 다수의 쉬프트 레지스트를 포함하며, 상기 메모리 부시스템 각각은 메모리 셀의 행 및 열로 이루어진 어레이와, 행주소에 응답하여 셀중 한 행을 선택하는 행디코더 회로와, 상기 선택된 행 및 상기 선택된 열의 상기 셀로부터 데이타를 판독하고 상기 셀로 데이타를 기록하는 감지 증폭기 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 쉬프트 레지스터 각각은 연관된 상호접속회로 및 대응하는 상기 부시스템과의 사이에 병렬 데이타 비트를 교환하는 병렬 포트를 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서, 상기 쉬프트 레지스터 각각은 상기 부시스템과의 데이타를 입력 및 출력하는 직렬 포트를 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제10항에 있어서, 상기 부시스템 각각은 상기 대응하는 쉬프트 레지스터를, 열 주소에 응답하여 상기 부시스템의 상기 어레이의 상기 선택된 열중 선택된 하나와 연결시키는 열디코더를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  14. 제11항에 있어서, 상기 대응 쉬프트 레지스터를 통과한 제1부시스템으로부터의 데이타를 제2부시스템으로 상기 대응 쉬프트 레지스터를 통과하여 데이타를 전송하는 것을 제어하도록 동작하는 제어회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서, 상기 제어 회로는 상기 제1부시스템의 상기 어레이 내에 있는 하나의 행전체로부터 상기 제2부시스템의 상기 어레이내에 있는 한 행으로 데이타를 전송하는 것을 제어하도록 동작하는 것을 특징으로 하는 메모리 시스템.
  16. 제11항에 있어서, 상기 제어회로는 상기 제1부시스템의 상기 어레이내에 있는 상기 행들중 다수의 행으로부터, 상기 제2부시스템의 상기 어레이내에 있는 상기 행들중 다수개의 행으로 한 블럭의 데이타를 전송하는 것을 제어하도록 동작하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서, 상기 제어회로는, 상기 제1 및 제2부시스템의 상기 다수의 행을 선택하기 위해 상기 제1 및 제2부시스템의 상기 행디코더에 제공하기 위한 적어도 몇개의 주소를 발생하는 주소발생회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 제17항에 있어서, 상기 제어회로는 상기 제1부시스템내의 상기 다수의 행들중 적어도 하나를 선택하기 위해 외부 소스로부터 적어도 하나의 주소를 수신하는 것을 특징으로 하는 메모리 시스템.
  19. 제12항에 있어서, 상기 제어회로는 상기 쉬프트 레지스터즐중 대응하는 것의 직렬포트를 통해, 외부 장치와 상기 복수의 부시스템 각각과의 사이에서 인터리브 방식의 데이타 교환을 제어하도록 동작하는 것을 특징으로 하는 메모리 시스템.
  20. 제13항에 있어서, 상기 열디코더 각각은 상기 부시스템들중 대응하는 하나의 상기 어레이로의 랜덤 액세스를 제공하기 위한 랜덤 액세스 포트를 제공하는 것을 특징으로 하는 메모리 시스템.
  21. 메모리 장치에 있어서, 행과 열로 배열된 동적 랜덤 액세스 메모리 셀과, 상기 셀중 선택되는 셀을 주소 지정하기 위한 회로 및, 상기 선택된 셀로의 데이타 판독 및 기록을 위한 감지회로를 각자 구비하는 복수개의 독립형 메모리 유닛과,, 상기 독릭형 메모리 유닛들중 대응하는 하나에 연결되는 제1의 병렬 데이타 포트와, 장치 입력/출력 회로에 연결된 직력 포트를 각각 포함하는 복수개의 쉬프트 레지스터와, 상기 각 쉬프트 레지스터의 제2병렬 데이타 포트에 연결된 상호접속회로와, 상기 메모리 유닛들중 선택된 하나의 상기 선택된 셀과 상기 상호접속회로사이의, 상기 대응 쉬프트 레지스터의 병렬 포트를 통한 데이타 교환을 제어하고, 상기 선택된 셀과 상기 장치 입력/출력 회로 사이의, 상기 대응 쉬프트 레지스터의 상기 직력 포트를 통한 데이타 교환을 제어하도록 동작하는 제어회로를 포함하는 것을 특징으로하는 메모리 장치.
  22. 제21항에 있어서, 상기 메모리 유닛 각각은 상기 메모리 유닛내에 있는 상기 동적 메모리 셀의 어레이에 저장되어 있는 데이타를 독립적으로 리프레시시키는 회로를 포함하는 것을 특징으로 하느 메모리 장치.
  23. 제21항에 있어서, 상기 복수의 메모리 유닛은 단일의 집적회로로 제조되는 것을 특징으로하는 메모리 장치.
  24. 제21항에 있어서, 상기 상호접속회로는 버스를 포함하는 것을 특징으로 하는 메모리 장치.
  25. 제21항에 있어서, 상기 어레이 각각은 n개의 열을 포함하며 상기 데이타 포트는 n개의 비트폭인 것을 특징으로 하는 메모리 장치.
  26. 제25항에 있어서, 상기 레지스터는 n개 비트폭인 것을 특징으로 하는 메모리 장치.
  27. 제25항에 있어서, 상기 쉬프트 레지스터 각각은 그 길이가 n개 비트보다 큰 것을 특징으로 하는 메모리 장치
  28. 행 및 열로 배열된 메모리 셀의 어레이 및 관련 주소지정 회로를 각각 구비하는 복수개의 독립형 메모리 유닛과, 각 메모리 유닛을 상호접속회로와 연결시키는 복수개의 레지스터를 포함하는 메모리에서 데이타 전송을 수행하는 방법으로서, 제1메모리 유닛의 선택된 한 행의 셀들로부터 복수개의 비트를 판독하는 단계와, 상기 제1메모리 유닛에 연결된 쉬프트 레지스터를 통하여, 상기 복수개의 비트를 상기 상호 접속회로로 전달하는 단계와, 제2메모리 유닛에 연결된 쉬프트 레지스터를 통하여 상기 복수개의 비트를 전달하는 단계와, 상기 복수개의 비트를 상기 제2메모리 유닛내의 한 행에 기록하는 단계를 포함하는 것을 특징으로 하는 데이타 전송 방법.
  29. 제28항에 있어서, 상기 복수개의 비트를 판독하는 단계는 상기 선택된 행의 모든 메모리 셀에 저장된 복수개 비트를 판독하는 단계를 포함하는 것을 특징으로 하는 데이타 전송 방법.
  30. 행 및 열로 배열된 메모리 셀의 어레이 및 관련 주소지정 회로를 각각 구비하는 복수개의 독립형 메모리 유닛과, 각 메모리 유닛에 연결되는 병렬 포트 및 직렬 포트를 구비하는 복수개의 쉬프트 레지스터를 포함하는 단일 집적 회로메모리 장치로 데이타를 기록하는 방법으로서, 제1의 선택된 메모리 유닛에 연결된 쉬프트 레지스터의 상기 직렬 포트에 직렬 데이타 스트림을 제공하는 단계와, 상기 제1메모리 유닛에 연결된 상기 쉬프트 레지스터로 상기 데이타 스트림중 제1의 복수개 비트를 적재하는 단계와, 상기 제1메모리 유닛에 연결된 상기 쉬프트 레지스터로부터의 상기 제1의 복수개 비트를, 상기 제1메모리 유닛의 어레이내에 있는 선택된 한 행의 적어도 일부 셀들에 기록하는 단계와, 제2의 선택된 메모리 유닛에 연결된 쉬프트 레지스터의 직렬 포트로 상기 데이타 스트림을 제공하는 단계와, 상기 제2메모리 유닛에 연결된 상기 쉬프트 레지스터로 상기 데이타 스트림중 제2의 복수개 비트를 적재하는 단계와, 상기 제2메모리 유닛에 연결된 상기 쉬프트 레지스터로부터의 상기 제2의 복수개 비트를, 상기 제2메모리 유닛의 어레이내에 있는 선택된 한 행의 적어도 몇몇 셀들에 기록하는 단계를 포함하는 것을 특징으로 하는 데이타 기록 방법.
  31. 제30항에 있어서, 상기 제1메모리 유닛에 비트들을 기록하는 단계는, 상기 제2메모리 유닛에 연결된 상기 쉬프트 레지스터로 비트들을 적재하는 상기 단계와 실질적으로 동시에 수행되는 것읕 특징으로 하는 데이타 기록 방법.
  32. 행 및 열로 배열된 메모리 셀의 어레이 및 관련 주소지정 회로를 각각 구비하는 복수개의 독립형 메모리 유닛과, 각 메모리 유닛에 연결되는 병렬 포트 및 직렬 포트를 구비하는 복수개의 쉬프트 레지스터를 포함하는 단일 집적 회로 메모리 장치로 데이타를 판독하는 방법으로서, 제1의 메모리 유닛에 있는 어레이 내의 선택된 한 행의 적어도 몇몇 셀로부터 복수개의 비트를 판독하는 단계와, 상기 제1메모리 유닛에 연결된 쉬프트 레지스터로, 상기 병렬 포트를 통하여 상기 복수개의 비트를 적재하는 단계와, 상기 제1메모리 유닛에 연결된 상기 쉬프트 레지스터의 직렬 포트 밖으로 상기 복수개의 비트를 쉬프트시키는 단계와, 제2의 메모리 유닛에 있는 어레이 내의 선택된 한 행의 적어도 몇몇 셀로부터 제2의 복수개 비트를 판독하는 단계와, 상기 제2메모리 유닛에 연결된 쉬프트 레지스터로, 상기 병렬 포트를 통하여 상기 제2의 복수개 비트를 적재하는 단계와, 상기 제2메모리 유닛에 연결된 상기 쉬프트 레지스터의 직렬 포트 밖으로 상기 제2의 복수개의 비트를 쉬프트 시키는 단계를 포함하는 것을 특징으로 하는 데이타 판독 방법.
  33. 제32항에 있어서, 상기 제1메모리 유닛에 연결된 쉬프트 레지스터 밖으로 비트들을 쉬프트시키는 상기 단계는, 상기 제2메모리 유닛의 어레이로부터 비트들을 판독하는 상기 단계와 실질적으로 동시에 수행되는 것을 특징으로하는 데이타 판독 방법.
  34. 그래픽 데이타를 처리하는 그래픽 처리기와, 비디오 데이타를 처리하는 비디오 처리기와, 일체화된 프레임 버퍼를 포함하는 처리시스템으로서, 상기 일체화된 프레임 버퍼는 복수개의 독립형 메모리 유닛과, 상기 독립형 메모리 유닛중 대응하는 것의 데이타 포트에 연결되는 제1병렬 데이타 포트를 각각 구비하는 복수개의 쉬프트 레지스터와, 상기 쉬프트 레지스터의 제2병렬 데이타 포트에 연결된 상호접속 회로와, 상기 메모리 유닛들중 선택된 하나와 상기 상호접속회로 사이의, 상기 선택된 메모리 유닛에 연결된 상기 쉬프트 레지스터를 통한 데이타 교환을 제어하도록 동작하는 제어회로를 포함하며, 상기 그래픽 처리기는 상기 복수의 독립형 메모리 유닛들중 선택된 하나와 연결되어 데이타를 교환하며, 상기 비디오 처리기는 상기 복수개의 독립형 메모리중 다른 하나와 연결되어 데이타를 교환하는 것을 특징으로 하는 처리 시스템.
  35. 제34항에 있어서, 상기 그래픽 처리기 및 상기 비디오 처리기는 상기 각 메모리 유닛의 랜덤 액세스 포트에 연결된 것을 특징으로하는 처리 시스템.
  36. 제34항에 있어서, 상기 그래픽 처리기 및 상기 비디오 처리기는 상기 각 메모리 유닛의 직렬 액세스 포트에 연결된 것을 특징으로 하는 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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