KR101494023B1

KR101494023B1 - 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법

Info

Publication number: KR101494023B1
Application number: KR1020097017876A
Authority: KR
Inventors: 홍 범 편; 진기 김; 학준 오
Original assignee: 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
Priority date: 2007-02-16
Filing date: 2008-01-23
Publication date: 2015-02-16
Also published as: US20080198682A1; JP2014041630A; US7751272B2; JP5385156B2; TW200849007A; EP2109862A4; US20080201588A1; KR101494065B1; WO2008098342A1; TW200845026A; JP2010518543A; WO2008098349A1; TWI424314B; KR20090120471A; KR20130009865A; EP2109862A1

Abstract

시스템은 메모리 컨트롤러와 통신하는 직렬로 접속된 복수의 메모리 장치를 포함한다. ID 넘버에 의해 지정된 메모리 장치는 정상 전력 소비 레벨에서 동작을 수행한다. 지정되지 않은 다른 장치들은 감소된 전력 소비 레벨에서 신호 발송 동작을 수행한다. 지정된 메모리 장치는 그 내부 클록 생성기가 동작에 필요한 모든 클록을 생성할 수 있게 한다. 지정되지 않은 메모리 장치들은 커맨드들을 다음의 메모리 장치들에 발송하는 부분 동작을 수행하도록 클록을 생성한다. 다른 예에서, 메모리 장치들은 ID 매치가 존재하지 않을 때 다음의 메모리 장치에 입력 커맨드를 발송하지 않는다. 다른 예에서, 메모리 장치는 ID 매치가 존재할 때 정적인 출력으로 컨텐츠를 치환하는 커맨드를 송신한다. 그러한 부분 클록 생성, 커맨드의 미발송 및 커맨드 컨텐츠의 치환으로 인해, 시스템이 감소된 전력 소비 레벨에서 동작하게 된다.

Description

반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법{SEMICONDUCTOR DEVICE AND METHOD FOR REDUCING POWER CONSUMPTION IN A SYSTEM HAVING INTERCONNECTED DEVICES}

이 출원은 2007년 2월 16일에 출원된 미국 가특허 출원 제60/902,003호, 2007년 2월 22일에 출원된 미국 가특허 출원 제60/891,108호, 및 2007년 6월 12일에 출원된 미국 가특허 출원 제60/943,442호로부터 우선권의 이익을 청구하며, 그 개시내용은 참고로 그 전체가 본 명세서에 명백하게 통합되어 있다.

본 발명은 일반적으로 반도체 장치에 관한 것이다. 특히, 본 발명은 복수의 반도체 장치를 갖는 배열을 갖는 시스템에 관한 것이다.

전력 소비 컨트롤은 메모리 및 시스템 설계에서 중요하며, 감소된 전력 소비에 잠재적인 이익이 존재한다. 예를 들면, 배터리로 전력 공급되는 메모리 시스템은 메모리 시스템에 의한 전력 소비가 감소되면 배터리 수명이 더 긴 이점을 갖는다. 또한, 배터리로 전력이 공급되지 않는 메모리 시스템에 대해서는 감소된 전력 소비에 이점이 있다. 예를 들면, 메인 로직 시스템에서 전력 소비를 감소시키면 전류 및 전압이 감소하여 액티브 동작 동안 열 발생을 감소시킨다.

대부분의 메모리 시스템들은 패키지 레벨에서 및 시스템 보드 상의 메모리 밀도를 증가시키도록 메모리 컨트롤러와 다수의 메모리 장치들 사이의 멀티-드롭(multi-drop) 접속을 이용한다. 그러나, 이 방법은 예컨대, 100MHz 주파수를 초과하는 고속 애플리케이션에 양호한 신호 무결성 및 충분한 타이밍 마진을 보증하지 않는다. 따라서, 고속 애플리케이션용의 수용 가능한 신호 무결성을 달성하는 대체 메모리 시스템 구조에 대한 요구가 존재한다. 그러한 대체는 직렬로 상호접속된 다수의 장치를 특징으로 하는 구조에서 발견된 바 있다. 그러한 구조에서, 메모리 컨트롤러는 링크로 제1 메모리 장치에 접속되고, 그 메모리 장치는 다른 링크로 다음의 메모리 장치에 접속되는 등등이다. 장치들 사이의 링크들의 사용은 고속 애플리케이션에 대한 신호 무결성에 의한 문제점의 일부를 극복한다. 그러나, 특정 장치들이 활성될 수 있는 반면 나머지 장치들이 수동형이 되는 멀티-드롭 구성과 달리, 직렬 상호접속된 구성에서의 모든 장치들은 직렬 상호접속에서의 다음의 장치로 신호들을 전달하도록 사용 가능해져야 하기 때문에 능동형이다.

본 발명의 일 양태에 따르면, 반도체 장치들의 직렬 상호접속 배열에 사용하는 반도체 장치가 제공된다. 반도체 장치는 커맨드들을 수신하여 상기 커맨드들 중 적어도 일부를 발송하는 커맨드 회로; 및 상기 반도체 장치에 어드레스되는 커맨드들에 대해 정상 전력 소비로 동작하고, 상기 반도체 장치에 어드레스되지 않는 커맨드들에 대해 감소된 전력 소비로 동작하도록 구성된 코어 회로를 포함한다.

예를 들어, 각 커맨드는 ID 넘버를 포함한다. 반도체 장치는 각 커맨드에 대해 상기 커맨드가 상기 커맨드의 ID 넘버 및 상기 반도체 장치의 장치 어드레스에 기초하여 상기 반도체 장치에 어드레스되는지를 판정하는 판정자를 더 포함할 수 있다. 상기 코어 회로는 커맨드들을 처리하기 위한 적어도 하나의 클록을 생성하는 내부 클록 생성기를 포함할 수 있다. 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치한다고 판정할 때 인에이블(enable)될 수 있고, 그에 의해 상기 코어 회로는 상기 정상 전력 소비로 동작한다. 상기 내부 클록 생성기는 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하지 않는다고 판정할 때 디스에이블될 수 있으며, 그에 의해 상기 코어 회로는 상기 감소된 전력 소비로 동작한다.

상기 커맨드는 OP 코드를 더 포함할 수 있다. 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면 OP 코드 클록을 생성하는 OP 코드 클록 생성기를 포함할 수 있다. 상기 OP 코드 클록은 상기 커맨드의 OP 코드의 처리를 용이하게 한다.

상기 코어 회로는 판독 동작이 진행 중이 아닌 동안 생성되는 상기 메모리로부터의 출력을 포함하는 상기 실질적으로 정적인 출력인 판독 출력을 제공할 수 있다.

본 발명의 다른 넓은 양태에 따르면, 반도체 장치의 직렬 상호접속 배열의 반도체 장치에서의 방법이 제공된다. 상기 방법은 상기 반도체 장치에서 커맨드들을 수신하여 상기 커맨드들 중 적어도 일부를 발송하는 단계; 상기 반도체 장치에 어드레스되는 커맨드들에 대해 정상 전력 소비로 상기 반도체 장치를 동작시키는 단계; 및 상기 반도체 장치에 어드레스되지 않는 커맨드들에 대해 감소된 전력 소비로 상기 반도체 장치를 동작시키는 단계를 포함한다.

본 발명의 또 다른 넓은 양태에 따르면, 컨트롤러; 및 직렬로 접속된 복수의 반도체 장치들 포함하고, 상기 반도체 장치들 중 하나는 상기 컨트롤러에 접속되는 시스템이 제공된다. 각각의 반도체 장치들은 커맨드들을 수신하여 상기 커맨드들 중 적어도 일부를 발송하는 커맨드 회로; 및 상기 반도체 장치에 어드레스되는 커맨드들에 대해 정상 전력 소비로 동작하고, 상기 반도체 장치에 어드레스되지 않는 커맨드들에 대해 감소된 전력 소비로 동작하도록 구성된 코어 회로를 포함한다.

본 발명의 일 실시예에 따르면, 메모리 컨트롤러 및 메모리 컨트롤러와 통신하는 직렬로 접속된 복수의 메모리 장치를 갖는 시스템이 제공된다. ID 넘버에 의해 지정된 메모리 장치는 정상 전력 소비 레벨에서 동작을 수행한다. 지정되지 않은 다른 장치들은 감소된 전력 소비 레벨에서 신호 발송 동작을 수행한다. 지정된 메모리 장치는 그 내부 클록 생성기가 동작에 필요한 모든 클록을 생성할 수 있게 한다. 그러나, 지정되지 않은 메모리 장치들에서는, 그 내부 클록 생성기들이 커맨드들을 다음의 메모리 장치들에 발송하는 부분 동작을 수행하도록 클록을 생성한다. 그러한 부분 동작들은 감소된 전력 소비 레벨에서 수행된다.

본 발명의 다른 실시예에 따르는 메모리 장치는 ID 매치가 존재할 때 다음의 메모리 장치에 입력 커맨드를 발송하지 않는다. 따라서, 커맨드를 수신하지 않는 메모리 장치들은 시스템에 의한 전력 소비가 감소될 것이라는 결과에 의해 정상 전력 소비 레벨에서 동작을 수행하지 않는다.

본 발명의 또 다른 실시예에 따르는 메모리 장치는 그 컨텐츠를 정적인 출력으로 치환하는 커맨드를 송신한다. 따라서, 치환을 갖는 그러한 커맨드를 수신하는 메모리 장치들은 시스템에 의한 전력 소비가 감소될 것이라는 결과에 의해 감소된 전력 소비 레벨에서 동작을 수행한다.

반도체 장치들의 예들은 프로세서들 및 상이한 전력 소비 레벨로 동작할 수 있는 메모리 장치들이다. 메모리 장치들은 휘발성 메모리 장치들(예컨대, 랜덤 액세스 메모리들)이나 비휘발성 메모리 장치들(예컨대, 플래시 장치들)일 수 있다.

본 발명의 다른 양태 및 특징들은 본 발명의 특정 실시예의 아래의 설명을 볼 때 당업자에게는 명백해질 것이다.

실시예들을 첨부한 도면을 참조하여 이하 설명한다.

도 1은 본 발명의 일 실시예가 적용 가능한 복수의 메모리 장치들의 직렬 상호접속 배열의 블록도이다.

도 2는 본 발명의 실시예들이 적용 가능한 직렬 접속된 메모리 장치들을 갖는 시스템의 블록도이다.

도 3은 도 2에 도시된 바와 같은 시스템에 대한 예시적인 커맨드 포맷의 개략도이다.

도 4는 도 2에 도시된 직렬 접속된 메모리 장치들의 부분을 도시하는 블록도이다.

도 5는 도 2에 도시된 메모리 장치들 중 하나의 세부를 도시하는 블록도이다.

도 6은 도 5에 도시된 커맨드 해석기를 도시하는 개략도이다.

도 7은 도 5에 도시된 내부 클록 생성기를 도시하는 블록도이다.

도 8A, 8B는 도 7에 도시된 내부 클록 생성기의 세부를 도시하는 블록도이다.

도 9A, 9B는 도 6에 도시된 회로 내의 예시적인 신호들에 대한 시그널링도이다.

도 10A, 10B는 도 5에 도시된 회로 내의 예시적인 신호들의 시그널링도이다.

도 11은 직렬로 접속되는 메모리 장치들을 갖는 시스템의 블록도이다.

도 12는 공통 동작 경로의 세부가 제공되는 시스템의 블록도이다.

도 13은 도 12에 도시된 시스템 내의 예시적인 신호들의 시그널링도이다.

도 14는 커맨드 절단 특징을 구현하는 메모리 장치의 예시적인 회로의 개략도이다.

도 15는 도 14에 도시된 회로 내의 예시적인 신호들의 시그널링도이다.

도 16은 절단 특징에 의한 전력 소비와 선택된 장치 수 사이의 상관의 일례를 도시하는 그래프이다.

본 발명의 샘플 실시예들의 이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정 샘플 실시예들이 예시에 의해 도시되어 있고 그 일부분을 형성하는 첨부하는 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수 있다는 것과 논리적, 기계적, 전 기적 및 다른 변경이 본 발명의 범위로부터 벗어남 없이 이루어질 수 있는 것을 이해할 것이다. 따라서, 아래의 상세한 설명은 제한할 의도로 취해지는 것이 아니고, 본 발명의 범위는 첨부하는 청구의 범위에 의해서 정해진다.

본 발명은 일반적으로 복수의 반도체 장치를 포함하는 구조를 갖는 시스템에 관한 것이다. 장치들은 상이한 전력 소비 레벨로 동작할 수 있다. 반도체 장치들의 예는 상이한 전력 소비 레벨로 동작할 수 있는 프로세서들 및 메모리 장치들이다. 메모리 장치들은 휘발성 메모리 장치들(예컨대, 랜덤 액세스 메모리들) 또는 비휘발성 메모리 장치들(예컨대, 플래시 메모리들)일 수 있다.

직렬로 접속된 다수의 장치를 채용하는 상세한 시스템 아키텍처의 예는 본 출원인에게 공동 양도되어 참고로 그 전체적인 개시 내용이 여기에 통합되어 있는 2006년 7월 31일에 출원된 "Daisy Chain Cascading Devices"라는 명칭의 공동 계류중인 미국 특허 제11/594,564호에서 제공된다. 직렬 접속된 메모리 장치들의 다른 예시는 참고로 그 전체적인 개시 내용이 여기에 통합되어 있는 2006년 12월 6일에 출원된 "System and Method of Operating Memory Devices of Varying Type"이라는 명칭의 미국 가특허출원 제60/868,773호에서 제공된다.

여기에서 설명되는 예들은 직렬로 접속된 복수의 장치를 갖는 직렬 상호접속에서의 애플리케이션을 찾을 수 있다. 더욱 일반적으로는, 여기에 설명되는 실시예들은 직렬 링크들이나 병렬 링크들에 의해 직렬로 접속된 복수의 반도체 장치를 갖는 직렬 상호접속 구성을 채용하는 시스템 아키텍처에서의 애플리케이션을 찾을 수 있다. 직렬 상호접속 배열들은 장치들이 직렬 또는 병렬 링크들과 함께 직렬로 접속되는 아키텍처의 서브세트를 형성한다. 직렬 접속된 메모리 장치들을 갖는 시스템 아키텍처의 개관이 도 1을 참조하여 아래에 제공된다.

도 1은 직렬로 접속되는 복수의 메모리 장치의 직렬 상호접속 배열을 도시한다. 도 1을 참조하면, 배열(110)은 직렬로 접속되는 N개의 메모리 장치(130-1, 130-2, 130-3, …, 130-N)를 포함하고, N은 1보다 큰 정수이다. 메모리 컨트롤러(도시 생략)는 배열(110)의 메모리 장치들에 정보 및 데이터의 신호들의 그룹을 전송한다. 처리될 데이터 또는 정보는 제1 장치(130-1)에 전송되어 직렬로 접속된 장치들의 장치들을 거쳐 전달된다. 일 구현예에서, 최종 장치(130-N)의 출력이 개방된다. 다른 구현예에서, 최종(제N) 장치(130-N)의 출력이 메모리 컨트롤러에 접속되어, 메모리 컨트롤러가 최종 장치(130-N)로부터의 피드백 데이터를 사용할 수 있게 된다.

배열(110)의 각각의 메모리 장치(130-1, 130-2, 130-3, …, 130-N)는 고유의 장치 어드레스(DA)나 자신에게 할당되는 장치 식별 번호(ID)와 관련된다. 예시된 예에서는, 장치(130-1, 130-2, 130-3, …, 130-N)의 장치 어드레스들은 각각 "0", "1", "2", …, "N-1"이다. N이 15인 경우에, 장치 어드레스(DA)는 예컨대, 이진 코드 또는 4 비트의 수: 즉, 각각 "0000", "0001", "0010", …, "1110"으로 표현된다. 각 장치는 첫 번째로 자신의 MSB(most significant bit: 최상위 비트)를 갖고, 마지막에 자신의 LSB(least significant bit: 최하위 비트)를 갖는다. 다른 구현예에서, DA는 첫 번째로 LSB 및 최종적으로 MSB로 변경될 수 있다. 또한, DA는 다른 값(예컨대, "1")으로부터의 연속적인 숫자들일 수 있다. 더욱이, DA는 최 대값으로부터 감소하는 숫자들일 수 있다.

메모리 컨트롤러는 특정 장치 어드레스(타깃 또는 지정된 장치에 대해) 및 동작 커맨드를 포함하는 컨트롤 및 데이터 정보를 발행한다. 그러한 정보는 제1 장치(130-1)로 전송되고, 그 정보는 장치들을 거쳐 전달된다. 전달하는 동안, 각 장치의 입력(Dn)은 착신 정보를 수신하고 발신 정보가 그 출력(Qn)으로부터 다음의 장치로 송신된다. 특정 장치 어드레스에 의해 타깃 또는 지정된 장치로 식별된 특정 메모리 장치는 장치 어드레스 매칭에 따라 동작 커맨드를 실행한다. 동작 커맨드의 예들은 메모리 액세스들 및 데이터 프로세스들이다.

도 2는 본 발명의 실시예들이 적용 가능한 직렬로 접속된 복수의 메모리 장치의 직렬 상호접속 배열을 갖는 시스템을 도시한다. 예시된 예에서는, 15개 장치들이 직렬로 접속되어 있다. 도 2를 참조하면, 시스템(210)은 직렬 접속된 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)을 갖는다. 시스템(210)은 링크(221)를 통해 제1 메모리 장치(230-1)에 접속되는 메모리 컨트롤러(220)를 갖는다. 메모리 장치들의 각 쌍은 링크를 통해 상호 접속된다. 도 2에 도시된 특정 예에서는, 최종 메모리 장치(230-15)가 링크(222)를 통해 메모리 컨트롤러(220)에 접속됨으로써, 특정 타입의 연속 구조 즉, 링 구조를 생성한다. 이와 달리, 최종 메모리 장치(230-15)가 메모리 컨트롤러(220)에 접속되지 않으면, 직렬-접속 구조는 선형 구조가 될 것이다. 선형 구조에서, 최종 메모리 장치(230-15)는 메모리 컨트롤러(220) 대신에 어떤 다른 구성요소에 접속될 수도 있다. 링 구조 및 선형 구조는 양자가 함께 직렬로 접속되는 장치들을 특징으로 하는 구조의 예들이다. 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)을 상호 접속하는 링크들은 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)을 가로지르는 경로를 통해 커맨드들을 송신하는 데 사용된다.

메모리 컨트롤러(220)에 의해 발행되는 각 커맨드는 ID 넘버 및 커맨드 OP 코드(이하 간단히 'OP 코드'라고 한다)를 포함하고, 또한 어드레스 정보 및/또는 데이터를 포함할 수 있다. 각 커맨드에 포함되는 ID 넘버는 특별히 선택된(즉, 타깃 또는 지정된) 메모리 장치의 장치 어드레스와 매치한다. 커맨드는 메모리 컨트롤러(220)에 의해 메모리 장치들에 전송되는 커맨드 입력(CI) 신호에 포함된다. 메모리 장치가 커맨드 입력 신호에 포함된 커맨드를 수신할 때마다, 커맨드의 ID 넘버가 장치와 관련된 장치 어드레스와 매치하는지를 판정한다. 매치하고 있으면, 메모리 장치는 커맨드의 OP 코드 필드에 의해 식별되는 동작(OP) 코드를 실행한다. 그렇지 않으면, 메모리 장치는 커맨드의 OP 코드 필드에 의해 식별되는 OP 코드를 실행하지 않고 단지 다음의 메모리 장치로 커맨드를 발송한다.

도 3은 도 2에 도시된 바와 같은 직렬로 접속된 메모리 장치들에 대한 커맨드 포맷 예를 도시한다. 도 3을 참조하면, 제1 커맨드 포맷(312-1)은 ID 넘버 및 OP 코드를 포함한다. ID 넘버는 선택된 메모리 장치를 고유하게 식별하는 데 사용되는 한편, OP 코드 필드는 선택되거나 지정된 장치에 의해 실행될 OP 코드를 포함한다. 제1 커맨드 포맷(312-1)을 갖는 커맨드가 예컨대, 레지스터 값을 판독하기 위한 OP 코드를 포함하는 커맨드용으로 사용될 수도 있다. 제2 커맨드 포맷(312-2)은 ID 넘버, OP 코드 및 데이터를 포함한다. 제2 커맨드 포맷(312-2)을 갖는 커 맨드는 예컨대, 레지스터에 데이터를 기록하기 위한 OP 코드를 포함하는 커맨드용으로 사용될 수도 있다. 제3 커맨드 포맷(312-3)은 ID 넘버, OP 코드 및 부가적인 어드레스를 포함한다. 부가적인 어드레스는 예컨대, 메모리 셀들 내의 위치를 어드레스하기 위한 로우 및/또는 칼럼 어드레스들을 포함할 수도 있다. 제3 커맨드 포맷(312-3)을 갖는 커맨드는 예컨대, 선택된 메모리 장치의 메모리 셀들로부터 데이터를 판독하기 위한 OP 코드를 포함하는 커맨드용으로 사용될 수도 있다. 제4 커맨드 포맷(312-4)은 ID 넘버, OP 코드 부가적인 어드레스 및 데이터를 포함한다. 제4 커맨드 포맷(312-4)을 갖는 커맨드는 예컨대, 선택된 메모리 장치의 메모리 셀들에 데이터를 기록하기 위한 OP 코드를 포함하는 커맨드용으로 사용될 수도 있다. 4개의 커맨드 포맷(312-1, 312-2, 312-3, 312-4) 예 모두는 어드레스할 목적으로 ID 넘버에서 시작하는 것에 주목하라. 예를 들어, ID 넘버와 OP 코드의 필드들의 각각은 1 바이트(8 비트)이다. 데이터 및 어드레스들의 바이트 사이즈는 가변적이고, 그 바이트(또는 비트) 상의 정보는 OP 코드에 의해 식별된다.

도 2를 다시 참조하면, 경로의 일부분으로서, 제1 메모리 장치(230-1)는 커맨드 입력 접속(CI) 및 대응하는 커맨드 출력 접속(CO)을 갖는다. 유사하게, 다른 메모리 장치들(230-2, 230-3, …, 230-15)의 각각은 커맨드 입력 접속(CI) 및 대응하는 커맨드 출력 접속(CO)을 갖는다. 예시된 예에서는, 경로의 링크(221)가 n-비트 광폭 경로를 형성한다. 링크들은 경로가 싱글 비트 광폭 경로일 때(즉, n이 1과 같을 때) 직렬 링크이다. 그렇지 않으면, 링크들은 병렬 링크들이다(즉, n이 1보다 클 때).

예시된 예에서는, 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)을 가로지르는 제어 경로가 또한 존재한다. 이 제어 경로의 부분으로서, 제1 메모리 장치(230-1)는 커맨드 스트로브 입력(CSI) 접속 및 대응하는 커맨드 스트로브 출력(CSO) 접속을 갖는다. 유사하게, 다른 메모리 장치들(230-2, 230-3, …, 230-15)의 각각은 CSI 접속 및 대응하는 CSO 접속을 갖는다. 제1 장치(230-1)의 CSI 접속은 커맨드 입력 신호(SCI1)의 커맨드가 메모리 장치(230-1)에 입력될 수 있게 하기 위해 메모리 컨트롤러(220)에 의해 발행된 커맨드 스트로브 신호(SCS1)를 수신하기 위한 것이다. 장치(230-1)의 CSO 접속은 다음의 장치(230-2)에 커맨드 스트로브 신호를 발송하기 위한 것이다. 따라서, 발송된 커맨드 스트로브 신호는 제2 메모리 장치(230-2)의 CSI 접속에 대한 커맨드 스트로브 신호(SCS2)로서 송신된다. 유사하게, 다른 메모리 장치들(230-2, 230-3, …, 230-15)의 각각은 다음의 메모리 장치로의 착신 커맨드 스트로브 신호의 발송을 실행한다. 그와 같이, 커맨드 스트로브 신호는 하나의 장치로부터 다음의 장치로 발송된다.

판독 동작 동안 메모리 장치로부터의 출력을 가능하게 하는 데이터 스트로브 신호인 다른 제어 신호가 존재한다. 제1 메모리 장치(230-1)는 데이터 스트로브 입력(DSI) 접속 및 대응하는 데이터 스트로브 출력(DSO) 접속을 갖는다. 유사하게, 다른 메모리 장치들(230-2, 230-3, …, 230-15)의 각각은 DSI 접속 및 대응하는 DSO 접속을 갖는다. 제1 장치(230-1)의 DSI 접속은 메모리 장치(230-1)로부터 다음의 메모리 장치(230-2)로 출력을 가능하게 하기 위해 메모리 컨트롤러(220)에 의해 발행된 데이터 스트로브 신호(DCS1)를 수신하기 위한 것이다. 장치(230-1)의 DSO 접속은 데이터 스트로브 신호를 다음의 장치(230-2)로 발송하기 위한 것이다. 따라서, 발송된 데이터 스트로브 신호는 메모리 장치(230-2)의 DSI 접속에 대한 데이터 스트로브 신호(DCS2)로서 송신된다. 유사하게, 다른 메모리 장치들(230-2, 230-3, …, 230-15)의 각각은 다음의 메모리 장치로의 착신 데이터 스트로브 신호의 발송을 실행한다. 그와 같이, 커맨드 스트로브 신호는 하나의 장치로부터 다음의 장치로 발송된다.

또한, 메모리 컨트롤러(220)에 의해 클록 신호(SCK)가 장치들 모두에 공통으로(즉, 공통 동기 클로킹 방식) 제공된다. 부가적인 신호들이 동작 예컨대, 칩 선택 및 리셋(도시 생략)을 위해 제공된다.

예시된 예에서는 15개의 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)만 도시되어 있지만, 메모리 컨트롤러(220)와 통신하는 직렬로 접속된 임의의 적절한 수의 메모리 장치들이 존재할 수도 있다. 직렬 상호접속 배열은 더 많은 장치들을 포함할 수 있다.

도 2에 도시된 시스템(210)은 링 구조를 실현한다. 시스템(210)의 동작 시에, 메모리 컨트롤러(220)는 링크(221)를 포함하는 출력 통신 경로를 통해 커맨드들을 전송하고, 응답을 요구하는 그들 커맨드용의 링크(222)를 포함하는 입력 통신 경로를 통해 응답을 수신한다. 각 커맨드에 대해, 메모리 컨트롤러(220)는 제1 장치(230-1)가 커맨드를 수신할 수 있도록 커맨드 스트로브 신호(SCS1)를 발행한다. 커맨드 스트로브 신호는 장치들을 거쳐 전달된다. 또한, 메모리 컨트롤러(220)는 데이터 판독 동작이 선택된 장치로부터 데이터를 출력하도록 명령을 받은 후에 제1 장치(230-1)를 인에이블하기 위해 데이터 스트로브 신호(SDS1)를 발행한다. 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)의 각각은 고유한 장치 어드레스(DA)와 결합된다. 예시된 예에서, 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)은 각각 0000, 0001, 0010, …,1110의 이진 코드로 표현되는 장치 어드레스들을 갖지만, 더욱 일반적으로는 어드레스들은 구현예에 특정된다.

동작하는 동안, 시스템(210)은 전력을 소비한다. 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)의 각각은 커맨드가 특정 장치에 어드레스되는지에 무관하게 각 커맨드를 처리하도록 전력을 소비한다. 직렬 접속된 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)을 통한 신호 및 데이터 송신은 커맨드 입력 접속(CI), 대응하는 커맨드 출력 접속(CO)과 같은 입력 및 출력 핀들 또는 접속들을 통한 신호 흐름으로 인해 장치들의 각각이 전력을 소비하게 한다.

메모리 장치들(230-1, 230-2, 230-3, …, 230-15)의 각각은 다음의 인접한 메모리 장치에 커맨드 입력 신호 상의 커맨드 입력 스트림들을 송신한다. 입력 및 출력 핀들 또는 접속들의 세트를 통한 신호 흐름으로 인한 전력 소비는 비교적 낮을 수도 있다. 그러나, 메모리 장치들(230-1, 230-2, 230-3, …, 230-15)의 각각은 입력 및 출력 접속들의 각각의 세트를 가지며, 따라서 총 전력 소비는 메모리 장치들의 수에 따라 증가한다. 직렬 접속된 메모리 장치의 수는 구현예에 특정될 수 있고 전력 소비에 의존한다. 추가의 설명은 메모리 장치들의 전력 소비 예를 약술하는 표 1을 참조하여 아래에 제공된다.

[표 1]

장치	Vdd (V)	Cload (pF)	주파수 (MHz)	데이터 레이트 (Mbps/pin)	전력 (mW)	출력 당 전류 (mA)
멀티-드롭 NAND	3.3	50	33	33	18	5.4
직렬 상호접속 NAND	1.8	5	100	200	3.2	1.8
직렬 상호접속 NAND	1.8	5	133	266	4.3	2.4

표 1은 여러 가지 동작 조건 하에서 메모리 장치들에 대한 전력 소비 및 전류를 나타낸다. 멀티-드롭 배열에 사용되는 NAND 플래시 장치는 Vdd=3.3V의 동작 전압, Cload=50pF의 용량성 부하, 33MHz의 동작 주파수 및 33Mbps/pin의 데이터 레이트를 사용할 수 있다. 그러한 장치는 에컨대, 18mW의 전력 및 5.4mA의 출력 당 전류를 소비한다. 반대로, 예컨대, Vdd=1.8V, Cload=5pF의 용량성 부하, 100MHz의 동작 주파수 및 200Mbps/pin의 데이터 레이트를 갖는 직렬 상호접속 배열에 사용되는 NAND 플래시 장치는 단지 3.2mW의 전력 및 단지 1.8mA의 출력 당 전류를 소비한다. 주파수를 증가시키면 전력 소비가 더 커진다. 예를 들어, 직렬 접속된 NAND 플래시 장치들의 동작 주파수를 100MHz에서 133MHz로 증가시키면 전력 소비가 3.2mW에서 4.3mW로 증가하면서 출력 당 전류가 1.8mA에서 2.4mA로 증가한다.

예를 들어, 5.4mA에서 각각 8 I/O를 갖는 NAND 플래시 장치는 43.2mA의 총 전류를 갖는다. 따라서, 8 I/O를 갖는 멀티-드롭 NAND 플래시와 유사한 I/O 전류를 갖는 직렬 상호접속 배열 내에서 100MHz에서 동작하는 메모리 장치들의 수는 대략 24와 동일한 43.2mA/1.8mA이다. 또한, 8 I/O를 갖는 멀티-드롭 NAND 플래시와 유사한 I/O 전류를 갖는 직렬 상호접속 배열 내에서 133MHz에서 동작하는 메모리 장치들의 수는 대략 18과 동일한 43.2mA/2.4mA이다. 직렬 상호접속 배열 내의 개 별 메모리 장치들이 전력을 더 적게 소비할 수 있으면, 부가적인 메모리 장치들이 적합하게 될 수 있다.

표 1의 최종 2개의 행들은 직렬 링크를 갖는 직렬로 접속된 메모리 장치들의 전력 소비를 나타내고, 여기에서 각 장치는 한 쌍의 I/O를 갖는다. 병렬 링크와 직렬로 접속된 메모리 장치들의 전력 소비는 상이할 수도 있음에 주의하라.

멀티-드롭 배열과 같은 다른 시스템 배열에서, 메모리 장치들을 인에이블 또는 디스에이블함으로써 전력 절감을 달성할 수 있다. 인에이블되지 않은 장치들은 전력을 덜 소비한다. 그러나, 직렬 상호접속 배열에서, 모든 메모리 장치들은 동작하는 동안 인에이블되어 커맨드들이 직렬 접속된 장치들을 통해 전달될 수 있다. 따라서, 멀티-드롭 배열에 대한 방법은 직렬 상호접속 배열에 적용될 수 없다. 링크들과 직렬 접속되는 장치들을 특징으로 하는 직렬 상호접속 배열의 메모리 장치들에서 전력 소비를 절감하는 방법은 후술한다. 이 예 및 후술하는 후속 예들은 직렬 링크들과 직렬로 접속되는 메모리 장치들을 갖는 시스템에 관한 것이다. 그러나, 본 발명의 실시예들은 병렬 링크들과 직렬 접속된 메모리 장치들을 갖는 시스템들에도 적용 가능하다는 것을 이해할 것이다.

도 4는 도 2에 도시된 직렬 접속된 메모리 장치들의 부분을 도시한다. 도시된 바와 같이, 장치(230-i)로 입력되는 커맨드 입력 신호(SCIi)가 다음의 장치(230-(i+1))에 송신될 수 있다.

도 5는 도 2 및 도 4에 도시된 대표적인 제i 메모리 장치의 세부를 도시한다. 도 5의 회로는 매우 특정적이며 예시할 목적으로만 제공되었음을 이해할 것이 다. 도 5를 참조하면, 메모리 장치(230-i)는 ID 매치 및 커맨드 발송 회로 및 그 동작에 대한 제어 로직 회로를 포함한다. ID 매치 및 커맨드 발송 회로는 입력상으로 출력까지 발송을 실행하고, 전력 소비가 감소된 상태로 제어 로직 회로를 동작할지의 여부를 판정한다. 그러나, ID 매치 및 커맨드 발송 회로와 제어 논리 회로 간의 분할은 다소 임의적임을 이해할 것이다.

장치(230-i)는 4개의 입력 접속들: (ⅰ) 착신 커맨드를 포함하는 커맨드 입력 신호(SCIi)를 수신하기 위한 커맨드 입력(CI) 접속(521); (ⅱ) 클록 신호(SCK)를 수신하기 위한 클록 입력 접속(523); (ⅲ) 커맨드 입력을 인에이블시키기 위해 커맨드 스트로브 신호(SCSi)를 수신하기 위한 커맨드 스트로브 입력(CSI) 접속(525); (ⅳ) 데이터 스트로브 신호(SDSi)를 수신하기 위한 데이터 스트로브 입력(DSO) 접속(527)을 포함한다. 4개의 신호들(SCIi, SCK, SCSi, SDSi)은 모두 각각의 입력 버퍼들(511, 513, 515, 517)에 의해 버퍼링된다. 커맨드 입력 신호(SCIi)의 버퍼링된 버전 Isci는 출력 버퍼(549) 및 커맨드 출력 접속(535)를 통해 커맨드 입력 신호(SCI(i+1))를 다음의 장치(i+1)에 제공하는 멀티플렉서(533) 상으로 D형 플립-플롭(D-FF)(531)을 통해 전달된다. 커맨드 스트로브 신호(SCSi)의 버퍼링된 버전 Iscsi는 내부 클록 생성기(543) 및 D-FF(537)에 공급된다. D-FF(537)의 출력은 멀티플렉서(539)에 공급되고, 그 출력은 커맨드 스트로브 신호(SCS(i+1))로서 출력 버퍼(541)를 통해 다음의 장치로 공급된다. 유사하게, 데이터 스트로브 신호(SDSi)의 버퍼링된 버전 Isdsi는 D-FF(545)에 공급되고, 그 출력은 멀티플렉서(553)에 공급된다. 멀티플렉서(553)의 출력은 데이터 스트로브 신 호(SDS(i+1))로서 출력 버퍼(551)를 통해 다음의 장치로 공급된다. 클록 신호(SCK)의 버퍼링된 버전 Isck는 D-FF(531, 537 및 545)의 클록 입력 및 내부 클록 생성기(543)에 공급된다. 버퍼링된 커맨드 입력 신호(Isci)는 또한 ID 레지스터(561), 커맨드 해석기(563), 어드레스 레지스터(565) 및 데이터 입력 레지스터(569)에 공급된다. 내부 클록 생성기(543)는 ID 레지스터(561), 커맨드 해석기(563), 어드레스 레지스터(565) 및 데이터 입력 레지스터(569)에 접속되는 출력들을 갖는다.

비교기(577)는 ID 레지스터(561)로부터의 제1 입력 및 메모리 장치의 실제의 장치 ID(또는 장치 어드레스(DA))를 나타내는 디바이스 ID를 홀딩하는 저장 소자(575)로부터의 제2 입력을 갖는다. 비교기(577)는 커맨드 내에 포함되는 ID 넘버를 장치 ID 홀더(575) 내에 홀딩된 ID와 비교하여 2개의 ID 간에 매치가 존재하는지를 판정한다. 매치가 존재하는 이벤트에서는, 하이(high) 상태를 갖는 ID 매치 신호(Id_match)가 비교기(577)로부터 커맨드 해석기(563), 내부 클록 생성기(543) 및 멀티플렉서(533, 539)에 제공된다. 어드레스 레지스터(565)는 프리 디코더(567)에 접속된다. 커맨드 해석기(563), 프리 디코더(567) 및 데이터 입력 레지스터(569)는 컨트롤러(571)에 접속된다. 컨트롤러(571)는 멀티플렉서(533)의 "1" 입력에 접속되는 데이터 출력 레지스터(573)에 접속된다. 데이터를 저장하는 메모리 코어 어레이(579)는 컨트롤러(571)와 결합된다.

도 6은 도 5에 도시된 커맨드 해석기(563)의 세부의 예를 도시한다. 도 6을 참조하면, 커맨드 해석기(563)는 OP 코드 레지스터(581) 및 OP 코드 디코더(583)를 포함한다. OP 코드 레지스터(581)는 버퍼링된 커맨드 입력 신호(Isci) 및 OP 코드 클록 신호(Clk_opc)를 수신한다.

도 5 및 도 6을 참조하면, 동작 시에, 커맨드가 어써트되는(asserted) 커맨드 스트로브 신호(SCSi)와 함께 커맨드 입력 신호(SCIi) 상으로 수신된다. 내부 클록 생성기(543)는 ID 레지스터(561)용의 ID 클록 신호(Clk_id)를 생성한다. 도 3에 기재된 바와 같이, 커맨드는 ID 레지스터(561)로 로드되는 ID 넘버에서 시작한다. 비교기(577)는 ID 매치를 나타내기 위해 ID 매치 신호(Id_match)를 어써트한다. 그렇지 않으면, 비교기(577)는 ID 매치 신호(Id_match)를 어써트하지 않는다.

예시된 예에서는, ID 매치 신호(Id_match)는 활성이 높다. 이와 달리, ID 매치 신호(Id_match)는 활성이 낮을 수 있다. ID 매치 신호(Id_match)는 내부 클록 생성기(543) 및 OP 코드 디코더(583)를 작동하는 역할을 한다. 내부 클록 생성기(543)는, ID 매치 신호(Id_match)가 하이이면, 커맨드 해석기(563)의 OP 코드 레지스터(581)용 OP 코드 클록 신호(Clk_opc), 어드레스 레지스터(565)용 어드레스 클록 및 데이터 입력 레지스터(569)용 데이터 클록을 생성한다. 따라서, 커맨드의 OP 코드, 부가 어드레스 및 데이터는 OP 코드 디코더(583), 프리 디코더(567), 컨트롤러(571)에 의해 더 처리하기 위해 OP 코드 레지스터(581), 어드레스 레지스터(565) 및 데이터 입력 레지스터(569)로 조건부로 로드된다. ID 매치가 존재하지 않는 이벤트에서는, 내부 클록 생성기(543)는 메모리 장치가 커맨드로부터 OP 코드, 부가 어드레스 및 데이터를 로드할 필요가 없기 때문에, OP 코드 클록 신호(Clk_opc), 어드레스 클록 신호(Clk_add) 및 데이터 클록 신호(Clk_data)를 생성 하지 않는다. ID 매치 신호(Id_match)가 로우(low)일 때, 내부 동작은 (클록을 생성하지 않음으로써) 정지되어 불필요한 전력 소비가 회피될 수 있다. 예를 들어, OP 코드 디코더(583)는 동작하지 않고, 컨트롤러(571)는 메모리 뱅크 동작을 작동하지 않는다. OP 코드 디코더(583) 뒤에 놓이는 뱅크 컨트롤 및 다른 로직 블록은 OP 코드 디코더(583)의 결과에 의해 컨트롤된다. 이로 인해, 전력 절감을 이룰 수 있다. CMOS 로직 내에 하이 또는 로우 상태를 홀딩하면, 누설 전류가 매우 낮아지므로, 전력 소비가 낮아진다.

예시된 예에서는, 멀티플렉서(533)는 ID 매치 신호(Id_match)가 하이인지에 의거하여 커맨드 입력 신호(SCI(i+1))로서 커맨드 입력 신호(SCIi)를 조건부로 전달한다. 이것이 끊기(truncation)에 관한 것일지라도, 그 동작은 클록 생성과 조합하여 제공되기 때문에 여기에 간략하게 설명된다. ID 매치 신호(Id_match)가 로우이면, 멀티플렉서(533)의 출력은 커맨드 입력 신호(SCIi)를 전달하여, 후속 메모리 장치들(예컨대, 메모리 장치(i+1))이 커맨드를 수신할 수 있게 된다. 그러나, 매치가 존재하면, 커맨드 입력 신호(SCI(i+1))는 데이터가 데이터 출력 레지스터(573)로부터 판독되지 않는 한, 스테이틱(static) 데이터를 포함하는 데이터 출력 레지스터(573)의 출력에 의해 제공된다. 이로 인해, 커맨드 입력 신호(SCIi)와 달리 커맨드 입력 신호(SCI(i+1))는 전이가 없어진다. 이로 인해 후속 메모리 장치들이 전력 절감된다. 여기에 제시된 예들은 끊기를 위해 멀티플렉서를 사용하지만, 더욱 구체적으로는, 어떠한 데이터 경로 셀렉터가 실현될 수 있다. 더욱 구체적으로는, 커맨드 입력 신호(SCI(i+1))는 커맨드 입력을 발송하는 것보다 전이를 생성하지 않는 어떤 것에 접속될 수 있다. 예를 들어, 출력은 접지에 접속될 수도 있다. 끊기의 더욱 상세한 설명은 끊기 실시예로서 이후에 제공된다.

도 5에 도시된 내부 클록 생성기(543)는 상술한 기능을 실현하는 적절한 회로를 포함한다. 회로 예는 도 7을 참조하여 후술할 것이다.

동작 시에, OP 코드 레지스터(581)는 OP 코드 클록이 특정 장치에 대해 인에이블되었을 때 즉, 커맨드가 특정 장치의 ID와 매치된 ID를 포함할 때, 수신된 커맨드로부터 OP 코드를 포함한다. OP 코드 레지스터(581)의 컨텐츠는 OP 코드 디코더(583)에 ip_opc<n-1:0>으로서 제공된다. ID 매치 신호(Id_match)가 하이이면, OP 코드 디코더(583)는 OP 코드(ip_opc<n-1:0>)를 디코드한다. OP 코드 디코더(583)는 OP 코드 레지스터(581)로부터의 OP 코드(ip_opc<n-1:0>)의 디코드된 버전인 디코드된 OP 코드(Idop)를 출력한다. 그러나, ID 매치 신호(Id_match)가 로우이면, OP 코드 디코더(583)는 OP 코드(ip_opc<n-1:0>)를 디코드하지 않는다. 디코드된 OP 코드(Idop)는 특정 구현예이고, 예를 들어, OP 코드의 실행을 위한 어떤 하나 이상의 적절한 신호를 포함할 수도 있다.

도 7은 도 5에 도시된 내부 클록 생성기(543)를 도시한다. 도 7을 참조하면, 내부 클록 생성기(543)는 ID 클록 생성기(611), OP 코드 클록 생성기(613), 어드레스 클록 생성기(615) 및 데이터 클록 생성기(617)를 포함한다. ID 클록 생성기(611) 및 OP 코드 클록 생성기(613)의 상세는 도 8A를 참조하여 아래에 제공되는 한편, 어드레스 클록 생성기(615) 및 데이터 클록 생성기(617)의 상세는 도 8B를 참조하여 아래에 제공된다.

클록 생성기들(611, 613, 615, 617)의 각각은 버퍼링된 클록 신호(Isck) 및 버퍼링된 커맨드 스트로브 신호(Iscsi)를 수신하도록 접속된다. ID 클록 생성기(611)는 버퍼링된 커맨드 스트로브 신호(Iscsi)가 인에이블될 때 시작하여, 착신 커맨드의 ID 넘버를 처리하기에 충분한 전이를 갖는 ID 클록 신호(Clk_id)를 생성한다. 내부 클록 생성기(543)는 ID 매치 신호(Id_match)를 수신하여, 커맨드를 처리하는 데 사용되는 OP 코드 클록 신호(Clk_opc), 어드레스 클록 신호(Clk_add), 데이터 클록 신호(Clk_data)를 생성할지를 판정한다. 어드레스 클록 생성기(615) 및 데이터 클록 생성기(617)는 커맨드 내에 어드레스 및 데이터가 존재하는지를 나타내는 OPM1, OPM2, OPM3을 포함하는 디코드된 OP 코드 신호(Idop)를 수신하도록 접속된다.

도 8A는 도 7에 도시된 ID 클록 생성기(611) 및 OP 코드 클록 생성기(613)를 도시한다. 도 8A를 참조하면, ID 클록 생성기(611)는 버퍼링된 클록 신호(Isck)를 수신하기 위한 클록 입력(IN) 및 버퍼링된 커맨드 스트로브 신호(Iscsi)를 수신하기 위한 인에이블 입력(EN)을 갖는 카운터(651)를 포함하고, 그 출력(OUT)으로부터의 카운트 출력 신호가 카운트 판별기(653)에 공급된다. 카운트 판별기(653)로부터의 출력 신호(655)는 AND 게이트(657)에 공급된다. 카운트가 시작할 때, 신호(655)는 하이가 된다. 카운트가 미리 정해진 카운트 넘버(예컨대, ID의 비트 넘버에 대응하는 8)에 도달하여, 신호(655)는 로우가 된다. 신호(655)의 하이 상태(VI1 클록 사이클) 동안, 클록 신호(Isck)의 클록 펄스들은 AND 게이트(657)를 통과하여, ID 클록 신호(Clk_id)가 제공된다.

유사하게, OP 코드 클록 생성기(613)는 카운터(661), 카운트 판별기(663) 및 AND 게이트(667)를 포함한다. 카운터(661)의 입력(IN)은 클록 신호(Isck)를 수신하고, 인에이블 입력(EN1)은 ID 매치 신호(Id_match)를 수신하며, 다른 인에이블 입력(EN2)은 버퍼링된 커맨드 스트로브 신호(Iscsi)를 수신한다. 카운터(661)가 Id_match 및 커맨드 스트로브 신호(Isci)에 의해 인에이블될 때, Isck의 클록을 카운트한다. 카운트를 시작할 때, 판별 신호(665)가 하이가 되고 카운트는 미리 정해진 카운트 넘버(예컨대, OP 코드의 비트 수에 대응하는 8)에 도달하여, 신호(665)가 로우가 된다. 신호(665)의 하이 상태(VI2 클록 사이클) 동안, 클록 신호(Isck)의 클록 펄스들이 AND 게이트(667)에 전달되어, OP 코드 클록 신호(Clk_opc)가 제공된다.

도 8B는 도 7에 도시된 어드레스 클록 생성기(615) 및 데이터 클록 생성기(617)를 도시한다. 도 8B를 참조하면, 어드레스 클록 생성기(615) 및 데이터 클록 생성기(617)는 ID 매치 신호(Id_match)가 어써트되기만 하면 동작한다. 어드레스 클록 생성기(615)는 카운터(671), 카운트 판별기(673), 한계값 회로(675) 및 AND 게이트(677)를 포함한다. 한계값 회로(675)는 임시 등록 디코더(676) 및 레지스터(678)를 포함한다. 카운터(671)는 ID 매치 신호(Id-match) 및 버퍼링된 커맨드 스트로브 신호(Iscsi)에 이어서, 그 카운트 입력(IN)에 공급되는 버퍼링된 클록 신호(Isck)의 카운트 펄스들에 의해 작동된다.

도 8B를 참조하면, 디코드된 OP 코드 신호(Idop)에 포함되는 3 비트 동작 모드 신호들(OPM1, OPM2 및 OPM3)이 한계값 회로(675)의 임시 등록 디코더(676)에 공 급된다. 임시 등록 디코더(676)는 OPM1, OPM2 및 OPM3을 디코드하고, 그 디코드된 값 VI3이 레지스터(678)에 등록된다. 카운트 판별기(673)는 카운터(671)에 의한 카운트가 레지스터(678)에 홀딩된 OPM1, OPM2 및 OPM3에 의해 정해진 한계값 VI3에 도달하였는지를 판정한다. 카운트 판별기(673)는 버퍼링된 클록 신호(Isck)를 수신하는 AND 게이트(677)에 카운트 판별 출력 신호(675)를 제공한다. 카운트 판별 출력 신호(675)는 카운터(671)가 카운팅을 시작할 때 "하이"가 되고 카운트가 한계값 VI3에 도달할 때 "로우"가 된다. 신호(675)에 응답하여 게이팅(gating)함으로써, AND 게이트(677)는 어드레스 클록 신호(Clk_add)에 포함될 VI3 클록을 출력한다. 이 예에서는, OPM1, OPM2 및 OPM3에 의해 정해지는 VI3은 칼럼 및 로우 어드레스들의 총 비트 수를 나타낸다. 어드레스 클록 생성기(615)는 가변하는 수의 펄스들에 따라 어드레스 클록의 생성을 허용하며, 펄스들의 수는 OPM1, OPM2 및 OPM3에 기초하여 판정된다. 물론, 펄스들의 수가 일정하면, OP 코드 클록 생성에 사용되는 것과 유사한 회로가 채용될 수 있다. 어드레스 클록의 길이를 판정하기 위한 다른 메커니즘이 채용될 수 있다.

유사하게, 데이터 클록 생성기(617)는 카운터(681), 카운트 판별기(683), 한계값 회로(685) 및 AND 게이트(687)를 포함한다. 한계값 회로(685)는 데이터 등록 디코더(686) 및 레지스터(688)를 포함한다. 데이터 등록 디코더(686)의 디코딩 기능은 임시 등록 디코더(676)의 기능과 상이하다. 카운터(681)는 ID 매치 신호(Id_match) 및 버퍼링된 커맨드 스트로브 신호(Iscsi)에 의해 작동된 후, 버퍼링된 클록 신호(Isck)의 펄스를 연속적으로 카운트하며, Isck는 입력 IN에 입력된다. 디코드된 OP 코드 신호(Idop)의 3 비트 동작 모드 신호들(OPM1, OPM2 및 OPM3)은 데이터 등록 디코더(686)에 의해 디코드되며, 그 디코드된 값 VI4는 레지스터(688)에 등록된다.

카운트 판별기(683)는 카운터(681)에 의한 카운트가 레지스터(688)에 홀딩된 OPM1, OPM2 및 OPM3에 의해 정해진 한계값 VI4에 도달하였는지를 판정한다. 카운트 판별기(683)는 카운트 판별 출력 신호(685)를 AND 게이트(687)에 제공한다. 카운트 판별 출력 신호(685)는 카운터(681)가 카운팅을 시작할 때 "하이"가 되고 카운트가 한계값 VI4에 도달할 때 "로우"가 된다. 신호(685)에 응답하여 게이팅함으로써, AND 게이트(687)는 데이터 클록 신호(Clk_data)에 포함될 VI4 클록을 출력한다. 이 예에서는, OPM1, OPM2 및 OPM3에 의해 정해지는 VI4는 데이터의 총 비트 수를 나타낸다. 따라서, 데이터 길이는 OPM1, OPM2 및 OPM3에 기초하여 판정된다.

다른 구현 예에서, 데이터 클록의 길이는 커맨드 스트로브 신호(SCSi)가 메모리 컨트롤러에 의해 얼마나 길게 어써트되는지에 의거하여 판정된다. 그러한 구현 예에서, 데이터 클록 신호(Clk_data)의 생성은 하이에서 로우로의 OP 코드 스트로브 신호(SCSi)의 전이에 의해 정지되며, 카운터(681)가 OPM1, OPM2 및 OPM3에 의해 정해지는 바와 같이 VI4에 도달했을 때를 판정하는 카운트 판별 회로(683)에 의해 정지되지는 않는다. 따라서, 그러한 구현 예들은 카운터(681), 카운트 판별 회로(683), 또는 한계값 회로(685)를 갖지 않을 수도 있다. 오히려, 그러한 구현 예들은 임의의 적절한 회로가 제공되어, 데이터 클록 신호(Clk_data)의 생성이 하이에서 로우로의 커맨드 스트로브 신호(SCSi)의 전이 시에 시작 및 완료하게 된다.

도 9A는 커맨드가 특정 장치의 ID와 매치하는 ID를 포함하여 수신된 것으로 가정하는 도 6에 도시된 회로에 의해 생성되는 신호들의 예의 시그널링도이다. 시그널링도는 커맨드 스트로브 신호(SCSi), ID 매치 신호(Id_match), OP 코드(ip_opc<n-1:0>) 및 디코드된 OP 코드(Idop)를 포함한다. 이 예에서는, ID 매치가 존재하며, 따라서 ID 매치 신호(Id_match)가 어써트된다고 가정한다. 이로 인해 OP 코드(ip_opc<n-1:0>)가 디코드되어 디코드된 OP 코드(Idop)를 생성하게 된다.

도 9B는 커맨드가 특정 장치의 ID와 매치하는 ID를 포함하여 수신된 것으로 가정하는 도 6에 도시된 회로에 의해 생성되는 신호들의 예의 시그널링도이다. 시그널링도는 버퍼링된 OP 코드 스트로브 입력 신호(Iscsi), ID 매치 신호(Id_match), OP 코드(ip_opc<n-1:0>) 및 디코드된 OP 코드(Idop)를 포함한다. 이 예에서는, ID 매치가 존재하지 않는다고 가정한다. 따라서, ID 매치 신호(Id_match)가 어써트되지 않는다. 따라서, 입력 OP 코드는 커맨드의 OP 코드가 OP 코드 레지스터(581)에 로드되지 않기 때문에 미지값이다. 도 5를 참조하면, 이것은 OP 코드 클록 신호(Clk_opc)가 내부 클록 생성기(543)에 의해 생성되지 않은 것에 기인한다. 디코드된 OP 코드는 OP 코드 디코더(583)가 입력 OP 코드를 디코드하지 않기 때문에 로우이다.

ID 매치 신호(Id_match)는 OP 코드 디코딩을 개시하는 데 사용된다. ID 매치 신호(Id_match)는 항상 하이가 아니다. 오히려, ID 매치 신호(Id_match)는 직렬 접속된 장치들 내의 타깃 메모리 장치에서만 하이이다. OP 코드 디코더(583)가 ID 매치 신호(Id_match)를 취하므로 디코딩 로직으로부터의 무효 글리치(glitch) 로직 생성이 회피된다. ID 매치 신호(Id_match)는 OP 코드 디코더(583)의 결과를 컨트롤할 수 있다. 이 로직을 사용하여, ID 매치 신호(Id_match)가 로우일 때, OP 코드 디코더(583) 다음의 전류 생성이 감소될 수 있으며, 그에 따라 감소된 전력 소비가 실현될 수 있다.

도 10A는 장치 ID가 도 5에 도시된 회로에서의 커맨드 입력 신호(SCIi)의 착신 커맨드에 포함되는 ID와 매치하는 신호들의 예에 대한 시그널링도이다.

도 10A를 참조하면, 시그널링도는 클록 신호(SCK), 커맨드 스트로브 신호(SCSi), 버퍼링된 내부 클록 신호(Isck), ID 매치 신호(Id_match), ID 클록 신호(Clk_id), OP 코드 클록 신호(Clk_opc), 어드레스 클록 신호(Clk_add) 및 데이터 클록 신호(Clk_data)를 포함한다. ID 클록 신호(Clk_id)는 커맨드의 ID 넘버의 8 비트를 로드하기 위해 첫 번째 8 클록 사이클 동안 액티브(active)이다. 이 예에서, ID 넘버는 장치 어드레스와 매치한다고 가정한다. 따라서, ID 매치 신호(ID_match)가 어써트된다. 이로 인해 OP 코드 클록 신호(Clk_opc), 어드레스 클록 신호(Clk_add) 및 데이터 클록 신호(Clk_data)가 커맨드의 OP 코드, 부가 어드레스들 및 데이터를 로드하여 처리하기 위해 차례로 이후 생성된다.

도 10B는 장치 ID가 도 5에 도시된 회로에서의 커맨드 입력 신호(SCIi)에 포함되는 ID와 매치하지 않는 신호들의 예에 대한 시그널링도이다. 신호들은 도 9A의 신호들에 대응하고 동일하게 라벨 붙여진다. ID 클록 신호(Clk_id)는 커맨드의 ID 넘버의 8 비트를 로드하기 위해 첫 번째 8 클록 사이클 동안 액티브이다. 이 예에서, ID 넘버는 장치 어드레스와 매치하지 않는다고 가정한다. 따라서, ID 매치 신호(ID_match)가 로우를 유지한다. 이로 인해 클록 생성이 OP 코드 클록 신호(Clk_opc), 어드레스 클록 신호(Clk_add) 및 데이터 클록 신호(Clk_data)에 대해 정지된다. 예시된 예에서, 이것은 10번째 클록 사이클 근방에서 일어난다. 그러므로, OP 코드 클록 신호(Clk_ope)는 ID 매치 신호(Id_match)가 로우를 유지하는 이벤트에서 생성되지 않는다. 그러나, 도 10B에 도시된 바와 같이, 회로 성능 및 클록 주파수에 의존하여, 하나의 펄스가 그 생성이 정지되기 전에 OP 코드 클록 신호(Clk_opc)에 대해 생성될 수도 있다.

도 11은 복수의 장치를 포함하는 직렬 상호접속 배열을 갖는 시스템을 도시한다. 도 11의 시스템은 도 2에 도시된 시스템에 대응하고, 그에 따라, 도 11에 도시된 장치들은 도 2의 장치와 유사한 구성을 갖는다. 커맨드 및 데이터 스트로브 신호들과 같은 컨트롤 신호들은 간략화하기 위한 목적으로 도 11에서는 도시되지 않음에 유의하라.

도 11을 참조하면, 시스템(710)은 직렬로 접속되는 복수의 메모리 장치를 포함한다. 시스템(710)은 직렬 링크들을 통해 상호접속되는 복수의 메모리 장치(730-1, 730-2, 730-3, …, 730-15)와 함께 메모리 컨트롤러(720)를 포함한다. 직렬 링크들은 공통 동작 경로(741)를 형성한다. 메모리 장치들(730-1, 730-2, 730-3, …, 730-15)의 각각은 각각 ID 매치 및 커맨드 발송 회로(734-1, 734-2, 734-3, …, 734-15) 및 각각 컨트롤 로직 회로(732-1, 732-2, 732-3, …, 732-15)를 갖는다. ID 매치 및 커맨드 발송 회로는 입력 커맨드를 취하여 다음의 장치로 발송하는 역할을 담당한다. 예시된 예에서는, 각 메모리 장치 내의 ID 매치 및 커맨드 발송 회로는 D-FF를 구성하도록 도시되어 있다. ID 매치 및 커맨드 발송 회로와 컨트롤 로직 회로의 더욱 상세한 예는 도 8의 것과 유사하다. 예시된 예에서는 15개의 메모리 장치들(730-1, 730-2, 730-3, …, 730-15)이 도시되어 있다. 그러나, 더욱 구체적으로는, 임의의 적절한 수의 메모리 장치가 존재할 수도 있다.

동작 시에, 메모리 컨트롤러(720)는 공통 동작 경로(741)를 통해 커맨드들을 전송한다. 메모리 장치들(730-1, 730-2, 730-3, …, 730-15)의 각각에 대해, 각각의 컨트롤 로직 회로(732-1, 732-2, 732-3, …, 732-15)는 메모리 장치에 어드레스되는 커맨드들에 대해서는 정상 전력 소비로 동작하고, 메모리 장치에 어드레스되지 않는 커맨드들에 대해서는 감소된 전력 소비로 동작한다. 예시된 예에서는, 메모리 컨트롤러(720)가 타깃 또는 지정된 장치인 제3 메모리 장치(730-3)에 어드레스된 커맨드를 전송한다고 가정한다. 커맨드는 지정된 메모리 장치(730-3)를 고유하게 식별하기 위해, 도 3에 기재된 바와 같은 ID 넘버("0010"의 이전 코드)를 포함한다.

제1 메모리 장치(730-1)는 커맨드 입력 신호(SCI1) 내에 포함된 커맨드를 수신하여, 그 커맨드가 다른 메모리 장치에 어드레스되는지를 판정하며, 따라서 그 컨트롤 로직 회로(732-1)는 감소된 전력 소비로 동작한다. 제1 메모리 장치(730-1)는 커맨드를 제2 메모리 장치(730-2)에 발송하고, 그 컨트롤 로직 회로(732-2)는 커맨드가 다른 메모리 장치에 어드레스되기 때문에 감소된 전력 소비로 유사하게 동작한다. 제2 메모리 장치(730-2)는 커맨드를 제3 메모리 장치(730-3)에 발송하 고, 그 컨트롤 로직 회로(732-3)는 커맨드가 제3 메모리 장치(730-3)에 어드레스되기 때문에 커맨드를 처리하기 위해 정상 전력 소비로 동작한다. 후속 메모리 장치들(즉, 제4 장치∼제15 장치(730-15))의 각각에 대해, 컨트롤 로직 회로(예컨대, 컨트롤 로직 회로(732-15)는 메모리 장치(730-15)에 어드레스되는 커맨드가 수신되지 않기 때문에, 감소된 전력 소비로 동작한다.

지정된 메모리 장치(730-3)와 다른 메모리 장치들은 743으로 나타낸 바와 같은 제1 영역에서 그들의 전력 소비를 감소시키는 점에 유의하라. 제1 영역(743)은 메모리 장치들(730-1, 730-2, …, 730-15)의 컨트롤 로직 회로(732-1, 732-2, …, 732-15)를 포함한다. 전력 소비는 다른 메모리 장치들이 커맨드를 처리하기 위해 그들의 컨트롤 로직 회로를 채용할 필요가 없기 때문에, 제1 영역(743)에서 감소된다. 지정된 메모리 장치(730-3)만이 커맨드를 처리한다. 일부 구현 예들에서는, 전력 소비는 커맨드 처리를 위해 사용되는 하나 이상의 클록 신호들을 생성하는 것으로부터 홀딩 오프함으로써 각 컨트롤 로직 회로(732-1, 732-2, …732-15)에서 감소된다. 하나 이상의 클록 신호들을 생성하는 것으로부터 홀딩 오프함으로써 전력 소비가 어떻게 감소될 수 있는지의 더욱 상세한 설명은 이후에 제공한다.

전력 소비는 후속하는 메모리 장치가 공통 동작 경로(741)를 통해 송신되는 커맨드를 수신할 필요가 없기 때문에 제2 영역(745)에서 감소될 수 있다. 그러나, 커맨드가 제3 메모리 장치(730-3)에 의한 출력(예컨대, 코어 메모리 출력, 또는 상태 레지스터 출력)을 요구하는 OP 코드를 포함하면, 제3 메모리 장치(730-3)는 후속하는 메모리 장치에 출력을 제공한다. 이 경우에, 장치로부터의 출력은 메모리 컨트롤러(720)로부터의 데이터 스트로브 신호에 의해 인에이블될 수도 있다. 이로 인해, 제2 영역(745)에서 로직 전이가 일어나 전력 소비를 초래한다. 커맨드는 원래 발송되지 않기 때문에 제2 영역(745)에서의 전력 소비의 감소는 여전히 존재한다. 커맨드를 끊음으로써 전력 소비가 어떻게 감소될 수 있는지의 더욱 상세한 설명은 아래에 제공한다.

전력 소비는 더 적은 로직 전이를 달성하기 위해 커맨드에 사용하는 OP 코드들의 적절한 세트를 설계함으로써 감소된다. 이것이 어떻게 달성될 수 있는지의 더욱 상세한 설명은 아래에 제공한다.

주어진 구현 예에서, 설계되지 않은 메모리 장치들의 컨트롤 로직 회로를 전력 감소시키기 위한 메커니즘, 및/또는 지정된 장치에 후속하는 장치들의 로직 전이를 감소시키기 위한 메커니즘, 및/또는 감소된 전이 OP 코드 세트들이 구현될 수 있다.

다른 구현 예에서, 전력 소비는 커맨드가 어드레스되는 메모리 장치에 후속하는 장치들에서 감소될 수 있다. 이것은 상호접속되는 메모리 장치들의 세트에서의 다음의 메모리 장치로 커맨드의 적어도 일부를 발송하지 않는 커맨드가 어드레스되는 메모리 장치에 의해 달성된다. 도 11의 특정 예에 있어서, 메모리 장치들(730-1, 730-2, 730-3, …, 730-15)의 각각에 대해, ID 매치 및 커맨드 발송 회로(734-1, 734-2, 734-3, …, 734-15)는 커맨드가 메모리 장치에 어드레스되지 않은 경우에만 커맨드를 발송한다. 제1의 2개의 메모리 장치들(730-1, 730-2)의 ID 매치 및 커맨드 발송 회로(734-1, 734-2)는 커맨드가 다른 메모리 장치에 어드레스 되기 때문에 커맨드를 발송한다. 그러나, 제3 메모리 장치(730-3)의 ID 매치 및 커맨드 발송 회로(734-3)는 후속하는 메모리 장치에 커맨드를 발송하지 않는다. 오히려, 제3 메모리 장치(730-3)의 ID 매치 및 커맨드 발송 회로(734-3)는 후속하는 메모리 장치에 실질적으로 정적인 출력을 제공한다. 주어진 커맨드를 판별하는 장치 내의 레이턴시(latency)가 자체에 어드레스되기 때문에, 커맨드의 부분은 후속하는 장치에 발송될 수 있다. 나머지는 커맨드를 판별하는 장치가 자체에 어드레스될 때 끊어진다. 이 방식으로, 제3 메모리 장치(730-3)의 ID 매치 및 커맨드 발송 회로(734-3)는 커맨드를 끊어, 후속하는 메모리 장치들이 전이가 없는 실질적으로 정적인 신호를 수신하게 된다. 실질적으로 정적인 신호로 인해 745로 나타낸 제2 영역에서 전이가 일어나지 않아, 전력 소비를 감소시킨다.

끊기를 특징으로 하는 실시예들에서, 주어진 메모리 장치가 수신된 커맨드가 그 장치용이라고 판정한 후에, 메모리 장치는 다음의 장치의 커맨드 입력에 커맨드 입력을 발송하지 않는다. 그러한 끊기를 특징으로 하는 시스템의 일례는 도 12을 참조하여 이하 설명한다.

도 12는 본 발명의 다른 실시예에 따르는 시스템을 도시한다. 도 12에 도시된 시스템 배열은 도 11의 것과 유사하다. 도 12를 참조하면, 시스템(810)은 메모리 컨트롤러(820) 및 복수의 장치를 갖는다. 특정 예에서는, 4개의 장치들이 직렬로 접속된다. 상이한 수의 장치들을 포함하는 다른 배열이 적용될 수 있다.

시스템(810)은 직렬로 접속되는 메모리 장치들(830-1, 830-2, 830-3, 830-4)을 갖는다. 장치들은 커맨드 입력용의 각각의 D-FF 및 커맨드 스트로브 신호용의 각각의 D-FF로 이루어지는 각각의 링크 발송 로직 회로를 갖는다. 클록(SCK)용의 공통 접속이 또한 도시되어 있다. 메모리 컨트롤러(820)로부터의 커맨드 출력은 링크들(841, 843, 845, 847, 849)을 포함하는 경로를 따르고, 메모리 컨트롤러(820)로부터의 커맨드 스트로브 신호는 링크들(851, 853, 855, 857, 859)을 포함하는 경로를 따른다. 끊기의 부재 시에, 메모리 컨트롤러(820)로부터의 커맨드 출력은 모든 링크들(841, 843, 845, 847)을 따라 전달되고, 커맨드 스트로브 신호는 모든 링크들(851, 853, 855, 857, 859)을 따라 전달될 것이다. 반대로, 끊기가 실행되는 경우, 커맨드 입력은 주어진 커맨드가 어드레스되는 장치를 따르는 링크들을 따라 전달되지 않는다. 메모리 컨트롤러가 유효 판독 데이터의 개시점을 알도록 판독 데이터가 데이터 스트로브 신호와 함께 링크들(84, 847, 849)을 통과하는 이벤트에서, 판독 동작이 지시될 때, 데이터 스트로브 신호는 스트로브 신호가 지정된 장치에 도달하더라도 끊기지 않는다.

예시할 목적으로, 도 12는 끊기를 구현하는 직렬 접속된 장치들의 직렬 상호접속 배열을 도시한다. 특정 예에서는, 커맨드가 제2 메모리 장치(830-2)에 어드레스된다. 메모리 컨트롤러(820)는 그 커맨드 출력으로부터 커맨드를 출력하고, 이것이 링크들(841, 843)을 따라 장치(830-2)로 발송된다. 커맨드는 제2 메모리 장치(830-2)의 장치 어드레스 DA=0001과 매치하는 ID 넘버 ID=0001을 포함한다. 제2 메모리 장치(830-2)는 ID 넘버에 매치가 존재한다고 판정할 때, 경로(845)를 따라 후속하는 장치(830-3)에 커맨드를 발송하지 않음으로써 커맨드 입력을 끊도록 동작한다. 결과는 후속 장치들(830-3, 830-4)이 전력을 덜 소비하는 것이다. 873 으로 전체적으로 표시된 장치들은 감소된 전력 소비로 동작할 수 있다. 후속하는 장치들의 링크 발송 로직은 커맨드를 처리할 필요가 없다.

도 13은 도 12에 도시된 시스템에 의해 생성되는 신호들의 예의 시그널링도이다. 도 13을 참조하면, 시그널링도는 제1 메모리 장치(830-1)로의 클록 신호(SCK), 커맨드 스트로브 신호(SCS1) 및 커맨드 입력 신호(SCI1), 제2 메모리 장치(830-2)로의 커맨드 스트로브 신호(SCS2) 및 커맨드 입력 신호(SCI2), 및 제3 메모리 장치(830-3)로의 커맨드 스트로브 신호(SCS3) 및 커맨드 입력 신호(SCI2)를포함한다. 제1 및 제2 메모리 장치(830-1, 830-2)로의 커맨드 입력 신호들(SCI1, SCI2)은 커맨드의 모든 비트를 포함하며, 이 예에서는, ID 넘버용의 8 비트, OP 코드용의 8 비트, 및 데이터용의 8 비트를 포함한다. 그러나, 제3 메모리 장치(830-3)으로의 커맨드 입력 신호(SCI3)는 ID 넘버의 8 비트 다음에 제2 메모리 장치(830-2)에 의해 끊어져 있다. 이것은 제2 메모리 장치(830-2)가 자신이 타깃 장치라고 판정했으므로, 후속하는 장치들(830-3, 830-4)은 커맨드를 필요로 하지 않기 때문이다.

도 14는 커맨드 끊기 특징을 구현하기 위한 메모리 장치의 회로 예를 도시한다. 도 14를 참조하면, 회로(930)는 커맨드 입력 신호(SCIi), 클록 신호(SCK), 커맨드 스트로브 신호(SCSi) 및 데이터 스트로브 신호(SDSi)를 수신한다. 모든 신호들은 각각의 입력 버퍼들(921, 923, 925, 927)에 의해 버퍼링된다. 커맨드 입력(SCIi) 및 클록 신호(SCK)는 차례로 멀티플렉서(933)에 접속되는 D-FF(931)에 공급된다. 멀티플렉서(933)는 커맨드 입력 신호(SCI(i+1))를 출력 버퍼(929)를 통해 다음의 장치(i+1)에 제공한다. 커맨드 스트로브 신호(SCSi)는 주변 로직 블록(960)에 제공된다. 데이터 스트로브 신호(SDSi)는 차례로 출력 클록 생성기(943) 및 레지스터(945)에 접속되는 출력 래치 생성기(941)에 공급된다. 코어 제어 블록 및 메모리 코어(950)는 레지스터(945)에 접속된다. 레지스터(945)는 멀티플렉서(933)에 대한 출력을 갖는다.

동작 시에, 회로(930)는 한편, 커맨드가 제i 장치에 어드레스되지 않을 때 커맨드 입력 신호(SCIi)를 SCI(i+1)로서 다음의 제(i+1) 장치에 발송하는 기능을 한다. 회로(930)는 다른 한편으로, 커맨드가 다음의 장치로 발송되는 것을 방지하기 위해 그 장치에 어드레스되는 커맨드의 수신 시에 출력 레지스터(945)에 출력 접속시켜, 그 장치로부터의 출력이 다음의 제(i+1) 장치용의 커맨드 입력 신호(SCI(i+1))로서 생성되게 한다.

커맨드 입력 신호(SCIi)는 D-FF(931)를 통해 멀티플렉서(933)에 공급된다. 멀티플렉서(933)는 커맨드 입력 신호(SCI(i+1))가 제i 커맨드 입력 신호(SCIi)로부터 또는 레지스터(945)의 출력으로부터 제공되는지를 판정한다. 멀티플렉서(933)는 ID 매치 신호(Id_match)가 하이인지에 의거하여 커맨드 입력 신호(SCIi)와 레지스터(945)의 출력 간에 선택하며, 메모리 장치가 선택되었을 때 하이이고 제i 메모리 장치가 선택되지 않은 때 로우이다. 예시된 예에서, ID 매치 신호(Id_match)가 도 5의 회로의 것에 대응하는 주변 로직 블록(960)에 의해 판정된다. 메모리 장치가 그 장치 어드레스와 매치하는 ID 넘버를 포함하는 커맨드를 수신할 때, ID 매치신호(ID_match)는 하이로 되고, 멀티플렉서(933)는 레지스터(945)의 출력(dout)을 선택하도록 스위치되어, dout이 SCI(i+1)로서 제공된다. DI 매치 신호(Id_match)가 로우이면, 커맨드 입력 신호(SCIi)가 SCI(i+1)로서 제공된다. 커맨드 입력 신호(SCIi)는 내부 로직 조합에 의해 판정되는 짧은 시간 동안 커맨드 입력 신호(SCI(i+1))로서 발송되고, (이 경우에는, 시간은 장치 ID 내의 클록에 필요한 다수의 사이클과 같다) 입력이 끊어진 후 레지스터(945)로부터의 고정된 출력값이 제(i+1) 커맨드 입력 신호(SCI(i+1))로서 송신된다.

dout으로부터 도출된 커맨드 입력 신호(SCI(i+1))는 출력 클록이 출력 클록 생성기에 의해 생성될 때까지 레지스터의 출력이 생성되지 않기(클록 아웃되기 때문에) 때문에 정적이고, 이것은 레지스터(945)가 출력하기 위해 어써트될 때까지 행해지지 않는다. 멀티플렉서(933)의 스위칭 동작으로 인해 후속하는 (다운스트림) 장치들이 제i 메모리 장치가 선택된 이벤트에서 정적인 레벨을 수신하게 된다. 따라서, 후속하는 장치들은 정적인 값을 취하고, 그 입력 및 출력 버퍼에서 전이가 일어나지 않는다. 그러나, 커맨드가 응답을 요구하는 판독 OP 코드인 OP 코드를 포함하면, 판독 데이터는 레지스터(945)의 외부로 클록되어 제(i+1) 커맨드 입력 신호(SCI(i+1))에 제공되는 한편, 데이터 스트로브 신호(SDSi)는 어써트됨에 유의하라.

레지스터(945)로부터 출력(dout)의 생성은 도 15를 참조하여 설명한다. 도 15는 도 14에 도시된 회로(930)에 의해 생성되는 신호들의 예의 시그널링도를 도시한다.

도 14 및 도 15를 참조하면, 시그널링도는 클록 신호(SCK), 데이터 스트로브 신호(SDSi), 출력 인에이블 신호(out_en), 시프트 클록 신호(shft_clk), 래치 신호(latch_signal) 및 데이터 출력(dout)을 포함한다. 동작은 판독 커맨드가 발행된 후 데이터 스트로브 신호(SDSi)가 어써트될 때 시작한다. 출력 래치 생성기(941)는 레지스터(945)에 코어 컨트롤 블록 및 메모리 코어(950)의 메모리 코어로부터 판독된 컨텐츠를 래치하도록 명령하기 위해 래치 신호(latch_signal)을 생성한다. 출력 래치 생성기(941)는 또한 출력 클록 생성기(943)를 인에이블시키기 위한 출력 인에이블 신호(out_en)를 생성한다. 출력 클록 생성기(943)는 출력 인에이블 신호(out_en)가 하이일 때 시프트 클록 신호(shft_clock)를 생성한다. 시프트 클록 신호(shft_clock)는 레지스터(945)로부터의 데이터를 클록시키는 데 사용된다. 따라서, 레지스터(945)로부터의 데이터 출력(dout)이 멀티플렉서(933)에 제공된다.

긴 커맨드 입력에 의한 기록 동작에 있어서, 이것은 동일한 효과를 갖고 작동한다. OP 코드가 ID 넘버를 갖고 입력되는 것이면 무엇이라도, ID 넘버가 장치의 것과 매치되면, ID 매치 신호(Id_match)가 어써트된 후 고정된 레벨의 데이터 출력(dout)이 커맨드 입력 신호(SCI(i+1))로서 다음의 장치에 송신된다. 선택된 장치 이후에, 선택되지 않은 장치들이 입력 및 출력 버퍼들에서도 전력 소비를 절감할 수 있다.

예시된 예에서는, 데이터의 끊기가 커맨드 입력 신호(SCIi)와 커맨드 입력 신호(SCI(i+1)) 사이에 실행된다. 커맨드 스트로브의 끊기도 실행될 수 있지만, 그것은 커맨드 입력 신호(SCIi)의 이른 끊기가 커맨드 입력 신호(SCIi)의 끊기 없 는 경우와 동일한 전력 소비를 갖도록 데이터와 비교할 때 커맨드 스트로브가 2개의 전이를 갖기 때문에, 총 전력 절감에 영향을 주지 않는다. 정적인 값이 커맨드 스트로브를 끊기 위해 레지스터(945)로부터 취해질 수 있다.

예시된 예에서는, 정적인 값이 레지스터(945)로부터 취해진다. 판독 동작 동안, 레지스터(945)로부터의 컨텐츠가 클록 아웃되어 다음의 커맨드 입력으로서 전송된다. 따라서, 판독 동작 동안 레지스터(945)로부터 정적인 값을 취하면 기존의 데이터 경로를 사용하게 된다. 그러나, 정적인 값은 정적인 값을 제공할 수 있는 어떠한 소스로부터 취해질 수 있다는 것을 이해할 것이다. 정적인 값은 예컨대, 서플라이 그라운드(supply ground)로부터 직접 취해질 수도 있다. 다른 구현 예들도 가능하다.

도 16은 끊기 특징에 의한 전력 소비와 선택된 장치 수 사이의 상관의 예를 도시한다. 도 16을 이하 참조하면, 그래프는 평균 I/O 전력 소비(Pav)(정규화된 값) 대 선택된 장치 수(Nvd)를 도시한다. 대략 선형 관계를 볼 수 있다. 이것은 선택된 장치 수가 더 클 때 전력 소비가 더 큰 것을 의미한다. 도 12를 참조하면, 이것은 전력 절감이 더 작아지는 결과를 초래하는 영역(873)이 더 작아지기 때문이다. 이 전력 소비는 어느 장치가 ID 넘버에 의해 선택되는지에 의존한다. 직렬 상호접속 배열에서의 최종 메모리 장치가 선택되면, I/O부에 대한 전력 절감은 끊기 실시예에 의해 기대될 수 없다. 그러나, 최종 메모리 장치가 아닌 메모리 장치가 선택되는 다른 경우에는, I/O부에 대한 전력 절감이 달성된다.

특정 시간에서의 전력 소비는 특정 기간에서의 로직 값의 전이의 수에 의해 영향을 받는다. 따라서, 더 적은 수의 로직의 전이를 초래하는 OP 코드를 할당할 수 있으면, 전력 절감이 달성될 수 있다. 이 기술로부터의 총 전력 절감이 상술한 것과 같은 다른 방법과 비교했을 때 작은 편이지만, 이 기술은 그럼에도 불구하고, 데이터가 타깃 메모리 장치에 도달하기 전에 선택되지 않은 메모리 장치들을 통해 흐를 때 입/출력 전력 소비를 감소시키기 위해 고려되어야 한다.

OP 코드를 설계하는 것은 OP 코드로 인한 전이가 데이터로 인한 전이보다 숫적으로 더 작아지는 경우에 총 전력 절감에 크게 영향을 주지 않을 수도 있다. 또한, 데이터는 랜덤 비트 조합을 포함할 수 있다. 그러나, 전력을 감소시키기 위한 OP 코드 고려는 다중 레지스터 액세스 같은 OP 코드 기반의 동작에 도움이 될 수도 있다.

표 2는 OP 코드와 대응하는 비트 전이의 수의 예를 도시한다.

[표 2]

OP 코드	전이
00h (0000 0000)	전이 없음
01h (0000 0001)	2회 전이(low_to_high, high_to_low)
02h (0000 0010)	2회 전이(low_to_high, high_to_low)
03h (0000 0011)	2회 전이(low_to_high, high_to_low)
04h (0000 0100)	2회 전이(low_to_high, high_to_low)
05h (0000 0101)	4회 전이
06h (0000 0110)	2회 전이(low_to_high, high_to_low)
07h (0000 0111)	2회 전이(low_to_high, high_to_low)
08h (0000 1000)	2회 전이(low_to_high, high_to_low)
09h (0000 1001)	4회 전이
0Ah (0000 1010)	4회 전이
0Bh (0000 1011)	4회 전이
0Ch (0000 1100)	2회 전이(low_to_high, high_to_low)
0Dh (0000 1101)	4회 전이
0Eh (0000 1110)	2회 전이(low_to_high, high_to_low)
0Fh (0000 1111)	2회 전이(low_to_high, high_to_low)

표 2는 00h로부터 0Fh까지의 16개의 가능한 OP 코드들을 포함한다. 다른 OP 코드들도 가능하다. 비트 전이들은 2개의 인접한 비트들이 상이한 값을 가질 때 카운트된다. 예를 들면, OP 코드 05h (0000 0101)는 4회 전이: 0->1, 1->0, 0->1, 및 1->0을 갖는다. 카운트된 비트 전이의 횟수는 도시되지 않은 인접한 비트들에 의해 일어날 수도 있는 가능한 비트 전이를 포함하지 않음에 유의하라. 예를 들어, 도 3을 참조하면, OP 코드에 ID 넘버가 앞서고, 데이터나 어드레스가 뒤따를 수도 있다. ID 넘버의 최하위 비트와 OP 코드의 최상위 비트 사이의 비트 전이는 고려되지 않는다. 유사하게, OP 코드의 최상위 비트와 어드레스나 데이터의 최하위 비트 사이의 비트 전이는 고려되지 않는다. 그러나, 그러한 비트 전이가 고려되었다면, 표에 표시된 값들은 상이할 것이다. 예를 들면, 제1 OP 코드 00h는 ID 넘버의 최하위 비트와 뒤따르는 데이터/어드레스의 최상위 비트가 1인지에 의존하는 2비트 전이까지 가질 수 있다. 그러한 앞서는/뒤따르는 전이들은 랜덤한 것으로 가정한다.

표 2에서, OP 코드의 일부는 4비트 전이를 갖는 한편, 나머지들은 2비트 전이만을 갖는다. 제1 OP 코드 00h는 0 전이를 갖는다. 전력 절감이 더 적은 비트 전이에 의해 실현될 수 있기 때문에 더 적은 전이를 수반하는 OP 코드들이 바람직하다. 따라서, OP 코드 세트는 더 적은 전이를 갖는 OP 코드들을 포함하도록 설계될 수 있다. OP 코드 세트의 일례는 예컨대, 00h, 01h, 02h, 03h, 04h, 06h, 07h, 08h, 0Ch, 0Eh 및 0Fh로 이루어질 수 있다. 다른 OP 코드 세트도 가능하다. 또한, OP 코드들은 그들의 통계적인 발생 가능성에 기초하여 할당될 수 있다. 가장 비번하게 사용되는 동작들은 더 적은 전이를 갖는 OP 코드들과 관련될 수 있는 한 편, 최소의 빈도로 사용되는 동작은 더 많은 전이를 갖는 OP 코드들과 관련될 수 있다.

상술한 실시예들에서, 장치 구성요소들 및 회로들은 간략화를 위해 도면에서 도시된 바와 같이 서로 접속된다. 본 발명의 실제 애플리케이션에서는, 소자들, 회로들 등이 서로 직접 접속되어도 된다. 물론, 소자들, 회로들 등이 장치들 또는 기기의 동작에 필요한 다른 소자들, 회로들 등을 통해 서로 간접적으로 접속되어도 된다. 따라서, 장치들 및 기기의 실제의 배열에서는, 소자들 및 회로들은 직접 또는 간접적으로 결합되거나 서로 접속된다.

상술한 본 발명의 실시예들은 예로서만 의도된다. 변경, 변형 및 수정이 여기에 첨부된 청구항들에 의해서만 정해지는 발명의 범위로부터 벗어남 없이 당업자에 의해 특정 실시예들에 대해 실현될 수 있다.

Claims

반도체 장치들의 직렬 상호접속 배열에 사용하는 반도체 장치로서,

ID 넘버, 데이터 저장 명령 및 데이터를 포함하는 커맨드를 수신하는 커맨드 회로;

상기 반도체 장치의 장치 어드레스를 저장하도록 구성된 저장 소자;

데이터를 저장하도록 구성된 메모리;

정적인 값 데이터를 제공하도록 구성된 정적인 값 제공자;

어드레스 된다는 판정 혹은 어드레스되지 않는다는 판정의 판정 결과를 제공하기 위해, 상기 수신된 커맨드의 ID 넘버 및 상기 저장소자에 저장된 장치 어드레스에 기초하여 상기 수신된 커맨드가 상기 반도체 장치에 어드레스 되었는지를 판정하도록 구성된 판정자; 및

상기 어드레스 된다는 판정의 판정 결과에 응답하여 상기 메모리에 데이터를 저장하기 위한 데이터 저장 명령을 처리하고, 상기 어드레스 된다는 판정의 판정 결과에 응답하여 상기 직렬 상호접속 배열상의 후속하는 반도체 장치에 상기 정적인 값 제공자로부터 정적인 값 데이터에 해당하는 정적인 신호를 제공하도록 구성된 코어 회로를 포함하는, 반도체 장치.
청구항 1에 있어서, 상기 판정자는

상기 수신된 커맨드의 ID 넘버가 상기 저장 소자에 저장된 장치 어드레스에 해당되면 어드레스된 판정; 혹은

상기 수신된 커맨드의 ID 넘버가 상기 저장 소자에 저장된 장치 어드레스에 해당되지 않으면 어드레스되지 않은 판정의 판정결과를 제공하도록 구성된, 반도체 장치.
청구항 2에 있어서,

상기 코어 회로는 커맨드들을 처리하기 위한 적어도 하나의 클록을 생성하는 내부 클록 생성기를 포함하고;

각 커맨드에 대해,

상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치한다고 판정할 때 인에이블(enable)되며, 그에 의해 상기 코어 회로는 정상 전력 소비로 동작하고;

상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하지 않는다고 판정할 때 디스에이블되며, 그에 의해 상기 코어 회로는 감소된 전력 소비로 동작하는, 반도체 장치.
청구항 3에 있어서,

수신된 각 커맨드에 대해, 상기 커맨드 회로는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하지 않으면 상기 커맨드를 발송하는, 반도체 장치.
청구항 4에 있어서, 각 커맨드는 상기 데이터 저장 명령을 나타내는 OP 코드를 더 포함하고, 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면 OP 코드 클록을 생성하는 OP 코드 클록 생성기를 포함하며, 상기 OP 코드 클록은 상기 코어 회로에 의한 상기 커맨드의 OP 코드의 처리를 용이하게 하는, 반도체 장치.
청구항 5에 있어서, 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면 데이터 클록을 생성하는 데이터 클록 생성기를 포함하며, 상기 커맨드의 OP 코드는 상기 커맨드에 포함되는 데이터가 존재하는 것을 나타내고, 상기 데이터 클록은 상기 코어 회로에 의한 상기 커맨드의 데이터의 처리를 용이하게 하는, 반도체 장치.
청구항 5에 있어서, 각 커맨드는 어드레스 정보를 더 포함하고, 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면 어드레스 클록을 생성하는 어드레스 클록 생성기를 포함하며, 상기 커맨드의 OP 코드는 상기 커맨드에 포함되는 메모리 어드레스 정보가 존재하는 것을 나타내고, 상기 어드레스 클록은 상기 코어 회로에 의한 상기 커맨드의 어드레스 정보의 처리를 용이하게 하는, 반도체 장치.
청구항 5에 있어서, 각 커맨드는 어드레스 정보 및 데이터를 더 포함하고, 상기 내부 클록 생성기는 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면 어드레스 및 데이터 클록들을 생성하는 어드레스 및 데이터 클록 생성기를 포함하며, 상기 커맨드의 OP 코드는 상기 커맨드에 포함되는 어드레스 정보 및 데이터가 존재하는 것을 나타내고, 상기 어드레스 및 데이터 클록은 상기 코어 회로에 의한 상기 커맨드의 어드레스 및 데이터의 처리를 용이하게 하는, 반도체 장치.
청구항 3에 있어서, 상기 코어 회로는 상기 적어도 하나의 클록에 응답하여 상기 메모리에 데이터 저장을 수행하는, 반도체 장치.
청구항 1에 있어서, 상기 판정자는,

상기 커맨드가 상기 ID 넘버에 기초하여 상기 반도체 장치에 어드레스되는지를 판정하는 ID 매치 판정자로서, 각 커맨드에 대해 상기 커맨드의 ID 넘버와 상기 반도체 장치의 장치 어드레스를 비교함으로써 상기 커맨드가 상기 반도체 장치에 어드레스되는지를 판정하는, ID 매치 판정자를 포함하며,

(a) 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하지 않으면, 어드레스되지 않은 판정의 판정 결과가 제공되고;

(b) 상기 커맨드의 ID 넘버가 상기 반도체 장치의 장치 어드레스와 매치하면, 어드레스된 판정의 결과가 제공되는, 반도체 장치.
청구항 9에 있어서,

상기 코어 회로는 판독 출력을 제공하고, 정적인 출력은 판독 동작이 정지 중인 동안 생성되는 상기 정적인 값 제공자로부터의 출력을 포함하는, 반도체 장치.
청구항 9에 있어서, 상기 코어 회로는 상기 메모리로부터의 가장 최근에 판독된 출력을 포함하는 레지스터를 더 포함하고, 상기 메모리로부터의 출력은 상기 레지스터의 출력을 포함하는, 반도체 장치.
청구항 3에 있어서, 상기 코어 회로는,

상기 매치에 응답하여 정상 전력 동작을 수행하도록 수신된 상기 커맨드를 실행하는 프로세서를 포함하는, 반도체 장치.
청구항 13에 있어서, 상기 코어 회로는,

상기 프로세서가 상기 매치에 응답하여 상기 정상 전력 동작을 수행할 수 있게 하는 인에이블링 회로를 더 포함하는, 반도체 장치.
청구항 14에 있어서, 상기 인에이블링 회로는,

상기 프로세서가 드라이빙 신호에 응답하여 상기 정상 전력 동작을 수행하도록 상기 매치에 응답하여 상기 프로세서에 드라이빙 신호를 제공하는 드라이빙 신호 제공자를 포함하는, 반도체 장치.
청구항 1에 있어서, 상기 코어 회로는

상기 ID 넘버를 포함하는 커맨드를 수신하는 입력 접속;

출력 접속;

(a) 상기 ID 넘버가 상기 장치 어드레스와 매치하면, 상기 커맨드를 처리하는 데 사용되는 내부 클록 신호들을 생성하고,

(b) 상기 ID 넘버가 상기 장치 어드레스와 매치하지 않으면, 상기 내부 클록 신호들의 생성을 연기하는,

내부 클록 생성기를 포함하는, 반도체 장치.
청구항 16에 있어서,

(a) 상기 ID 넘버가 상기 장치 어드레스와 매치하지 않으면, 상기 커맨드를 출력 인터페이스를 통해 발송하고,

(b) 상기 ID 넘버가 상기 장치 어드레스와 매치하면, 정적인 출력을 상기 출력 인터페이스를 통해 제공하는,

데이터 경로 셀렉터를 더 포함하는, 반도체 장치.
청구항 1에 있어서, 상기 코어 회로는 상기 장치에 어드레스되는 착신 커맨드들을 처리하는 프로세서를 포함하는, 반도체 장치.
청구항 18에 있어서, 상기 메모리는 상기 프로세서에 의해 액세스되도록 구성되는, 반도체 장치.
삭제
청구항 3에 있어서, 상기 커맨드 회로는,

어드레스되지 않는다는 판정의 판정 결과에 응답하여 수신된 상기 커맨드를 상기 직렬 상호접속 배열의 후속하는 반도체 장치에 발송하거나;

어드레스된다는 판정의 판정 결과에 응답하여 정적인 신호를 상기 직렬 상호접속 배열의 후속하는 반도체 장치에 제공하도록 구성되며,

상기 반도체 장치로부터의 정적인 신호에 응답하여, 상기 직렬 상호접속 배열의 후속하는 반도체 장치의 코어 회로가 감소된 전력 소비로 동작하는, 반도체 장치.
청구항 21에 있어서, 정적인 신호는 고정된 레벨의 정적인 값의 데이터를 갖는, 반도체 장치.
청구항 22에 있어서, 상기 고정된 레벨의 정적인 값의 데이터는 레벨 전이가 없으며, 상기 직렬 상호접속 배열의 후속하는 반도체 장치에 의해 수신되는, 반도체 장치.
청구항 1에 있어서,

정적인 값의 데이터를 유지하도록 구성된 레지스터 또는,

그라운드 레벨의 정적인 신호인 서플라이 그라운드(supply ground)를 제공하도록 구성된 소스를 더 포함하는, 반도체 장치.
청구항 24에 있어서, 상기 레지스터는 메모리로부터 판독된 데이터를 유지하도록 구성되는, 반도체 장치.