KR970029077A - 보존된 어드레싱을 이용하는 메모리 장치 및 이를 이용한 시스템 및 방법 - Google Patents

보존된 어드레싱을 이용하는 메모리 장치 및 이를 이용한 시스템 및 방법 Download PDF

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Abstract

메모리 서브시스템(20)은 제1메모리 뱅크(200a)를 포함하며, 상기 제1메모리 뱅크는 메모리 셀 어레이(201a), 어레이(201a)의 행을 선택하는 행 디코더(202a), 및 어레이(201b)의 적어도 한 열을 선택하는 열 디코더(204a)를 갖는다. 메모리 서브시스템(20)은 또한 제2메모리 뱅크(200b)를 포함하며, 상기 제2메모리 뱅크는 메모리 셀 어레이(201b), 어레이(201b)의 행을 선택하는 행 디코더(202b), 및 어레이(201b)의 적어도 한 열을 선택하는 열 디코더를 포함한다. 어드레스 제어 회로(205,206,207)는 제1뱅크(200a)의 행 디코더 (202a) 및 제2뱅크(200b)의 열 디코더(204b)에 제1세트의 어드레스 비트를 제공하기 위해 포함된다. 어드레스 제어 회로(205,206,207)는 또한 제1뱅크 (200a)의 열 디코더(204a)와 제2뱅크(200b)의 행 디코더(204b)에 제2세트의 어드레스 비트를 제공한다.

Description

보존된 어드레싱을 이용하는 메모리 장치 및 이를 이용한 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 원리에 따라 어드레싱 보존을 갖는 다중 뱅크 메모리 서브시스템의 기능적 블록도,
제3도는 제2도의 다중 뱅크 메모리 시스템에 의해 실행되는 (판독)동작의 예를 설명하는 타이밍도.

Claims (22)

  1. 메모리 서브시스템에 있어서; 메모리 셀 어레이, 상기 어레이의 행을 선택하는 행 디코더, 및 상기 어레이의 적어도 한 열을 선택하는 열 디코더를 포함하는 제1메모리 뱅크; 메모리 셀 어레이; 상기 어레이의 행을 선택하는 행 디코더; 및 상기 어레이의 적어도 한 열을 1선택하는 열 디코더를 포함하는 제2메모리 뱅크; 제1세트의 어드레스 비트를 상기 제1뱅크의 상기 행 디코더와 상기 제2뱅크의 상기 열 디코더에 제공하고 제2세트의 어드레스 비트를 상기 제1뱅크의 상기 열 디코더와 상기 제2뱅크의 상기 행 디코더에 제공하는 어드레스 제어 회로를 구비하는 것을 특징으로 하는 메모리 서브시스템.
  2. 제1항에 있어서, 상기 어드레스 제어 회로는 어드레스 변환기를 구비하는 것을 특징으로 하는 메모리 서브시스템.
  3. 제2항에 있어서, 상기 어드레스 변환기는 변환 예상 버퍼를 구비하는 것을 특징으로 하는 메모리 서브시스템.
  4. 제1항에 있어서, 상기 메모리 셀 어레이는 동적 랜덤 액세스 메모리 셀 어레이를 구비하는 것을 특징으로 하는 서브시스템.
  5. 제1항에 있어서, 상기 메모리 셀 어레이는 정적 랜던 액세스 메모리 셀 어레이를 구비하는 것을 특징으로 하는 서브시스템.
  6. 메모리 장치에 있어서; 메모리 셀 어레이, 행 어드레스에 응답하여 상기 어레이내 셀의 행을 선택하는 행 디코더, 및 열 어드레스에 응답하여 선택된 행을 따라 적어도 한 셀에 액세스하는 행 디코더를 각각 포함하는 다수의 메모리 뱅크; 및 어드레스 제어 회로로서; 제1 및 제2세트의 어드레스 비트를 수신하고; 상기 제1세트의 어드레스 비트를 상기 뱅크중 선택된 제1뱅크의 상기 행 디코더에 제공하고 상기 제2세트의 어드레스 비트를 상기 제1뱅크의 상기 어레이내의 적어도 하나에 선택된 셀에 액세스하기 위해 상기 제1뱅크의 상기 열 디코더에 제공하며; 상기 제1세트의 어드레스 비트를 상기 뱅크중 선택된 제2뱅크의 상기 열 디코더에 제공하고 상기 제2세트의 어드레스 비트를 상기 제2뱅크의 상기 어레이내의 적어도 하나의 선택된 셀에 액세스하기 위해 상기 제2선택된 뱅크의 상기 행 디코더에 제공하도록 동작하는, 상기 어드레스 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 어드레스 제어 회로는 전환 예상 버퍼를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서, 상기 어드레스 제어 회로는; 상기 제1 및 제2세트의 어드레스 비트를 수신하여 조정하는 어드레스 변환기; 상기 어드레스 변환기를 상기 메모리 뱅크 각각의 상기 행 디코더에 인터페이스하는 행 어드레스 버퍼; 및 상기 어드레스 변환기를 상기 메모리 뱅크 각각의 상기 열 디코더에 인터페이스하는 열 어드레스 버퍼를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서, 상기 어드레스 제어 회로는 상기 어드레스 비트 세트를 상기 제1 및 제2뱅크의 순차 액세스를 달성하도록 상기 제1 및 제2뱅크의 상기 행 및 열 디코더로 제공하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 제1 및 제2메모리 뱅크는 동적 회로를 포함하고, 상기 제1뱅크는 상기 제2뱅크로의 액세스중에 턴-오프되는 것을 특징으로 하는 메모리 장치.
  11. 제6항에 있어서, 상기 메모리 장치는 입력/출력 회로를 더 구비하고, 상기 입력/출력 회로는 행 어드레스 스트로브에 응답하여 상기 제1시트의 어드레스 비트를 입력하고 열 어드레스 스트로브에 응답하여 상기 제2세트의 어드레스 비트를 입력하는 것을 특징으로 하는 메모리 장치.
  12. 제6항에 있어서, 상기 메모리 장치는 입력/출력 회로를 더 구비하고, 상기 입력/출력 회로는 외부 장치에 의해 상기 제1뱅크의 상기 적어도 한 셀과 상기 제2뱅크의 상기 적어도 한 셀의 순차 액세스를 가능하게 하는 것을 특징으로 하는 메모리 장치.
  13. 제6항에 있어서, 상기 메모리 장치는 입력/출력 회로를 더 구비하고, 상기 입력/출력 회로는 외부 장치에 의해 상기 제1뱅크의 상기 적어도 한 셀과 상기 제2뱅크의 상기 적어도 한 셀의 병렬 액세스를 가능하게 하는 것을 특징으로 하는 메모리 장치.
  14. 프로세스 시스템에 있어서; 버스; 상기 버스에 연결된 프로세서; 상기 버스에 연결된 코어 로직; 및 상기 버스에 연결된 메모리를 구비하며, 상기 메모리는; 상기 버스를 통하여 상기 코어 로직으로부터 제1 및 제2세트의 어드레스 비트를 수신하도록 동작하는 입력/출력 회로; 메모리 셀의 다수의 행 및 열 어레이; 및 상기 제1세트의 어드레스 비트에 응답하여 상기 어레이중 선택된 제1어레이의 행과 상기 어레이 중 선택된 제2어레이의 적어도 한 열을 선택하고, 상기 제2세트의 어드레스 비트에 응답하여 상기 제1어레이의 적어도 한 열과 상기 제2어레이의 한 행을 선택하는 어드레스 회로를 구비하는 것을 특징으로 하는 프로세스 시스템.
  15. 제14항에 있어서, 상기 입력/출력 회로는 상기 코어 로직으로부터 수신된 행 어드레스 스트로브에 응답하여 상기 제1세트의 어드레스 비트를 래치-인하고, 상기 코어 로직으로부터 수신된 열 어드레스 스트로브에 응답하여 상기 제2세트의 어드레스 비트를 래치-인하는 것을 특징으로 하는 프로세스 시스템.
  16. 제14항에 있어서, 상기 제1세트의 어드레스 비트는 상기 코어 로직에 의해 발생된 상기 제1메모리 뱅크에 대한 행 어드레스를 구비하고, 상기 제2세트의 어드레스 비트는 상기 코어 로직에 의해 발생된 상기 제1뱅크에 대한 열 어드레스를 구비하는 것을 특징으로 하는 프로세스 메모리.
  17. 제14항에 있어서, 상기 어드레스 회로는; 상기 제1어레이의 행을 선택하는 제1행 디코더; 상기 제2어레이의 행을 선택하는 제2행 디코더; 상기 제1어레이의 적어도 한 열을 선택하는 제1열 디코더; 상기 제2어레이의 적어도 한 열을 선택하는 제2열 디코더; 및 상기 제1세트의 어드레스 비트를 상기 제1행 디코더와 상기 제2열 디코더로 보내고, 상기 제2세트의 어드레스 비트를 상기 제2행 디코더와 상기 제1열 디코더로 보내도록 동작하는 어드레스 변환기를 구비하는 것을 특징으로 하는 프로세스 시스템.
  18. 제14항에 있어서, 상기 어레이는 동적 랜덤 액세스 메모리 셀의 어레이를 구비하는 것을 특징으로 하는 프로세스 시스템.
  19. 제14항에 있어서, 상기 프로세서는 중앙 처리 장치를 구비하는 것을 특징으로 하는 프로세스 시스템.
  20. 메모리 셀의 행 및 열 어레이와 관련 어드레스 회로를 각각 포함하는 제1 및 제2메모리 뱅크를 포함하는 메모리 서브시스템의 데이터에 액세스하는 방법에 있어서; 제1세트의 어드레스 비트를 사용하여 제1뱅크 어레이의 행으로 어드레스하는 단계; 제2세트의 어드레스 비트를 사용하여 제1뱅크 어레이의 열로 어드레스 하는 단계; 제1뱅크 어레이의 선택된 행 및 선택된 열의 교차점에서 메모리 셀에 액세스하는 단계; 제2세트의 어드레스 비트를 사용하여 제2뱅크의 어레이의 행으로 어드레스하는 단계; 제1세트의 어드레스 비트를 사용하여 제2뱅크 어레이의 열로 어드레스 하는 단계; 제2뱅크 어레이의 선택된 행 및 선택된 열의 교차점에서 메모리 셀에 액세스하는 단계를 구비하는 것을 특징으로 하는 메모리 서브시스템 데이터 액세스 방법.
  21. 제20항에 있어서, 상기 방법은 상기 제1뱅크 어레이의 메모리 셀에 액세스하는 상기 단계 후, 제1뱅크의 어드레싱 회로를 활성해제하는 단계를 더 구비하는 것을 특징으로 하는 메모리 서브시스템 데이터 액세스 방법.
  22. 제20항에 있어서, 상기 제1뱅크 어레이의 메모리 셀에 액세스하는 단계와 상기 제2뱅크 어레이의 메모리 셀에 액세스하는 단계는 연속하여 실행되는 것을 특징으로 하는 메모리 서브시스템 데이터 액세스 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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