JPH0760413B2 - メモリ・システム - Google Patents
メモリ・システムInfo
- Publication number
- JPH0760413B2 JPH0760413B2 JP1117282A JP11728289A JPH0760413B2 JP H0760413 B2 JPH0760413 B2 JP H0760413B2 JP 1117282 A JP1117282 A JP 1117282A JP 11728289 A JP11728289 A JP 11728289A JP H0760413 B2 JPH0760413 B2 JP H0760413B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- error
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、行アドレスおよび列アドレスによってアクセ
スされるメモリをブロック管理するためのメモリ・シス
テムに関し、特に、エラー・ロケーションを含むブロッ
クをアクセス対象から除外することによりメモリとして
利用しないようにするブロック管理方式のメモリ・シス
テムに関する。
スされるメモリをブロック管理するためのメモリ・シス
テムに関し、特に、エラー・ロケーションを含むブロッ
クをアクセス対象から除外することによりメモリとして
利用しないようにするブロック管理方式のメモリ・シス
テムに関する。
B.従来の技術 半導体メモリの容量は、チップの製造コストの低下およ
び集積密度の向上に従って急速に増加しているが、その
故障率も増加している。従って、エラー訂正機能を持た
ないブロック管理方式のメモリ・システムでは、その起
動時または電源の投入時にメモリ・テストを行い、エラ
ー・ロケーションを含むブロックをアクセス対象から除
去するようにしている。
び集積密度の向上に従って急速に増加しているが、その
故障率も増加している。従って、エラー訂正機能を持た
ないブロック管理方式のメモリ・システムでは、その起
動時または電源の投入時にメモリ・テストを行い、エラ
ー・ロケーションを含むブロックをアクセス対象から除
去するようにしている。
例えば、特開昭51−25941号に開示された発明では、メ
モリの各ブロックに対して自己診断機能を持ったチェッ
ク回路を設け、エラーを検出されたブロックを排除して
アドレスを順次繰上げていくようにしている。しかし、
この方法では、行アドレスおよび列アドレスで選択され
るアドレス線の１つで固定的な故障が生じた場合、その
アドレス線に関連したすべてのブロックでエラーが生
じ、メモリが使用不能状態を呈することがある。
モリの各ブロックに対して自己診断機能を持ったチェッ
ク回路を設け、エラーを検出されたブロックを排除して
アドレスを順次繰上げていくようにしている。しかし、
この方法では、行アドレスおよび列アドレスで選択され
るアドレス線の１つで固定的な故障が生じた場合、その
アドレス線に関連したすべてのブロックでエラーが生
じ、メモリが使用不能状態を呈することがある。
又、特開昭57−109198号では、複数のメモリ・ブロック
を同じ行アドレスおよび列アドレスでアドレスすること
によってそれらブロックから１つのワードをアクセスす
るものにおいて、同一ワードに２つのエラーが生じた場
合、そのエラーを生じたブロックの１つを、行アドレス
および列アドレスを交換してアドレスすることによって
そのブロックにおける他のエラーのないロケーションが
アドレスされるようにし、従って、同一ワードにおける
複数エラーを単一エラーに変えてBCCコードで訂正し得
るようにしている。この方法は、エラーを含むメモリ・
ブロックを一時的に有効に利用するによってソフトエラ
ーに対処するものであり、固定的エラーを常にこの方法
で対処するのは処理時間の増加を生じ好ましくない。
を同じ行アドレスおよび列アドレスでアドレスすること
によってそれらブロックから１つのワードをアクセスす
るものにおいて、同一ワードに２つのエラーが生じた場
合、そのエラーを生じたブロックの１つを、行アドレス
および列アドレスを交換してアドレスすることによって
そのブロックにおける他のエラーのないロケーションが
アドレスされるようにし、従って、同一ワードにおける
複数エラーを単一エラーに変えてBCCコードで訂正し得
るようにしている。この方法は、エラーを含むメモリ・
ブロックを一時的に有効に利用するによってソフトエラ
ーに対処するものであり、固定的エラーを常にこの方法
で対処するのは処理時間の増加を生じ好ましくない。
又、固定的なバースト・エラーに対処するために、メモ
リへの書込みを行方向に行い、その読出しを列方向に行
うことによって、書込み時のバースト・エラーを読出し
時にランダム・エラーに変換し、BCCコード等によるエ
ラー訂正を可能にしたインタリーブ方式が知られてい
る。しかし、これは連続的なデータの読出しには有効で
あるが、ランダムに読出されるデータのエラー訂正には
不向きである。
リへの書込みを行方向に行い、その読出しを列方向に行
うことによって、書込み時のバースト・エラーを読出し
時にランダム・エラーに変換し、BCCコード等によるエ
ラー訂正を可能にしたインタリーブ方式が知られてい
る。しかし、これは連続的なデータの読出しには有効で
あるが、ランダムに読出されるデータのエラー訂正には
不向きである。
C.発明が解決しようとする問題点 エラー訂正機能を持たないブロック管理方式のメモリ・
システムでは、その起動時のメモリ・テストにおいてエ
ラーが検出されたロケーションを含むブロックを利用し
ないようにしているので、アドレス線の故障等の複数の
ブロックにわたるバースト・エラーが生じた場合、利用
可能なブロックの容量が低下し、所定量のプログラム等
の情報を記憶するには不十分となるという問題があっ
た。
システムでは、その起動時のメモリ・テストにおいてエ
ラーが検出されたロケーションを含むブロックを利用し
ないようにしているので、アドレス線の故障等の複数の
ブロックにわたるバースト・エラーが生じた場合、利用
可能なブロックの容量が低下し、所定量のプログラム等
の情報を記憶するには不十分となるという問題があっ
た。
D.問題点を解決するための手段 本発明では、システム起動時に、前記マルチプレクサか
ら発生された行アドレス信号および列アドレス信号に基
づいて行われるメモリ・テストおいて、エラーのないブ
ロックの容量が所定のプログラム等の情報を記憶するに
必要な所定容量よりも小さなことが検出された時、アド
レス切換信号を発生する手段およびそのアドレス切換信
号に応答して行アドレス信号および列アドレス信号を交
換して発生するようマルチプレクサを制御する手段を設
ける。
ら発生された行アドレス信号および列アドレス信号に基
づいて行われるメモリ・テストおいて、エラーのないブ
ロックの容量が所定のプログラム等の情報を記憶するに
必要な所定容量よりも小さなことが検出された時、アド
レス切換信号を発生する手段およびそのアドレス切換信
号に応答して行アドレス信号および列アドレス信号を交
換して発生するようマルチプレクサを制御する手段を設
ける。
E.作用 アドレス線又はそのドライバ回路の故障の起因して生ず
るバースト・エラーは複数のブロックにわたるものが多
いので、メモリ・テストにおいてエラーのないブロック
の容量が所定容量よりも小さいことが検出された時い発
生されるアドレス切換信号によって行アドレスおよび列
アドレスを交換することによりメモリ・ブロックの構成
を変更させる。従って、バースト・エラーが単一ブロッ
クのアドレス線に沿って集中し、エラーのない利用可能
なブロックの容量が増加することになる。
るバースト・エラーは複数のブロックにわたるものが多
いので、メモリ・テストにおいてエラーのないブロック
の容量が所定容量よりも小さいことが検出された時い発
生されるアドレス切換信号によって行アドレスおよび列
アドレスを交換することによりメモリ・ブロックの構成
を変更させる。従って、バースト・エラーが単一ブロッ
クのアドレス線に沿って集中し、エラーのない利用可能
なブロックの容量が増加することになる。
F.効果 エラー・ブロックの数が減少し、利用可能なメモリ・ス
ペースを増加させることができる。
ペースを増加させることができる。
G.実施例 第１図は本発明を実施し得るメモリ・システムを概略的
に示す。プログラム制御の制御装置１は１メガ・バイト
のメモリ２をアドレスするために20ビットのアドレス信
号をアドレス線３を介してマルチプレクサ４に供給す
る。マルチプレクサ４は、制御装置１から制御線５およ
びXOR回路６を介して供給された選択信号に応答して、2
0ビットのアドレス信号のうちの上位10ビットおよび下
位10ビットを選択的にアドレス・デコーダ７に供給す
る。アドレス・デコーダ７は、マルチプレクサ４から供
給された上位10ビットおよび下位10ビットのアドレス信
号をそれぞれ、制御装置１からの選択信号に応答して、
行アドレス線ドライバ８および列アドレス線ドライバ９
供給する。従って、制御装置１から送出された20ビット
のアドレス信号は、選択信号の制御の下に、10ビットの
行アドレス信号および10ビットの列アドレス信号とし
て、それぞれ行アドレス線ドライバ８および列アドレス
線ドライバ９に与えられ、メモリ２における任意のロケ
ーションをアドレスするために使用され。このアドレス
信号に基づいてアクセスされたメモリ・ロケーションに
書き込まれるべきデータはデータ・バス10を介して制御
装置１から送られ、又そのロケーションから読出された
データはデータ・バス10を介して制御装置１に送られ
る。
に示す。プログラム制御の制御装置１は１メガ・バイト
のメモリ２をアドレスするために20ビットのアドレス信
号をアドレス線３を介してマルチプレクサ４に供給す
る。マルチプレクサ４は、制御装置１から制御線５およ
びXOR回路６を介して供給された選択信号に応答して、2
0ビットのアドレス信号のうちの上位10ビットおよび下
位10ビットを選択的にアドレス・デコーダ７に供給す
る。アドレス・デコーダ７は、マルチプレクサ４から供
給された上位10ビットおよび下位10ビットのアドレス信
号をそれぞれ、制御装置１からの選択信号に応答して、
行アドレス線ドライバ８および列アドレス線ドライバ９
供給する。従って、制御装置１から送出された20ビット
のアドレス信号は、選択信号の制御の下に、10ビットの
行アドレス信号および10ビットの列アドレス信号とし
て、それぞれ行アドレス線ドライバ８および列アドレス
線ドライバ９に与えられ、メモリ２における任意のロケ
ーションをアドレスするために使用され。このアドレス
信号に基づいてアクセスされたメモリ・ロケーションに
書き込まれるべきデータはデータ・バス10を介して制御
装置１から送られ、又そのロケーションから読出された
データはデータ・バス10を介して制御装置１に送られ
る。
第２図は第１図におけるマルチプレクサ４の論理回路図
および選択信号と出力信号との関係を表わす真理値表を
示し、第３図は第１図のアドレスデコーダ７の論理回路
図および選択信号と出力信号との関係を表わす真理値表
を示している。
および選択信号と出力信号との関係を表わす真理値表を
示し、第３図は第１図のアドレスデコーダ７の論理回路
図および選択信号と出力信号との関係を表わす真理値表
を示している。
メモリ２は１メガ・バイトの容量を持ったダイナミック
RAMであり、各ロケーションは８ビット即ち１バイトの
データを記憶するように構成され、1024行×1024列で配
置されている。又、このメモリ・システムは、それぞれ
64キロ・バイト即ち64列のロケーションより成る16個の
ブロックで構成され、ブロック管理される。従って、エ
ラー・ロケーションを含むブロック内のすべてのロケー
ションがアドレス対象から除外され、アドレスされない
ように管理される。
RAMであり、各ロケーションは８ビット即ち１バイトの
データを記憶するように構成され、1024行×1024列で配
置されている。又、このメモリ・システムは、それぞれ
64キロ・バイト即ち64列のロケーションより成る16個の
ブロックで構成され、ブロック管理される。従って、エ
ラー・ロケーションを含むブロック内のすべてのロケー
ションがアドレス対象から除外され、アドレスされない
ように管理される。
このようなメモリにおいて、アドレス線の１つ、例え
ば、行２をアドレスするためのアドレス線、が故障して
いるものと仮定すると、第４図に示すように、この行２
に関連するすべてのロケーション（０、２）（１、２）
（２、２）（３、２）‥‥‥（1023、２）がエラー・ロ
ケーションとなる。これらロケーションはすべてのメモ
リ・ブロックに分布しているので、すべてのブロックが
エラー・ブロックとなる。このように、１本のアドレス
線の故障のために、メモリ全体がエラー・メモリとして
処理されることになり、システム停止を引き起す。
ば、行２をアドレスするためのアドレス線、が故障して
いるものと仮定すると、第４図に示すように、この行２
に関連するすべてのロケーション（０、２）（１、２）
（２、２）（３、２）‥‥‥（1023、２）がエラー・ロ
ケーションとなる。これらロケーションはすべてのメモ
リ・ブロックに分布しているので、すべてのブロックが
エラー・ブロックとなる。このように、１本のアドレス
線の故障のために、メモリ全体がエラー・メモリとして
処理されることになり、システム停止を引き起す。
本発明は、このようなアドレス線の故障でも、メモリの
高い使用可能度を保つために、行アドレスとして使用さ
れるべきアドレス・ビットを列アドレスとして使用し、
列アドレスとして使用されるべきアドレス・ビットを行
アドレスとして使用する。第５図はこのように行アドレ
ス・ビットと列アドレス・ビットを交換して用いた場合
のメモリ・マップ、即ち、ロケーションの分布を示すも
のである。この場合、故障列２に関連したロケーション
がすべて第１ブロックに属することになる。
高い使用可能度を保つために、行アドレスとして使用さ
れるべきアドレス・ビットを列アドレスとして使用し、
列アドレスとして使用されるべきアドレス・ビットを行
アドレスとして使用する。第５図はこのように行アドレ
ス・ビットと列アドレス・ビットを交換して用いた場合
のメモリ・マップ、即ち、ロケーションの分布を示すも
のである。この場合、故障列２に関連したロケーション
がすべて第１ブロックに属することになる。
従って、第１ブロック（ブロック０）だけをエラー・ブ
ロックとしてアドレス対象から除外すれば残りの15個の
ブロックは利用可能となり、アドレス線の１つの故障に
もかかわらず、メモリの利用可能度を高く保つことがで
きる。
ロックとしてアドレス対象から除外すれば残りの15個の
ブロックは利用可能となり、アドレス線の１つの故障に
もかかわらず、メモリの利用可能度を高く保つことがで
きる。
次に、第６図に示された制御装置の動作流れ図を参照し
て本発明の実施例の動作を説明する。この実施例は、ブ
ロック管理されるメモリに所定量のプログラムをロード
するに当り、メモリにエラー・ロケーションがあっても
そのプログラムを収納するに十分な領域を確保し得るか
どうか、即ち、そのプログラムをロード可能かどうかを
テストするものである。
て本発明の実施例の動作を説明する。この実施例は、ブ
ロック管理されるメモリに所定量のプログラムをロード
するに当り、メモリにエラー・ロケーションがあっても
そのプログラムを収納するに十分な領域を確保し得るか
どうか、即ち、そのプログラムをロード可能かどうかを
テストするものである。
制御装置１には、システムの種々のパラメータを記憶す
るための不揮発性メモリが設けられており、そのメモリ
における１つのロケーションにフラグＡが記憶される。
このフラグＡは０または１の値を取り、製品出荷時には
０にセットされる。ステップ１において、メモリ・シス
テムが起動すると、即ち、電源が投入されると、ステッ
プ２において、フラグＡと同じ状態を表わす切換信号が
制御線11上に発生され、そしてステップ３でメモリのテ
ストが行われる。このテストでは、メモリ２の全ロケー
ションの各々に対する20ビットのアドレス信号がアドレ
ス線３を介して逐次に供給され、同時に所定の参照デー
タ・バス10を介してメモリ２へ送られる。その際、各ア
ドレス毎に制御線５の選択信号は１から０に変化するの
で、その信号がXOR回路６を介してマルチプレクサ４に
与えられると、各アドレス信号のうち上位アドレスに、
相当する10ビットがアドレス・デコーダ７を介して行ア
ドレス線ドライバ８に供給され、下位アドレスに相当す
る10ビットが列アドレス線ドライバ９に供給される。こ
のようにして供給されたアドレス・ビットに対応するロ
ケーションに参照データが記憶され、その記憶されたデ
ータを逐次に読出してチェックすることによりエラー・
ロケーションが識別される。そして、エラー・ロケーシ
ョンを含むブロックが利用不可のエラー・ブロックとし
てアドレス対象から除外される。そこで、ステップ４に
おいて、エラー・ロケーションを含まない良好ブロック
の数がカウントされる。ステップ５において、この良好
ブロックの容量が所定のプログラムを収納するに十分な
ものであると判断されると、ステップ６において、良好
ブロックのマップが作成され、どのブロックが利用可能
であるかが識別される。そこで、ステップ７において、
その良好ブロックにプログラムがロードされ、ステップ
８で正規の動作に入る。
るための不揮発性メモリが設けられており、そのメモリ
における１つのロケーションにフラグＡが記憶される。
このフラグＡは０または１の値を取り、製品出荷時には
０にセットされる。ステップ１において、メモリ・シス
テムが起動すると、即ち、電源が投入されると、ステッ
プ２において、フラグＡと同じ状態を表わす切換信号が
制御線11上に発生され、そしてステップ３でメモリのテ
ストが行われる。このテストでは、メモリ２の全ロケー
ションの各々に対する20ビットのアドレス信号がアドレ
ス線３を介して逐次に供給され、同時に所定の参照デー
タ・バス10を介してメモリ２へ送られる。その際、各ア
ドレス毎に制御線５の選択信号は１から０に変化するの
で、その信号がXOR回路６を介してマルチプレクサ４に
与えられると、各アドレス信号のうち上位アドレスに、
相当する10ビットがアドレス・デコーダ７を介して行ア
ドレス線ドライバ８に供給され、下位アドレスに相当す
る10ビットが列アドレス線ドライバ９に供給される。こ
のようにして供給されたアドレス・ビットに対応するロ
ケーションに参照データが記憶され、その記憶されたデ
ータを逐次に読出してチェックすることによりエラー・
ロケーションが識別される。そして、エラー・ロケーシ
ョンを含むブロックが利用不可のエラー・ブロックとし
てアドレス対象から除外される。そこで、ステップ４に
おいて、エラー・ロケーションを含まない良好ブロック
の数がカウントされる。ステップ５において、この良好
ブロックの容量が所定のプログラムを収納するに十分な
ものであると判断されると、ステップ６において、良好
ブロックのマップが作成され、どのブロックが利用可能
であるかが識別される。そこで、ステップ７において、
その良好ブロックにプログラムがロードされ、ステップ
８で正規の動作に入る。
前記ステップ５において、良好ブロックの容量がシステ
ム・プログラムを記憶するに十分なものでないと判断さ
れると、ステップ９でフラグＡが反転される。そして、
ステップ10において、切換信号はフラグＡの状態を表わ
す値１即ちオンにされる。従って、ステップ11のテスト
では、各アドレス毎にマルチプレクサ４に供給されるXO
R回路６の出力は０から１に変化するので、アドレス信
号のうち上位アドレス・ビットがアドレス・デコーダ７
を介して列アドレス線ドライバ９に供給され、下位アド
レス・ビットが行アドレス線ドライバ８に供給される。
従って、メモリ・アドレスおよびメモリ・ブロックの分
布は第５図のようになる。そこで、ステップ12におい
て、良好ブロックの数がカウントされ、ステップ13にお
いて、その良好ブロックの容量がシステム・ブロックを
記憶するに十分なものであるかどうかが判断される。こ
れが十分なものであると判断された場合、前述のステッ
プ６に進み、更にステップ７を介して正規の動作に入
る。従って、正規の動作時には、制御線11上の切換信号
はオンであるので、第５図のようなメモリ・アドレスの
分布が得られる。前記ステップ13において、良好ブロッ
クの容量がプログラムを記憶するに十分でないと判断さ
れると、ステップ12において、メモリ・エラーによりシ
ステムがプロセスを停止する。
ム・プログラムを記憶するに十分なものでないと判断さ
れると、ステップ９でフラグＡが反転される。そして、
ステップ10において、切換信号はフラグＡの状態を表わ
す値１即ちオンにされる。従って、ステップ11のテスト
では、各アドレス毎にマルチプレクサ４に供給されるXO
R回路６の出力は０から１に変化するので、アドレス信
号のうち上位アドレス・ビットがアドレス・デコーダ７
を介して列アドレス線ドライバ９に供給され、下位アド
レス・ビットが行アドレス線ドライバ８に供給される。
従って、メモリ・アドレスおよびメモリ・ブロックの分
布は第５図のようになる。そこで、ステップ12におい
て、良好ブロックの数がカウントされ、ステップ13にお
いて、その良好ブロックの容量がシステム・ブロックを
記憶するに十分なものであるかどうかが判断される。こ
れが十分なものであると判断された場合、前述のステッ
プ６に進み、更にステップ７を介して正規の動作に入
る。従って、正規の動作時には、制御線11上の切換信号
はオンであるので、第５図のようなメモリ・アドレスの
分布が得られる。前記ステップ13において、良好ブロッ
クの容量がプログラムを記憶するに十分でないと判断さ
れると、ステップ12において、メモリ・エラーによりシ
ステムがプロセスを停止する。
第１図は本発明を実施するためのメモリ・システムのブ
ロック図、第２図は、そのメモリ・システムにおけるマ
ルチプレクサの論理回路図、第３図はそのメモリ・シス
テムにおけるアドレス・デコーダの論理回路図、第４図
は切換制御信号がない時のメモリ・アドレスおよびメモ
リ・ブロックの分布を概念的に示す図、第５図は切換制
御信号がある時のメモリ・アドレスおよびメモリ・ブロ
ックの分布を概念的に示す図、第６図は本発明のメモリ
・アドレス制御方式を実施する時の制御装置の動作を示
す流れ図である。
ロック図、第２図は、そのメモリ・システムにおけるマ
ルチプレクサの論理回路図、第３図はそのメモリ・シス
テムにおけるアドレス・デコーダの論理回路図、第４図
は切換制御信号がない時のメモリ・アドレスおよびメモ
リ・ブロックの分布を概念的に示す図、第５図は切換制
御信号がある時のメモリ・アドレスおよびメモリ・ブロ
ックの分布を概念的に示す図、第６図は本発明のメモリ
・アドレス制御方式を実施する時の制御装置の動作を示
す流れ図である。
Claims (3)
- 【請求項１】複数のロケーションを有し、該ロケーショ
ンの各々が行アドレス信号および列アドレス信号によっ
てアドレスされるメモリと、 前記メモリをアドレスするために行アドレス信号および
列アドレス信号から成るアドレス信号を発生するマルチ
プレクサと、 システム起動時に、前記マルチプレクサから発生された
アドレス信号に基づいて前記メモリの各ロケーションを
テストし、該テストの結果に従って複数ロケーションの
ブロック毎にメモリ・アクセスの可否を管理する制御手
段と、 より成り、 前記テストにおいてエラーのないブロックの容量が所定
容量よりも小さいことが検出された時、アドレス切換信
号を発生する手段と、 前記アドレス切換信号に応答して、前記アドレス信号に
おける行アドレス信号及び列アドレス信号を交換して発
生するよう前記マルチプレクサを制御する手段と、 を具備したことを特徴とするメモリ・システム。 - 【請求項２】前記アドレス切換信号の値を記憶する不揮
発性メモリを有し、システム起動時に不揮発性メモリか
ら読み取った前記アドレス切換信号の値を使用すること
を特徴とする請求項１に記載のメモリ・システム。 - 【請求項３】請求項１に記載のメモリ・システムを具備
するコンピュータ・システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117282A JPH0760413B2 (ja) | 1989-05-12 | 1989-05-12 | メモリ・システム |
| EP19900304438 EP0398521A3 (en) | 1989-05-12 | 1990-04-25 | Memory system |
| US07/530,704 US5109360A (en) | 1989-05-12 | 1990-05-11 | Row/column address interchange for a fault-tolerant memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117282A JPH0760413B2 (ja) | 1989-05-12 | 1989-05-12 | メモリ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02297647A JPH02297647A (ja) | 1990-12-10 |
| JPH0760413B2 true JPH0760413B2 (ja) | 1995-06-28 |
Family
ID=14707890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117282A Expired - Lifetime JPH0760413B2 (ja) | 1989-05-12 | 1989-05-12 | メモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5109360A (ja) |
| EP (1) | EP0398521A3 (ja) |
| JP (1) | JPH0760413B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287311A (en) * | 1991-05-31 | 1994-02-15 | Texas Instruments Incorporated | Method and apparatus for implementing ×2 parity DRAM for 16 bit systems from ×4 parity DRAM |
| JP3776461B2 (ja) * | 1991-08-30 | 2006-05-17 | 株式会社東芝 | 半導体集積回路装置およびチップ選別方法 |
| FR2683924B1 (fr) * | 1991-11-18 | 1997-01-03 | Bull Sa | Memoire integree, son procede de gestion et systeme informatique en resultant. |
| US5237573A (en) * | 1992-03-31 | 1993-08-17 | Apple Computer, Inc. | Method and apparatus for selectively switching between input signals |
| JP2922060B2 (ja) * | 1992-07-27 | 1999-07-19 | 富士通株式会社 | 半導体記憶装置 |
| JPH06275693A (ja) * | 1993-03-20 | 1994-09-30 | Hitachi Ltd | ダイナミック型ｒａｍ |
| EP0629952B1 (en) * | 1993-06-16 | 1999-09-01 | Bull HN Information Systems Italia S.p.A. | Variable interleaving level memory and related configuration unit |
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