JPH01171067A - アドレス変換回路 - Google Patents
アドレス変換回路Info
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- JPH01171067A JPH01171067A JP33090587A JP33090587A JPH01171067A JP H01171067 A JPH01171067 A JP H01171067A JP 33090587 A JP33090587 A JP 33090587A JP 33090587 A JP33090587 A JP 33090587A JP H01171067 A JPH01171067 A JP H01171067A
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリ内の多次元のアドレス空間についての
アドレス変換機能を有するアドレス変換回路に関する。
アドレス変換機能を有するアドレス変換回路に関する。
（従来の技術）
通常の画像メモリ等、２次元配列された記憶データをＣ
ＰＵのアドレス空間にマツピングする場゛合、その配列
をｎ行×ｎ列とすると、ｉ行ｊ列の要素は先頭要素のア
ドレスａ１１＋ｎ（ｉ−１）＋ｊ−１となるように配置
される。こうしたマツピングの方法では、行方向（ｊを
変える）に配列要素を走査する場合、ＣＰＵのアドレス
モードの一つ（例えばポストインクリメント）を使用す
ると高速に順次アクセスできるが、列方向の配列要素を
走査する場合、ＣＰＵによりアドレス演算を行う必要が
あり、その処理速度はかなり低下してしまう。またＣＰ
Ｕによっては正逆走査でスピードが変るものもある。
ＰＵのアドレス空間にマツピングする場゛合、その配列
をｎ行×ｎ列とすると、ｉ行ｊ列の要素は先頭要素のア
ドレスａ１１＋ｎ（ｉ−１）＋ｊ−１となるように配置
される。こうしたマツピングの方法では、行方向（ｊを
変える）に配列要素を走査する場合、ＣＰＵのアドレス
モードの一つ（例えばポストインクリメント）を使用す
ると高速に順次アクセスできるが、列方向の配列要素を
走査する場合、ＣＰＵによりアドレス演算を行う必要が
あり、その処理速度はかなり低下してしまう。またＣＰ
Ｕによっては正逆走査でスピードが変るものもある。
（発明が解決しようとする問題点）
このような従来のアドレス変換方式では、産業用ロボッ
トにより組立加工を行なうとき、ロボットアイとしてカ
メラの画像が人力され、その画像データを処理してロボ
ットコントロールに利用するには、処理速度が遅いとい
う難点があった。
トにより組立加工を行なうとき、ロボットアイとしてカ
メラの画像が人力され、その画像データを処理してロボ
ットコントロールに利用するには、処理速度が遅いとい
う難点があった。
つまり画像等の２次元配列されたデータに対し、特徴抽
出を目的としてＣＰＵでその内容を走査する場合、ある
方向は比較的簡単に速く行えるが、別の方向に行うとき
にその速度が遅くなる。
出を目的としてＣＰＵでその内容を走査する場合、ある
方向は比較的簡単に速く行えるが、別の方向に行うとき
にその速度が遅くなる。
そうした場合に、ＣＰＵによる画像処理がロボットの動
作に対応できないという問題があった。
作に対応できないという問題があった。
本発明は、上記の点に鑑みてなされたもので、ｎ次元の
直交するどの方向のアドレスデータについても−様な速
度で順次走査を行なえるようにして、処理性を向上でき
るアドレス変換回路を提供しようとするものである。
直交するどの方向のアドレスデータについても−様な速
度で順次走査を行なえるようにして、処理性を向上でき
るアドレス変換回路を提供しようとするものである。
（問題点を解決するための手段）
本発明によれば、演算処理装置からｎ次元のアドレスを
特定してメモリ内の所定データにアクセスするアドレス
変換回路において、特定次元のアドレスを裏論理に変換
する変換手段と、前記各次元のアドレス間で交換する交
換手段とを有し、前記所定データのアクセス時に走査方
向を決定するようにしたことを特徴とするアドレス変換
回路を提供できる。
特定してメモリ内の所定データにアクセスするアドレス
変換回路において、特定次元のアドレスを裏論理に変換
する変換手段と、前記各次元のアドレス間で交換する交
換手段とを有し、前記所定データのアクセス時に走査方
向を決定するようにしたことを特徴とするアドレス変換
回路を提供できる。
（作用）
本発明のアドレス変換回路では、演算処理装置から、そ
の固有な走査方向を指定することにより、メモリ内のｎ
次元のアドレスに対する走査方向を任意に決定すること
ができる。
の固有な走査方向を指定することにより、メモリ内のｎ
次元のアドレスに対する走査方向を任意に決定すること
ができる。
（実施例）
以下、本発明の一実施例を図面に従って詳細に説明する
。
。
第１図は、１６ビツトのアドレスによりダイナミックＲ
ＡＭ （以下、ＤＲＡＭという）のアドレス空間に記憶
されている画像データにアクセスする際のアドレス変換
回路の一例を示すブロック図である。１〜４はいずれも
セレクタ回路で、ＣＰＵのアドレスバスのアドレス線Ａ
Ｏ〜１５から、それぞれ最初の８ビツトＡＯ〜７のアド
レスデータＳｌが第１のセレクタ回路１に入力され、次
の８ビツトＡ８〜１５のアドレスデータＳ２が第２のセ
レクタ回路２に入力される。ＣＰＵからはこのアドレス
線ＡＯ〜１５を介してメモリ内の画像データの所定の要
素（ビクセル）が−意に特定されるものであるが、ここ
では上記セレクタ回路１．２のセレクト端子Ｓにそれぞ
れ列走査方向変換指令ＣＩＮＶと行走査方向変換指令Ｒ
ＩＮＶとが供給され、かつセレクタ回路１．２のＢ入力
端子にはそれぞれデータｓ１．ｓ２を反転するインバー
タ５．６を介してアドレス線が接続されている。
ＡＭ （以下、ＤＲＡＭという）のアドレス空間に記憶
されている画像データにアクセスする際のアドレス変換
回路の一例を示すブロック図である。１〜４はいずれも
セレクタ回路で、ＣＰＵのアドレスバスのアドレス線Ａ
Ｏ〜１５から、それぞれ最初の８ビツトＡＯ〜７のアド
レスデータＳｌが第１のセレクタ回路１に入力され、次
の８ビツトＡ８〜１５のアドレスデータＳ２が第２のセ
レクタ回路２に入力される。ＣＰＵからはこのアドレス
線ＡＯ〜１５を介してメモリ内の画像データの所定の要
素（ビクセル）が−意に特定されるものであるが、ここ
では上記セレクタ回路１．２のセレクト端子Ｓにそれぞ
れ列走査方向変換指令ＣＩＮＶと行走査方向変換指令Ｒ
ＩＮＶとが供給され、かつセレクタ回路１．２のＢ入力
端子にはそれぞれデータｓ１．ｓ２を反転するインバー
タ５．６を介してアドレス線が接続されている。
また、セレクタ回路３のＡ入力端子には、アドレス線Ａ
Ｏ〜１５の行アドレスデータｓ１と列アドレスデータＳ
２とを指定するセレクト指令ｉ／Ｃが、Ｂ入力端子には
インバータフを介してセレクト指令Ｒ／Ｃがそれぞれ供
給され、かつそれらＳｌとＳ２との交換を指令するＲＣ
スワップ指令Ｒ／ｃｓｗがセレクト端子Ｓに供給されて
いる。なお、前記各指令ＲＩＮＶ、 ＣＩＮＶ、 Ｒ／
ＣＳＷとして供給される各制御信号は、ＣＰＵより出
力されたデータ（いわゆるディジタルアウトプット）に
より実現でき、あるいはまた、メモリのアドレスの上位
アドレス（ビット１６〜１８）を使うことによっても実
現できる。
Ｏ〜１５の行アドレスデータｓ１と列アドレスデータＳ
２とを指定するセレクト指令ｉ／Ｃが、Ｂ入力端子には
インバータフを介してセレクト指令Ｒ／Ｃがそれぞれ供
給され、かつそれらＳｌとＳ２との交換を指令するＲＣ
スワップ指令Ｒ／ｃｓｗがセレクト端子Ｓに供給されて
いる。なお、前記各指令ＲＩＮＶ、 ＣＩＮＶ、 Ｒ／
ＣＳＷとして供給される各制御信号は、ＣＰＵより出
力されたデータ（いわゆるディジタルアウトプット）に
より実現でき、あるいはまた、メモリのアドレスの上位
アドレス（ビット１６〜１８）を使うことによっても実
現できる。
こうしたセレクタ回路１．２．３では、その出力Ｙとし
ては、 Ｙ＝ＡＳ＋ＢＳ という排他的論理和出力が得られる。したがって、セレ
クタ回路１の出力信号ＣＡＯ〜７ついて見れば、変換指
令ＣＩＮＶ＝０ならば、行アドレスデータＳ１がそのま
ま出力され、変換指令ＣＩＮＶ−１ならば行アドレス線
ＡＯ〜７のデータＳ１が反転して出力される。
ては、 Ｙ＝ＡＳ＋ＢＳ という排他的論理和出力が得られる。したがって、セレ
クタ回路１の出力信号ＣＡＯ〜７ついて見れば、変換指
令ＣＩＮＶ＝０ならば、行アドレスデータＳ１がそのま
ま出力され、変換指令ＣＩＮＶ−１ならば行アドレス線
ＡＯ〜７のデータＳ１が反転して出力される。
セレクタ回路４は、それぞれＡ、Ｂ入力端子に８ビット
行アドレスＲＡＯ〜７と列アドレスＣＡＯ〜７のアドレ
ス信号が供給され、セレクト端子Ｓには、セレクタ回路
３からのセレクト指令Ｒ／Ｃが入力されている。その結
果、セレクタ回路４からは、ＲＣスワップ指令Ｒ／Ｃ３
Ｗ−０のときには、第１、第２のセレクタ回路１．２の
出力をセレクト指令Ｒ／Ｃ＝Ｏのタイミングでアドレス
信号ＲＡＯ〜７を、セレクト指令に７ｃ＝１のタイミン
グでアドレス信号ＣＡＯ〜７をそれぞれ時分割されたア
ドレス信号としてＤＲＡＭに出力し、またＲＣスワップ
指令Ｒ／Ｃ３Ｗ−１のときには、第１、第２のセレクタ
回路１．２の出力を入れ換えて、逆のタイミングでＤＲ
ＡＭへのアドレス信号ＤＡＯ〜７を出力することになる
。
行アドレスＲＡＯ〜７と列アドレスＣＡＯ〜７のアドレ
ス信号が供給され、セレクト端子Ｓには、セレクタ回路
３からのセレクト指令Ｒ／Ｃが入力されている。その結
果、セレクタ回路４からは、ＲＣスワップ指令Ｒ／Ｃ３
Ｗ−０のときには、第１、第２のセレクタ回路１．２の
出力をセレクト指令Ｒ／Ｃ＝Ｏのタイミングでアドレス
信号ＲＡＯ〜７を、セレクト指令に７ｃ＝１のタイミン
グでアドレス信号ＣＡＯ〜７をそれぞれ時分割されたア
ドレス信号としてＤＲＡＭに出力し、またＲＣスワップ
指令Ｒ／Ｃ３Ｗ−１のときには、第１、第２のセレクタ
回路１．２の出力を入れ換えて、逆のタイミングでＤＲ
ＡＭへのアドレス信号ＤＡＯ〜７を出力することになる
。
第２図は、本発明の第２実施例を示すブロック図である
。ここでは、上記構成のアドレス変換回路がＤＲＡＭを
アドレス指定するものであるのに対し、スタティックＲ
ＡＭに対して使用されるアドレス変換回路の一例を示し
ている。この場合には、ＤＲＡＭと違って、セレクト指
令Ｒ／Ｃがないため、セレクタ回路４１．４２としてセ
レクタ回路４を２つに分けて使用し、１６ビツトのアド
レス信号ＣＡＯ〜１５を形成するようにしている。
。ここでは、上記構成のアドレス変換回路がＤＲＡＭを
アドレス指定するものであるのに対し、スタティックＲ
ＡＭに対して使用されるアドレス変換回路の一例を示し
ている。この場合には、ＤＲＡＭと違って、セレクト指
令Ｒ／Ｃがないため、セレクタ回路４１．４２としてセ
レクタ回路４を２つに分けて使用し、１６ビツトのアド
レス信号ＣＡＯ〜１５を形成するようにしている。
第３図は、記憶領域に格納されたデータ、例えばアルフ
ァヘットＦ（７）画像が、ＲＩＮＶ、ＣＩＮＶ、 Ｒ／
Ｃ５Ｗの３ビツトの′コントロールデータにより変換さ
れる様子を示している。同図（ａ）は、原画像を示し、
同図（ｂ）には、８種類のイメージを示している。
ァヘットＦ（７）画像が、ＲＩＮＶ、ＣＩＮＶ、 Ｒ／
Ｃ５Ｗの３ビツトの′コントロールデータにより変換さ
れる様子を示している。同図（ａ）は、原画像を示し、
同図（ｂ）には、８種類のイメージを示している。
いま、ｃｐｕの最適走査方向が行方向では上から下、列
方向では左から右であるとすると、８種類の変換された
イメージでＲＡＭアドレスを構成することにより、原画
像の格納形態を変更することなく、列方向に対しても行
方向と同じ走査スピードでＣＰＵからのアクセスが可能
になる。また更に、上記行、列の２方向については、正
方向と等しい速度で逆方向走査を可能とさせる。
方向では左から右であるとすると、８種類の変換された
イメージでＲＡＭアドレスを構成することにより、原画
像の格納形態を変更することなく、列方向に対しても行
方向と同じ走査スピードでＣＰＵからのアクセスが可能
になる。また更に、上記行、列の２方向については、正
方向と等しい速度で逆方向走査を可能とさせる。
このように画像の要素を行方向、列方向さらにその正逆
に走査するいずれの場合にても、メモリ上は例えば順次
昇順に走査することにより、実現できるので、こうした
変換回路のない場合の最速かつ最容易な走査方向（例え
ば、行方向順走査）について得られる性能を、本回路を
適用することにより、残りの３つの走査方向においても
得られる。
に走査するいずれの場合にても、メモリ上は例えば順次
昇順に走査することにより、実現できるので、こうした
変換回路のない場合の最速かつ最容易な走査方向（例え
ば、行方向順走査）について得られる性能を、本回路を
適用することにより、残りの３つの走査方向においても
得られる。
なお、図示した２つの実施例に関連して本発明を２次元
のデータの場合について説明したが、本発明は特許請求
の範囲に示される主旨と精神の下で多様な構成をとり得
るものであって、特段の事情のない限り、本発明をその
詳細に説明した枠内に限定する意図はない。
のデータの場合について説明したが、本発明は特許請求
の範囲に示される主旨と精神の下で多様な構成をとり得
るものであって、特段の事情のない限り、本発明をその
詳細に説明した枠内に限定する意図はない。
すなわち本発明はｎ次元配列（ｎ≧３）に対しても同様
の効果をもつ。
の効果をもつ。
（発明の効果）
以上説明したように、本発明によれば、ＣＰＵのアドレ
スバスの上半分、下半分をメモリのアドレス入力に接続
する前段でアドレス交換することにより、行・、列の等
速処理が容易になり、上半分、下半分を各々独自に真論
理に変換することにより、正逆方向での等速処理も容易
になるようにデータのアクセス時に走査方向を決定でき
るアドレス変換回路を提供できる。
スバスの上半分、下半分をメモリのアドレス入力に接続
する前段でアドレス交換することにより、行・、列の等
速処理が容易になり、上半分、下半分を各々独自に真論
理に変換することにより、正逆方向での等速処理も容易
になるようにデータのアクセス時に走査方向を決定でき
るアドレス変換回路を提供できる。
第１図は、本発明の一実施例を示すブロック図、第２図
は、第２の実施例を示すブロック図、第３図（ａ）、（
ｂ）は、記憶領域に格納されたデータの原画像と、走査
方向の設定により想定される８種類のイメージを示す図
である。 １〜４・・・セレクタ回路、５〜７・・・インバータ。 特許出願人 ファナック株式会社
は、第２の実施例を示すブロック図、第３図（ａ）、（
ｂ）は、記憶領域に格納されたデータの原画像と、走査
方向の設定により想定される８種類のイメージを示す図
である。 １〜４・・・セレクタ回路、５〜７・・・インバータ。 特許出願人 ファナック株式会社
Claims (1)
- 演算処理装置からｎ次元のアドレスを特定してメモリ内
の所定データにアクセスするアドレス変換回路において
、特定次元のアドレスを裏論理に変換する変換手段と、
前記各次元のアドレス間で交換する交換手段とを有し、
前記所定データのアクセス時に走査方向を決定するよう
にしたことを特徴とするアドレス変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33090587A JPH01171067A (ja) | 1987-12-26 | 1987-12-26 | アドレス変換回路 |
| PCT/JP1988/001282 WO1989006401A1 (en) | 1987-12-26 | 1988-12-19 | Address conversion circuit |
| EP19890900654 EP0346489A4 (en) | 1987-12-26 | 1988-12-19 | Address conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33090587A JPH01171067A (ja) | 1987-12-26 | 1987-12-26 | アドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171067A true JPH01171067A (ja) | 1989-07-06 |
Family
ID=18237803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33090587A Pending JPH01171067A (ja) | 1987-12-26 | 1987-12-26 | アドレス変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0346489A4 (ja) |
| JP (1) | JPH01171067A (ja) |
| WO (1) | WO1989006401A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443551B1 (en) * | 1990-02-21 | 1997-05-02 | Matsushita Electric Industrial Co., Ltd. | A multidimensional address generator and a system for controlling the generator |
| JP3151788B2 (ja) * | 1991-12-23 | 2001-04-03 | ゼロックス コーポレーション | 矩形原画像の回転方法 |
| JPH10501901A (ja) * | 1995-04-07 | 1998-02-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 画像の回転のための方法および装置 |
| US5761694A (en) * | 1995-11-30 | 1998-06-02 | Cirrus Logic, Inc. | Multi-bank memory system and method having addresses switched between the row and column decoders in different banks |
| US5781903A (en) * | 1996-12-31 | 1998-07-14 | Cadence Design Systems, Inc. | System and method for reordering lookup table entries when table address bits are inverted |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239380A (ja) * | 1985-04-16 | 1986-10-24 | Fujitsu Ltd | 二次元配列メモリのアドレス発生回路 |
| JPS62249283A (ja) * | 1986-04-23 | 1987-10-30 | Casio Comput Co Ltd | 動的メモリ駆動回路 |
-
1987
- 1987-12-26 JP JP33090587A patent/JPH01171067A/ja active Pending
-
1988
- 1988-12-19 EP EP19890900654 patent/EP0346489A4/en not_active Withdrawn
- 1988-12-19 WO PCT/JP1988/001282 patent/WO1989006401A1/ja not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239380A (ja) * | 1985-04-16 | 1986-10-24 | Fujitsu Ltd | 二次元配列メモリのアドレス発生回路 |
| JPS62249283A (ja) * | 1986-04-23 | 1987-10-30 | Casio Comput Co Ltd | 動的メモリ駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0346489A1 (en) | 1989-12-20 |
| EP0346489A4 (en) | 1991-09-11 |
| WO1989006401A1 (en) | 1989-07-13 |
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