JPS62249283A

JPS62249283A - 動的メモリ駆動回路

Info

Publication number: JPS62249283A
Application number: JP9358986A
Authority: JP
Inventors: Hitoshi Yamazaki; 斎山崎
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1986-04-23
Filing date: 1986-04-23
Publication date: 1987-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はメモリに係り、特に画像データを記憶する画像
メモリに関する。

〔従　来　技　術〕

マイクロプロセッサの発展により、画像データの複雑な
処理が可能となった０例えば得られた図形の表示画像に
おける回転等があげられる。

前述の図形の画像データは例えば各ドツトの白や黒を“
０”や“１″で表す１ビットのデータであり、複数ドツ
ト単位でメモリに記憶している（カラーや階調を有する
場合には複数ビットを１ドツトに割り当てている）、第
１３図は画像データ（２５６ドツト×２５６ドツト）を
記憶するメモリの構成図である。１アドレスは１ワード
（１６ビント）より成り、画像の横方向（Ｘ方向画像）
のドツトを１６ドツト、縦方向（Ｙ方向画像）を１ドツ
トで１ワードとして画像の位置に対応するように格納し
ている。画像の左上ドツトより右側に１６ドツトで区切
りその１６ドツトのデータ（１６ビツト）を画像アドレ
ス“０００８”に、また次の右側１６ドツトを画像アド
レスＸＧを“００１１１”に格納している。

横方向は２５６ドツトであるので、１６アドレス（アド
レスの最下位４ビツト）が１行分のアドレスである。そ
して、Ｙ方向画像アドレス（ＹＧ）を１ドツトの行単位
で“ＯＯＯＩ＋”から“０１０Ｉビ・・として格納して
いる（尚、１”の中の１１は１６進を表す）従来、前述
したメモリに格納したデータを読出す時には順次アドレ
ス０００、アドレス００１・・・アドレス０１０、アド
レス０２１・・・の順に読出すことにより、正位置すな
わち回転しない画像データ（回転させていない場合）を
得ることができる。

一方、例えば表示画面上に表示した時の位置から９０°
右回転した画像データを得る時には、左下側のｌドツト
に対応するビットを上方向に読出していた。すなわち、
１６ビント中のＭＳＢ（Ｂ１５）を表示画面の左側とし
たならば、アドレスＦＦＯ〜アドレスＦＯＯの１６ワー
ドを順次読出すとともにその１６ワードの各ビット１５
（Ｂ１５）を１ワードとして構成し、その得られた１ワ
ードが画面上の左上の１ワード（アドレス０００）とし
ている。そして次にはアドレスＥＦＯ〜アドレスＩＦ、
００の１６ワードを読出すとともにその１６ワードの各
ビット１５（Ｂ１５）を１ワードとして次の１ワード（
アドレス００１）としている。縦一列、を読出した後に
は、同じアドレスＦＦＯ〜ＦＯＯの１６ワードを読出し
て、その１６ワードのビット１４（Ｂ１４）を１ワード
としている。さらに１６列が読出した後にはアドレスＥ
ＦＯ−ＥＯＯの１６ワードのビット１５（Ｂ１５）より
同様に１ワードとしている。このような１６ワードの読
出しと１ビツトの選択によって、９０°右回転した画像
データを得ている。

〔従来技術の問題点〕

前述した従来の９０°の回転においては、１ワ一ド単位
でデータを読出すにもかかわらず、読出した１ワード内
の１ビツトのデータが有効のビットとなる。換言するな
らば、読出した１６ビツト中、１５ビツトが無効のデー
タとなる。また、書込む場合には書込む為の１６ビツト
のデータを１ビット単位で分割するとともに、目的の位
置の１ワードを読出して１ビツト変換し、再度書込むと
いう動作を行っている。１！１１ち、１６ビツトでの読
出しや書込み機能を有するにもかかわらず、その中の処
理は１ビツトで行われており、処理が遅くなるという問
題を有している。特に書込みの時には一度読出した後書
込むため、さらに処理に時間を有するという問題があっ
た。

前述したメモリを順次横方向に直接アクセスして、ＣＲ
Ｔ等の表示装置にビデオ信号として出力するような場合
には、メモリのアクセスを前述したように動作する回路
を用いて行う、しかしながら、横方向の読出しスピード
と縦方向の読出しスピードとが異なり、また得られたワ
ードのドツト単位での処理が異なる（横方向は１ワード
読出すたびにパラレルイン−シリアルアウトのレジスタ
を用いて処理し、縦方向は１ワード読出すたびに目的の
ビットを選択して出力する）為、回路が複雑となる問題
を有していた。

また、全画面を回転するのではなく、１部の領域を回転
させる場合には、さらに複雑な処理回路を必要としてい
た。

〔発明の目的〕

本発明は、上記従来の欠点に鑑み、横方向からのメモリ
をアクセスする場合にも、また縦方向からメモリをアク
セスする場合にも、目的とした複数のドツトデータを同
時に出力する動的メモリ駆動回路を提供することを第１
の目的とした。

そして、さらに大きな画像を回転させることを簡単な回
路で行う動的メモリ駆動回路を提供することを第２の目
的とした。

〔発明の要点〕

上記目的は本発明によれば、ｎ×ｎドットの画像データ
の複数ドツトを１アドレスとした単位で、前記画像デー
タのドツトの横方向の行あるいは縦方向の列の少なくと
も一方に対応して横方向の行あるいは縦方向の列の少な
くとも一方を順次１ドツト分シフトしてそれぞれ１画像
データを記憶する複数のｉＩ像メモリと、該画像メモリ
が複数個より構成される一辺の最大個数からその辺の画
像メモリを指示する画像アドレス値を減算し、該結果で
前記複数の画像メモリの１個を指示する第１の減算回路
とを有することを特徴とした動的メモリ駆動回路を提供
することにより達成される。

そして、その作用は以下の如（である。

ｎ×ｎドットの画像データの複数ドツトを１アドレスと
した単位で前記画像メモリに記憶させる。

この画像メモリへの記憶は前記画像データのドツトの横
方向の行あるいは縦方向の列の少なくとも一方に対応し
て横方向の行あるいは縦方向の列の少なくとも一方を順
次１ドツト分シフトさせて行う。これにより、ｎＸｎの
画像データを複数ドツト単位での、横方向や縦方向さら
にはその逆の方向のアクセスが行える。この画像メモリ
を複数設けて一画像とし、−辺を構成する画像メモリの
最大個数からその辺の画像メモリを指示する画像アドレ
ス値を前記第１の減算回路で減算する。この第１の減算
回路の結果は複数個の画像メモリで一画像を記憶した時
の一辺を逆方向にアクセスする時の画像メモリの画像ア
ドレス値となる。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

まず、ｎ×ｎドットのメモリの構成と、その駆動回路か
ら、横、縦さらには左右、上下の方向からアクセスを可
能とした画像メモリについて説明する。

第１図は本発明のメモリ配置図である。図中、各ドツト
に対応するワタ内の上部はメモリアドレスを下部はその
アドレス内のビット位置を表している。基本画像のＹ座
標（ＹＫ）が“ＯＯ”で、基本画像のＸ座標（Ｘ　Ｋ）
が００の時をメモリのアドレスＡＤＤ″ｏｏｏｏ″のビ
ット１５（ＤＩ５）に割当てである。そして順次基本画
像のＸ座標（ＸＫ）方向に１６ビツト単位で１６アドレ
ス（ＦＨ：Ｈは１６進）分順次歩進させるとともにその
間のドツトをビット１５〜ビツト０（０１５〜ＤＯ）に
割当ている。また基本画像のＹ座標（Ｙ　Ｋ）が“Ｏｌ
”では、基本画像のＹ座標（Ｙ　Ｋ）に対応する基本画
像の横１行を１ワ一ド単位で前述した基本画像のＹ座標
（ＹＫ）が“ＯＯｌの場合のドツト対応を１ビツト分シ
フトした形で割り当てである。

すなわち、基本画像のＹ座標（ＹＫ）が１０１”ではア
ドレスＡＤＤ“０１００”のビット０　　（ＭＯ）を、
そしてその右側のビット１５〜ビツト１（ＤＩ５〜Ｄｉ
）を１ビツト分シフトして構成している。さらに基本画
像のＹ座標（ＹＫ）のアドレスが歩進するたびに１６ビ
ツト単位で１ビツト分シフトするようにしている。

換言するならば、基本画像のＹ座標（ＹＫ）が“ＯＯ”
の時にはアドレスＡ　Ｄ　Ｄ　＠００００”のビット１
５〜ビツトＯ（Ｄ１５〜Ｄｏ）、アドレスＡＤＤ”　ｏ
ｏｏｔ”のビン日５〜ビット０　（Ｄ１５〜Ｄｏ）、ア
ドレスＡＤＤ″０００２　’のビ・ノド１５〜ビツト０
（Ｄ１５〜ＤＯ）　　・・・とし、基本画像のＹ座標（
ＹＫ）が１０１”の時にはアドレスＡＤＤ″０１００″
のビットＯ（Ｄｏ）つづいてビット１５〜ビツト１（Ｄ
１５〜Ｄ１）、アドレス０１０１のビット０（ＤＯ）つ
づいてビット１５〜ビフト１（Ｄ１５〜Ｄｌ）、アドレ
ス０１０２のビット０（ＤＯ）　　・・・としている。

さらに、基本画像のＹ座標（Ｙ　Ｋ）が“０２”の時に
はアドレスＡ　Ｄ　Ｄ　　”　０２００”のビット１．
０　　（ＤＩ−ＤＯ）つづいてビット１５〜ビツト２　
（Ｄ１５〜Ｄ２アドレスＡＤＤ）０２０１”（７）ビッ
ト１．０　　（Ｄｉ、Ｄｏ）、つづいてビット１５〜ビ
ツト２（０１５〜Ｄ２）　　・・・のように順次基本画
像のＹ座標が歩進する為に１６ビツト単位でシフトすな
わち回転シフトして割当てている。

前述したような割当てにより、基本画像の横方向や縦方
向の１６ビツト単位での読出し時には常にその１６ビツ
ト内のビット値（Ｄ１５〜ＤＯ）は異なる。これにより
、１６ビツト単位での縦方向や横方向のアクセスが可能
となる。尚、横方向の時には同一アドレスでアクセスし
、縦方向の時にはビット単位で異なるメモリをアクセス
する。

第２図は本発明の第１の実施例の回路構成図である。フ
レームメモリ　（Ｍ１５〜ＭＯ）は各々１ビツトの入出
力端子Ｉ１０を有し、１６ビツトのデータ（Ｄ１５〜Ｄ
Ｏ）を入出力するメモリを構成している。尚、図中結線
部の斜線の数はビット数を表している。各フレームメモ
リＭ１５〜ＭＯはアドレス値（Ｙ７〜ＹＯ，Ｘ３〜ＸＯ
）が加わるアドレス入力端子と、ブロック値（ＢＬＫ６
〜ＢＬＫＯ）が加わるブロック入力端子とを有する。

フレームメモリ（Ｍ１５〜ＭＯ＞は複数画面を記憶する
容量を有しており、この複数画面を指示する端子が、ブ
ロック値（ＢＬＫ６〜ＢＬＫＯ）が加わるブロック入力
端子である。このブロック値（ＢＬＫ６〜ＢＬＫＯ）に
よって目的のブロックすなわち画面のページが指定され
る。

基本画像のＹ座標（ＹＫ）の上位ビット（ＹＫ７〜ＹＫ
４）とＸ座標ＸＫの上位４ビツト（ＸＫ７〜ＸＫ４）は
それぞれセレクタＳＬＩの入力端子ＡとセレクタＳＬ２
の入力端子Ｂ１セレクタＳＬＩの入力端子Ｂとセレクタ
ＳＬＩの入力端子Ａに加わる。セレクタＳＬ１、ＳＬ２
は入力端子Ａ、Ｂに加わるデータを選択して出力端子Ｃ
にデータを出力する回路であり、この選択は選択端子Ｓ
ＥＬに加わる垂直水平切換信号Ｈ／Ｖによって決定され
る。垂直水平切換信号Ｈ／ＶがＬレベル“０”の時には
セレクタＳＬ１、ＳＬ２は入力端子Ａに加わるデータを
選択して出力端子Ｃに出力し、Ｈレベル“１”の時にそ
の逆に入力端子Ｂに加わるデータを選択して出力端子Ｃ
に出力する。以下では、先ず選択信号Ｈ／ＶがＬレベル
の信号である時について説明する。この時には前述のセ
レクタＳＬ１は基本画像のＹ座標の上位４ビツトＹＫ７
〜ＹＫ４を選択し、セレクタＳＬ２は基本画像のＸ座標
の上位４ピツ）ＸＫ７〜ＸＫ４を選択し、各出力端子Ｃ
に出力する。

セレクタＳＬＩの出力端子Ｃは排他的論理和群ＥＯＲＧ
２を介して選択した基本画像ＹＫの上位４ビツトＹＫ７
〜ＹＫ４）を信号ＹＳ３〜ｙｓ。

としてフレームメモリＭ１５〜ＭＯのアドレス値Ｙ７〜
Ｙ３が加わる端子に出力する。排他的論理和群ＥＯＲＧ
２の一方の入力には垂直水平切換信号Ｈ／Ｖが加わって
いるので、排他的論理和群ＥＯＲＣ２はバッファとして
動作し、セレクタＳＬＩの出力論理は反転されずに、前
述したフレームメモリＭ１５〜ＭＯの端子に加わる。セ
レクタＳＬ２の出力端子は選択した基本画像ＸＫの上位
４ビツト（ＸＫ７〜ＸＫ４）をフレームメモリＭ１５〜
ＭＯのアドレス値Ｘ３〜ｘＯが加わる端子に出力する。

一方、基本画像のＹ座標（ＹＫ）の下位４ピツ）（ＹＫ
３〜ＹＫＯ）は排他的論理和群ＥＯＲＧ１を介してアド
レスデコーダのＡＤＲＲのデコード入力値ＹＡ３〜ＹＡ
Ｏが加わる端子とデコーダＤＲＲのデコード入力値ＹＢ
３〜ＹＢＯを入力する端子に加わる。排他的論理和群Ｅ
ＯＲＧ１の一方のゲートには垂直水平切換信号Ｈ／Ｖが
加わり、他方にはそれぞれ基本画像のアドレスＹＫの下
位４ビツト（ＹＫ３〜ＹＫＯ）が加わっている。よって
、垂直水平切換信号）Ｉ／ＶがＬレベルの時には排他的
論理和群ＥＯＲＧ１は非反転回路すなわち単なるバッフ
ァとして動作する。

アドレスデコーダＡＤＲＲは前述した排他的論理和群Ｉ
ＥＯＲＧＩの出力がアドレス値ＹＢ３〜ＹＢＯとして加
わる他に垂直水平切換信号Ｈ／ＶがアドレスデコーダＡ
ＤＲＲの端子Ｓに加わっており、これらの信号によって
メモリＭ１５〜ＭＯのアドレス値Ｙ７〜ＹＯが加わる端
子の下位４ビツトに対し特定のデコード値ＱＦ３〜ＱＦ
Ｏ，・・・ＱＯ３〜ＱＯＯを出力する。

第３図はアドレスデコーダＡＤＲＲの入出力データ図表
である。第３図（ａ）は垂直水平切換信号Ｈ／ＶがＬＬ
／へ７１／（すなわちＨ／Ｖ−０）（７）時の、第３図
（ｂ）は垂直水平切換信号Ｈ／ＶがＨレベル（Ｈ／Ｖ＝
１）の時のそれぞれの入出力データ図表である。前述し
たように垂直水平切換信号Ｈ／ＶがＬの時には、第３図
（ａ）のように出力データが決定され各フレームメモリ
Ｍ１５〜ＭＯに加わるアドレス値Ｙ３〜ＹＯすなわち各
デコード出力ＱＦ３〜ＱＦＯ，・・・ＱＯ３〜ＱＯＯは
デコード入力値ＹＢ３〜ＹＢＯと同じとなってフレーム
メモリＭ１５〜ＭＯに加わる。

前述した各値（ブロック値Ｂ６〜ＢＯとアドレス値Ｙ７
〜ＹＯ，Ｘ３〜ＸＯ）がフレームメモリＭ１５〜ＭＯに
加わることにより、各フレームメモリＭ１５〜ＭＯはそ
の値に対応したデータＤＩ５〜ＤＯを出力あるいは入力
する。なお、各フレームメモリＭ１５〜ＭＯには前述し
た他にリード・ライト信号Ｒ／Ｗが加わっており、この
リード・ライト信号Ｒ／ＷがＬの時にはリード、Ｈレベ
ルの時にはライト動作と各メモリＭ１５〜ＭＯはなる。

すなわち、Ｌレベルの時には記憶したデータを出力し、
Ｈレベルの時には加わるデータを入力する。アドレス値
Ｙ７〜ＹＯ，Ｘ３〜ＸＯは第１図における横方向に対し
１６ビツト分をアクセスするのと同じであり、例えばリ
ードの時には横方向に対し１６ビツト分が同時に読出さ
れる。

第１図に示したように本発明の実施例においては、横方
向に対する１６ビツトは常に縦方向に対して１ビツトづ
つシフトする構成となっている。このシフトを補正し、
加わる基本画像のＸ座標、Ｙ座標に対し対応する位置に
するのがビットシフト回路ＢＳＣである。このビ・／ト
シフト回路ＢＳＣにより、位置に対応したデータＤＢ１
５〜ＤＢＯを得ることができる。

デコーダＤＲＲには前述したＹＫ３〜ＹＫＯが排他的論
理和群ＥＯＲＧ１の出力が加わっている。

垂直水平切換信号Ｈ／ＶがＬレベルの時にはこの排他的
論理和群ＥＯＲＧ１は非反転すなわちバッファとして動
作するので、デコーダＤＲＲには基本画像のＹ座標（Ｙ
Ｋ）の下位４ピッ１−（ＹＫ３〜ＹＫＯ）が加わる。デ
コーダＤＲＲは加わった値（アドレス値）ＹＢ３〜ＹＢ
Ｏをデコードする回路である。例えば４ビツトのアドレ
ス値ＹＢ３〜ＹＢＯが“ｏｏｏｏ”の時には出力ＳＤＯ
が１”となり、他は“０″となり、“０００１”の時に
は出力ＳＤＩが１″、他は０１となるように入力した値
に対応する出力のみを“１”とした。一方、ビットシフ
ト回路ＢＳＣは１６個のビットシフト回路Ｂ５Ｃ０〜１
３ＳＣ１５より成り、前述のデコード値に対応したシフ
ト量を有するように構成されている。すなわちビットシ
フト回路Ｂ５Ｃ０はＯシフト（入出力（データ）Ｄ１５
〜Ｄｏと入出力ＤＢ１５〜ＤＢＯは１対１で対応）、ビ
ットシフト回路Ｂ５Ｃｌは入出力（データ）ＤＯが入出
力ＤＢ１５に、入出力（データ）Ｄ１５〜Ｄ１が入出力
ＤＢ１４〜ＤＢＯに対応、同様に順次ビットシフト回路
Ｂ５Ｃ２〜Ｂ５Ｃｌ３はシフトして対応している。

このビットシフト回路ＢＳＣによって、第１図に示した
各フレームメモリＭ１５〜ＭＯのドツトに対応する位置
が割当られる。なお、ビットシフト回路Ｂ５Ｃ０−Ｂ５
Ｃｌ　５はそれぞれ１６個の双方向バッファによって構
成されており、前述したシフト量はこの双方向バッファ
の結線によって決定されるとともに、リード・ライト信
号Ｒ／Ｗでその方向が制御される。

以上述べた動作により、垂直水平切換信号Ｈ／ＶがＬレ
ベル（１０′″）の時には、第４図に示したように各ド
ツトが配置されたごとく、外部よりアクセスすることに
より第１図に示したメモリ配置のデータをアクセスする
ことができる。なお、出力は１６ビツト単位で行なわれ
るので基本画像のＸ座標（ＸＫ）の下位４ビツト、ＸＫ
３〜ＸＫＯは必要ない。

次に垂直水平切換信号Ｈ／ＶがＨレベルの時について説
明する。この時にはまずセレクタＳＬＩ。

ＳＬ２は入力端子Ｂより入力したデータを選択して出力
端子Ｃに出力する。すなわちセレクタＳＬ１の出力端子
Ｃには基本画像のＸ座標ＸＫの上位４ビツトＸＫ７〜Ｘ
Ｋ４が出力される。この出力は排他的論理和群ＥＯＲＧ
２に加わるが、この時排他的論理和群ＥＯＲＧ２の一方
の入力に垂直水平切換信号Ｈ／ＶのＨレベルが加わって
いるので、セレクタＳＬＩによって選択され出力端子Ｃ
より出力された基本画像のＸ座標ＸＫの上位４ビア）Ｘ
Ｋ７〜ＸＫ４は反転すなわちインバートされる。この反
転動作により、フレームメモリＭ１５〜ＭＯのアドレス
値Ｙ７〜Ｙ４は基本画像のＸ座標の上位４ビツトＸＫ７
〜ＸＫ４の反転した値となる。例えば基本画像をアクセ
スする如く、左上端より右方向にアクセスした時には、
順次Ｆ、　Ｅ、　　・・・Ｏ，Ｆ、　Ｅ、　・・・０・
・・０と入力が変化する。一方、基本画像のＹ庫裏ＹＫ
の下位４ピツ）ＹＫ３〜ＹＫＯは排他的論理和群ＥＯＲ
Ｇ１に加わっており、この排他的論理和群ＥＯＲＣＩの
一方の入力にも前述したと同様に垂直水平切換信号Ｈ／
Ｖが加わっている。よってこの排他的論理和群ＥＯＲＧ
１によって基本画像のＹ座標ＹＫの下位４ピツ）ＹＫ３
〜ＹＫＯは反転されてアドレス値ＹＢ３〜ＹＢＯとして
アドレスデコーダＡＤＲＲとデコーダＤＲＲに加わる。

アドレスデコーダＡＤＲＲは垂直水平切換信号Ｈ／Ｖに
よって出力するデータを切換え、第３図（ｂｌに示すよ
うにアドレス値ＹＢ３〜ＹＢＯを変換して各フレームメ
モリＭ１５〜ＭＯにデコード値ＱＦ３〜ＱＦＯ，・・・
ＱＯ３〜ＱＯＯを出力する。例えば基本画像の左上端を
アクセスした時には、排他的論理和群ＥＯＲＧ１によっ
て基本画像のＹ座標ＹＫの下位４ビツトＹＫ３〜ＹＫＯ
が反転（“１１１１″）されてアドレスデコーダに加わ
る。

“１１１１”が加わった時にはアドレスデコーダＡＤＲ
Ｒは各フレームメモリＭ１５〜ＭＯに対し、００００″
、”１１１１’″、”１１１０ゝ、”０１１１″。

′″０１１０”、　　“０１０１”、”０１００″、’
００１１”。

“０００１”を加える。また、セレクタＳＬ２は基本画
像のＹ座ｊＭＹＫの上位４ビフトＹＫ７〜ＹＫ４を選択
してフレームメモリＭ１５〜ＭＯのドツト値ｘ３〜ＸＯ
として加えるので、前述した左上端をアクセスした時に
はフレームメモリＭ１５〜ＭＯにはそれぞれＦＯＯＨ，
ＦＦ０Ｈ−ＦＩＯＨ（Ｈは１６進を表わす。同図におい
てはＨは略している。）が加わる。フレームメモリＭ１
５〜ＭＯへのこのアドレス値Ｙ７〜ＹＯ，Ｘ３〜ＸＯが
加わることにより、第１図における左下端より上側に向
って１６ビツト分のデータが各フレームメモリＭ’１５
〜ＭＯより出力される。このデータは基本画像の左下端
より上側に対して１６ビツト分のデータであるが、その
順序はシフトしている。これを補正し、第１図に示すよ
うにＤ１４〜ＤＯ２Ｄ１５（７）時にするのが、ビット
シフト回路ＢＳＣである。前述したように垂直水平切換
信号Ｈ／Ｖがハイレベルの時には、基本画像のＹ座標Ｙ
Ｋの下位４ビツトが排他的論理和群ＥＯＲＧ１によって
反転されてデコーダＤＲＲ（ＹＢ３〜ＹＢＯ）に加わる
ので、ビットシフト回路Ｂ５Ｃｌ　５に接続しているデ
コード出力５Ｄ１５がＨレベルとなってビットシフト回
路ＢＳＣのイネーブル端子ＥにＨレベルを加えビットシ
フト回路Ｂ５Ｃｌ３を動作させる。このビットシフト回
路Ｂ５Ｃｌ３の入出力（データ）Ｄ１５は入出力ＤＢＯ
に対応し、入出力（データ）ＤＯ−Ｄ１４は入出力ＤＢ
Ｉ〜ＤＢ１５に対応しているので、このビットシフト回
路Ｂ５Ｃｌ３によって、入出力ＤＢ１５〜ＤＢＯは基本
画像の左下端より上側に順次１６ビツトを切出したもの
に対応する。そして、次に基本画像のＸ座標ＸＫの上位
４ビツトが順次変化した時には、前述した動作と同様に
順次縦方向にフレームメモリＭ１５〜ＭＯを読出すとと
もに、ビ。

トシフト回路ＢＳＣで特定ビットシフトされる。

第２図に示した本発明の実施例においては、ビットシフ
ト回路ＢＳＣは双方向バッファであり、その方向はリー
ド・ライト信号Ｒ／Ｗで変化する。

よって前述した基本画像のＸ座標ならびに基本画像のＹ
座標が加わり、メモリをアクセスした時、リード・ライ
ト信号Ｒ／ＷがＬレベルである時フレームメモリＭ１５
〜ＭＯのリード、Ｈレベルである時ライトとなる。また
、垂直水平切換信号Ｈ／　Ｖによって垂直方向へのアク
セスあるいは水平方向のアクセスとなるので、垂直水平
切換信号Ｈ／ＶがＬレベルの時には、正常位置（回転さ
せない）でのリードとライトが行なわれ、垂直水平切換
信号Ｈ／ＶがＨレベルの時には、リード時で基本画像が
右９０°回転したデータを得ることができる。また、ラ
イト時には垂直水平切換信号Ｈ／　ＶがＬレベルの時に
書込んだデータに対し左９０°回転したデータがフレー
ムメモリに書込まれる。

以上の動作により、垂直水平切換信号Ｈ／ＶのＬレベル
によって右９０　’回転した時の画像データを読出すこ
とができ、Ｈレベルによって左９０　”回転した画像デ
ータを書込むことができる。また、１回の書込みや読出
しで両方向とも１６ビツトを同時に得ることができ、従
来と比ベメモリのアクセスが速くなる。

第５図は本発明の第２の実施例の回路構成図である。画
像メモリＣＨＧは第２図に示した回路構成と同様の回路
であり、ブロック値ＢＬＫ５〜ＢＬＫＯ１垂直水平切換
信号Ｈ／Ｖ、アドレス値Ｙ７〜ＹＯ，Ｘ３〜ｘＯ，リー
ド・ライト信号Ｒ／Ｗが加わる端子と、リード時にはデ
ータＤＢ１５〜ＤＢＯが出力されライト時にはデータＤ
Ｂ１５〜ＤＢＯが入力される端子を有している。

第２図の回路構成すなわち画像メモリＣＨＧでは基本画
像に対し右９０°回転したデータの読出しと左９０°回
転したデータの書込みしか行うことができなかった。第
５図の回路は頒°ステップすなわち＋９０°、１８０°
、２７０°右回転（２７０°、１８０゜９０；：左回転
）した基本画像の続出や書込みを行うことを可能とした
回路である０士頒°回転した画像を得ることができるな
らば、画像メモリＣＨＧのアドレス値を反転し、必要な
時にデータのビットをスワップ（ＭＳＢとＬＳＢを全ビ
ット入換える）することにより、任意の回転画像や表裏
反転画像を得ることができる。

このアドレス値の反転を行うのが排他的論理和群ＥＯＲ
Ｇ３．ＥＯＲＧ４であり、データのビットスワップを行
うのが、データスワップ回路ＷＳＣである。

排他的論理和群ＥＯＲＧ３の一方の入力には反転制御信
号ＹＩＮＶが加わり、他方の入力にはＹ座標のアドレス
値ＹＡ７〜ＹＡＯが加わる。反転制御信号ＹＩＮＶが“
１”すなわちＨレベルの時にはアドレス値ＹＡ７〜ＹＡ
Ｏを反転し、画像メモリＣＨＧへアドレス値ＹＫとして
加える。また、反転制御信号ＹＩＮＶが“０”すなわち
Ｌレベルの時にはその出力は非反転（論理が反転しない
）でそのままアドレス値ＹＡ７〜ＹＡＯを画像メモＩＪ
　ＣＨＧのアドレス値ＹＫとして加える。

排他的論理和群ＥＯＲＧ４の一方の入力には反転制御信
号ＸＩＮＶが加わり、他方の入力にはＸ座標のアドレス
値ＸＡ７〜ＸＡ４　（上位４ビツトのみ：下位は１６ビ
ツト並列で読出されるので必要ない）が加わる。反転制
御信号ＸＩＮＶが“１”の時にはアドレス値ＸＡ７〜Ｘ
Ａ４を反転し、画。

像メモリＣ）（Ｇヘアドレス値ＸＫを加える。また反転
制御信号ＸＩＮＶが“０”の時にはその出力は非反転で
、そのままアドレス値ＸＡ７〜ＸＡ４を画像メモリＣＨ
Ｇのアドレス値ＸＫとして加える。前述した排他的論理
和群ＥＯＲＧ３゜ＥＯＲＧ４によってアドレス値ＹＡ７
〜ＹＡＯ。

ＸＡ７〜ＸＡ４を反転あるいは非反転して画像メモリＣ
ＨＧに加えることができる。

一方、データスワップ回路ＷＳＣは１６個単位での２相
の双方向バッファＷＳＣＩ、ＷＳＣ，２を有し、双方向
バッファ群ＷＳＣＩは画像メモリＣＨＧの入出力ＤＢ１
５〜ＤＢＯをデータＤＤ１５〜ＤＤＯに対応して接続さ
れている。また、双方向バッファ群ＷＳＣ２は画像メモ
リＣＨＧのデータＤＢＯ〜ＤＢ１５をデータＤＤ１５〜
ＤＤＯに対応して接続している。双方向バッファ群ＷＳ
ＣＩのイネプル端子Ｅ（動作制御を行なう端子）にはイ
ンバータＩＮＶを介してデータスワップ信号ＷＳが加わ
り、双方向バッファ群ＷＳＣ２には、データスワップ信
号ＷＳが直接加わっている。各双方向バッファ群ＷＳＣ
１，ＷＳＣ２はイネーブル端子Ｅに１１″　（Ｈレベル
）が加わった時に動作するものであるので、データスワ
ップ信号が１１″の時に画像メモリＣＨＧの入出力ＤＢ
１５〜ＤＢＯとデータＤＤ１５〜データＤＤＯを対応さ
せ、すなわち、データをビット単位で上下にスワップさ
せ、“Ｏ”の時には、１対１に対応させて入出力を制御
する。尚、双方向バッファ群ＷＳＣＩ、ＷＳＣ２にはリ
ード・ライト信号Ｒ／Ｗが加わっており、リード（１０
″）の時にはデータＤＢ１５〜ＤＢＯをデータＤＤ１５
〜ＤＤＯ又はデータＤＤＯ〜ＤＤ１５に対応させて出力
し、ライト（１１″）の時にはデータＤＤ１５〜ＤＤＯ
をデータＤＢ１５〜ＤＢＯあるいはデータＤＢＯ−ＤＢ
１５に対応させて画像メモリＣＨＧに加える。

第６図は垂直水平切換信号Ｈ／Ｖ、反転制御信号ＹＩＮ
Ｖ、ＸＩＮＶ、データスワップ信号ＷＳにおける読出し
時に得られる画像と書込み時に書込まれる画像の位置関
係を表わした図表である。

尚、リード時の回転動作は正常位基本画像が書込まれて
いる時に読出される画像の位置状態を、またライト時に
は、書込んだデータを各信号ＶＩＮＶ、ＸＩＮＶ、ＷＳ
、）ｉ／Ｖが共に’ｏ”状態で読出した場合の画像の位
置状態を表わしている。

先ず垂直水平切換信号Ｈ／Ｖが“Ｏ”の場合を説明する
。反転制御信号ＹＩＮＶ、ＸＩＮＶ、データスワップ信
号ＷＳが共にＯ″である時には、読出し、書込時に正常
位の基本画像を得、また書込むことができる。すなわち
回転しないデータの続出し、書込みが可能となる。その
逆に反転制御信号ＹＩＮＶが１”の時には、アドレス値
ＹＡ７〜ＹＡＯが排他的論理和群ＥＯＲＧ３によって反
転するので、リード、ライト時共に上下逆の裏面画像を
得る。尚、書込み時には、正常の位置の基本画像が書込
まれている時には上下逆の裏面の画像が読出せ、その逆
に基本画像が入力している時には基本画像の上下逆の裏
面を書込むことができる。

反転制御信号ＹＩＮＶが“Ｏ”で反転制御信号ＸＩＮＶ
とデータスワップ信号ＷＳが１″の時には左右逆の裏面
の書込みと読出しができる。反転制御信号ＹＩＮＶ、Ｘ
ＩＮＶとデータスワップ信号ＷＳが全て１”の時には、
Ｘ座標、Ｙ座標が左右、上下に反転し、データスワップ
信号によってデータスワップするので、リード、ライト
時、共に１８０°回転した基本画像を読出せ、また書込
むことができる。

一方、垂直水平切換信号Ｈ／Ｖが“１”の時には、他の
信号ＹＩＮＶ、ＸＩＮＶ、ＷＳが共にＯ″である場合前
述した様に、右９０°回転したデータを読出せ、左９０
°回転した画像データを書込むことができる。垂直水平
切換信号Ｈ／Ｖは前述した様に加わるアドレス値に対応
して右９０°回転したデータを出力したり、取込んだり
する制御を行なうものであり、この信号Ｈ／Ｖが“１”
で前述した反転制御信号ＹＩＮＶが“１”、反転制御信
号ＸＩＮＶとデータスワップ信号ＷＳが“Ｏ”の時には
上下逆の裏面の右９０°回転した画像データを読出すこ
とができ、また上下逆の裏面の左９０”回転した画像デ
ータを書込むことができる。同時に垂直水平切換信号）
１／Ｖが“１″で反転制御信号ＹｒＮＶが０”９反転制
御信号ＸＩＮＶ、データスワップ信号“１”の時には左
右逆の裏面の右９０°回転して画像データを読出せ、ま
た、左右逆の裏面の左９０”回転した画像データを書込
むことができる。また、垂直水平切換信号Ｈ／Ｖ反転制
御信号ＹＩＮＶ、ＸＩＮＶデータスワγブ信号ＷＳが共
に“１”の時には右２７０°回転の画像データを読出せ
、左２７０°回転の画像データを書込むことができる。

前述した様な各種信号に目的の値を加えることにより、
リード時もライト時も表面面と裏画面での０”、９０’
、　　１８０°、２７０°回転した画像を得ることがで
きる。尚第６図中動作の欄が「−」はこれ以外のデータ
であり、そのほとんどは上下あるいは左右方向１６ビツ
ト単位でデータが入れ換っている画１象データとなって
いる。

前述した本発明の実施例は、表ならびに裏画面の各４方
向への回転データを書込また読出しを行う回路である。

実際の画像データを回転処理する場合には、裏画面を用
いることはまれでありそのほとんどはおもて画面の回転
処理である。第７図は本発明の第３の実施例の回転構成
図であり、表面面の４方向（０°、９０°、１８０°、
２７０°）の回転画像を読出し、また書込むことができ
る。

第５図に示した本発明の実施例の回路構成図においては
ＷＩ像メモリＣＨＧ内に有する排他的論理和群ＥＯＲＧ
２をその入力側に設け、また、排他的論理和群ＥＯＲＧ
３．ＥＯＲＧ４とによって反転され、さらにまた反転さ
れてもとの論理にもどるという様な構成となっている。

この論理をまとめ、さらに裏面を出力しない様にしたの
が、第７図の本発明の第３の実施例の回転構成である。

尚、第２図、第５図における本発明の第１．第２の実施
例と同一動作の回路は、同一符号を符して説明を略す。

回転制御信号ＦＤＩＲＱ、ＦＤＩＲＩは、リード時には
、格納している基本画像を９０°、１８０°。

２７０　°左回転して読出し、ライト時には、９０°。

１８０　”　、　２７０°右回転して書込む状態を制御
する信号である。

回転制御信号ＦＤＩＲＱは、セレクタＳＬ３゜ＳＬ４の
選択端子ＳＥＬに加わっている。セレクタＳＬ３の入力
端子Ａ、Ｂにはアドレス値ＹＡ７〜ＹＡ４．ＸＡ７〜Ｘ
Ａ４が、またセレクタＳＬ３の入力端子Ａ、　Ｂにはア
ドレス値ＸＡ７〜ＸＡ４．ＹＡ７〜ＹＡ４が加わってい
るので、この回転制御信号ＦＤＩＲＱが“０″の時には
セレクタＳＬ３は入力端子Ａに加わるアドレス値ＹＡ７
〜ＹＡ４を選択し、セレクタＳＬ４は入力端子Ａに加わ
るアドレス値ＹＡ７〜ＹＡ４を選択して、それぞれ排他
的論理和群ＥＯＲＧ５゜ＥＯＲＧ６の一方の入力に加え
る。排他的論理和群ＥＯＲＧ５の他方の入力には回転制
御信号ＦＤＩＲＩが加わっているので、この回転制御信
号ＦＤＩＲＩが“０”の時にはセレクタＳＬ３の出力を
非反転で、“１”の時にはセレクタＳＬ３の出力を反転
し、アドレス値ＹＡ７〜ＹＡ４としてフレームメモリＭ
１５〜ＭＯに加える。排他的論理和ＥＯＲの入力は前述
した回転制御信号ＦＤＩＲＱ、ＦＤＩＲＩが加わってい
る。

セレクタＳＬ４の出力は排他的論理和群ＥＯＲＧ６の一
方の入力に出力する。排他的論理和群ＥＯＲＧ６の他方
の入力は排他的論理和ＥＯＲの出力が加わっているので
、回転制御信号ＦＤＩＲＱ、ＦＤＩＲＩが“１”、”Ｏ
″あるいは“０”、“１”の時には選択した信号を反転
し、“Ｑ　１１．“０″あるいは“ｌ”、“１”の様に
同じレベルである時には非反転しく同じ論理）、フレー
ムメモリＭ１５〜ＭＯに出力する。第８図は回転制御信
号ＦＤｒＲ１，ＦＤＩＲＱとアドレス値Ｙ７〜Ｙ４、Ｘ
３〜ＸＯの関係を表す図である。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが“０”。

Ｏ′の時にはフレームメモリＭ１５〜ＭＯに加わるアド
レス値Ｙ７〜Ｙ４は入力アドレス値ＹＡ７〜ＹＡ４、ア
ドレス値Ｘ３〜ＸＯは入力アドレス値ＹＡ７〜ＹＡ４と
なる。回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱがＯ″、′
１”の時にはアドレス値Ｙ７〜Ｙ４はアドレス値ＹＡ７
〜ＹＡ４．アドレス値Ｙ７〜Ｙ４はアドレス値ＹＡ７〜
ＹＡ４の反転値（第８図においては記号の上部に−を付
しである）となる。回転制御信号ＦＤＩＲＩ、ＦＤＩＲ
Ｑがａｌｍ、＊０ゝの時にはアドレス値Ｙ７〜Ｙ４はア
ドレス値ＹＡ７〜ＹＡ４の反転値、アドレス値Ｘ３〜Ｘ
Ｏはアドレス値ＹＡ７〜ＹＡ４の反転値となる。回転制
御信号ＦＤＩＲＩ、ＦＤＩＲＱが１”、′″１′″の時
にはアドレス値Ｙ７〜Ｙ４はアドレス値ＹＡ７〜ＹＡ４
の反転値、アドレス値Ｘ３〜ＸＯはアドレス値ＹＡ７〜
ＹＡ４となる。

一方、回転制御信号ＦＤＩＲＩは排他的論理和群ＥＯＲ
Ｇ７の一方の入力に加わっている。そして、排他的論理
和群ＥＯＲＧ７の他方の入力には、アドレス値ＹＡ３〜
ＹＡＯが加わっているので、その出力は回転制御信号Ｆ
ＤＩＲＩが“０”の時には非反転となり、“１”の時に
は反転となって、アドレスデコーダＡＤＲＲとデコーダ
ＤＲＲの各アドレス値ＹＢ３〜ＹＢＯとして加わる。

アドレスデコーダＡＤＲＲとフレームメモリＭ１５〜Ｍ
Ｏの接続、ならびにデコーダとビットシフト回路ＢＳＣ
の接続、さらにはフレームメモリＭ１５〜ＭＯとビット
シフト回路ＢＳＣの接続は前述した第２図の接続と同様
である。尚アドレスデコーダの端子Ｓには回転制御信号
ＦＤＩＲＱが加わっており、この信号によって、前述と
同様に第３図（ａ）、　（ｂ）に表わすデコードデータ
が選択される。

ビットシフト回路ＢＳＣとデータスワップ回路ＷＳＣと
は接続しており、排他的論理和ＥＯＲの出力によって１
対１でビットが選択されるか、或いはＬＳＢとＭＳＢ側
が順次入れ換わる即ちビット位置単位で、スワップされ
て選択されるかが決定する。また、リード・ライト信号
Ｒ／Ｗはデータスワップ回路ＷＳＣＩ、ＷＳＣ２の方向
制御端子、ビットシフト回路Ｂ５Ｃ０−ＢＳＣ１５の方
向制御端子ならびにフレームメモリＭ１５〜ＭＯのリー
ド・ライト端子に加わっている。リード・ライト信号Ｒ
／Ｗが“１”の時にはデータスワップ回路ＷＳＣＩ、Ｗ
ＳＣ２とビットシフト回路Ｂ５Ｃ０〜Ｂ５Ｃｌ３は外部
装置からフレームメモリＭ１５〜ＭＯ側へデータを送る
ように方向が決定し、フレームメモリＭ１５〜ＭＯデー
タを取込む、また、その逆にリード・ライト信号Ｒ／Ｗ
が“θ″の時にはフレームメモリＭ１５〜ＭＯは記憶し
ているデータを出力するとともに、データスワップ回路
ＷＳＣＩ、ＷＳＣ２とビットシフト回路はフレームメモ
リＭ１５〜ＭＯから出力されるデータを外部装置へ出力
するように方向を決定する。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが共に“０”の時
には、第５図に示す回路において、反転制御信号ＹＩＮ
Ｖ、ＸＩＮＶ、データスワップ信号ＷＳ、垂直水平切換
信号Ｈ／■が共に“Ｏ”の時の状態と同じとなる。すな
わち、フレームメモリＭ１５〜ＭＯのアドレス値Ｙ７〜
ＹＯはアドレス値ＹＡ７〜ＹＡＯとなり、アドレス値Ｘ
３〜ＸＯはアドレス値ＸＡ７〜ＸＡ４となる。また、フ
レームメモリＭ１５〜ＭＯの入出力データＤ１５〜Ｄｏ
はビットシフト回路ＢＳＣでワード（１６ビント）単位
でアドレス値ＹＡ３〜ＹＡＯ分シフトして外部装置の入
出力データＤＢ１５〜ＤＢＯに対応している。また、デ
ータスワップ回路ＷＳＣＩには排他的論理和ＥＯＲの出
力（１０″）がインバータＩＮＶで反転して、′１″と
なって加わっているので、入出力（データ）ＤＢＯ〜Ｄ
Ｂ１５と入出力ＤＤＯ”ＤＤｉ５は１対１で対応してい
る。よって、第１図に示した基本のメモリ配置と同様の
メモリアクセスとなる。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが“Ｏ”。

“１”である時には、第８図に示すようにアドレス値Ｙ
７〜Ｙ４はアドレス値ＸＡ７〜ＸＡ４、アドレス値Ｘ３
〜ＸＯはＹＡ７〜ＹＡ４となる。そして、アドレスデコ
ーダには排他的論理和群ＥＯＲ１を介して反転しない（
排他的論理和群の方には１０″が加わっている）アドレ
ス値ＹＡ３〜ＹＡＯが加わり、第３図伽）に表わすアド
レスデコードされてフレームメモリに加わる。よって、
基本画像の右上部より順次縦−装置のフレームメモリＭ
１５〜ＭＯがアクセスされる。また、この場合、データ
スワップ回路ＷＳＣ２の端子已に排他的論理和ＥＯＲの
出力（“１”）が加わっているので、入出力データＤＤ
１５〜ＤＤＯがビットシフト回路ＢＳＣの入出力データ
ＤＢＯ−ＤＢ１５に対応する。前述したようにフレーム
メモリＭ１５〜ＭＯ内の縦−列置の１６ビツトが読出さ
れるが、読出されたビット位置は下から上方向への順で
１ワードを構成しているので、このデータスワップ回路
ＷＳＣ２によってその上下関係が反転している。この動
作により、回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが“０
′″、′１１の時には右９０°回転してメモリをアクセ
スするので、リード時には左９０°回転したデータを読
出しライト時には右凹°回転したデータを書込むことが
できる。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが“・１”。

“０″である時には第８図に示すようにフレームメモリ
Ｍ１５〜ＭＯに加わるアドレス値Ｙ７〜Ｙ４はアドレス
値ＹＡ７〜ＹＡ４の反転値、アドレス値Ｙ３〜ＹＯはア
ドレス値ＹＡ７〜ＹＡ４の反転値が加わる。すなわち、
Ｙ座標のアドレス値ＹＡ７〜ＹＡ４．Ｘ座標のアドレス
値ＸＡ７〜ＸＡ４は共に反転してフレームメモリに加わ
る。

この時アドレスデコーダＡＤＲＲの端子Ｓには“０”が
加わり、アドレス値ＹＡ３〜ＹＡＯも排他的論理和群Ｅ
ＯＲＧ７で反転して加わっているので、メモリのアクセ
スは第１図に示す右下端より横−行となる。デコーダＤ
ＲＲには反転したデータが加わっているので、同様に右
下端より横−行に対して読出したシフト分シフトする。

すなわち、基本画像を逆の順で読出した状態となってい
る。右下端から逆の順で読出した時には１ワードの１６
ビツトは基本画像を読出したビット順であるので、この
時にはデータスワップ回路ＷＳＣ２の端子Ｅに′１”が
加わって、ビットのＭＳＢとＬＳＢを逆にしている。こ
れによって、右下端より横方向に１６ビツト単位で読出
すと共にビット位置をＭＳＢとＬＳＢとを反転するので
、ちょうど基本画像を１８０°回転（右回転も左回転も
同じ）した書込みや読出しとなる。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＱが共に“１１であ
る時には、第８図に示すようにフレームメモリＭ１５〜
ＭＯに加わるアドレス値Ｙ７〜Ｙ４はアドレス値ＸＡ７
〜ＸＡ４の反転した値、アドレス値Ｘ３〜ＸＯはアドレ
ス値ＹＡ７〜ＹＡ４となる。また排他的論理和群ＥＯＲ
Ｇ７の一方の入力も“１”が加わるので、アドレス値Ｙ
Ａ３〜ＹＡＯも反転するとともにアドレスデコーダＡＤ
ＤＲとデコーダＤＲＲに加わる。アドレスデコーダＡＤ
ＲＲの端子Ｓには、同じく１”が加わるので、第３図（
ｂ）に示すように各フレームメモリＭ１５〜ＭＯ単位で
下位アドレスＹ３〜ＹＯに異なるアドレス値が加わるよ
うになっており、このアクセスによって左下端より縦−
列置のメモリのアクセスとなる。この時にはこのアクセ
スは丁度基本画像の左下端より上方向に読出したと同様
となる。またビットシフト回路ＢＳＣも反転したアドレ
ス値ＹＡ３〜ＹＡＯで、順次読出す時のシフト量が変化
している。この時にはデータスワップ回路ＷＳＣＩの端
子已に“１”が加わるので、ビットシフト回路ＢＳＣの
入出力（データ）ＤＢ１５〜ＤＢＯが外部装置の入出力
ＤＤ１５〜ＤＤＱに対応している。これによって、左下
端より１６ビツト単位で順次縦方向の読出しや書込みが
行われる。すなわち、換言するならば左２７０°回転の
読出しと右９０°回転の書込みが行なわれる。

第９図は本発明の実施例によるメモリの読出しあるいは
書込みで得られる回転画像の表示例である。例えば第７
図に示すように、回転制御信号ＦＤＩＲ１，ＦＤＩＲＱ
をそれぞれ（ａ）　”　Ｏ″、“Ｏ”、由）１０′″、
′″１″、（Ｃ）１″、″０″、（ｄ）“１”。

“１”として書込み、回転制御信号ＦＤＩＲＩ。

ＦＤＩＲＱを共に“０”として読出した時にそれぞれ第
９図（ａ）　〜（ｄ）に示す０’、９０°、１８０°。

２７０°右回転した画像データを得ることができる。

この回転は書込み時ばかりでなく読出し時にも同様に回
転制御信号ＦＤＩＲＩ、ＦＤＩＲＱを変化させれば、同
様の回転画像を得ることができる。

なお、読出しの時には書込み時とは逆にそれぞれ基本画
像に対し９０°、１８０°、２７０°左回転した画像デ
ータが得られる。また、基本画像を加える時の回転制御
信号ＦＤＩＲＩ、ＦＤＩＲＱを“Ｏ”。

“０”としない時には基本画像を（わえた時の回転制御
信号ＦＤＩＲＩ、ＦＤＩＲＱの値が基本画像記憶位置と
なる。これは前述した第２図、第５図の本発明の実施例
においても同様である。

前述では、ｎ×ｎドットメモリの構成とその駆動回路を
実施例を用いて説明した。以下では、前述したメモリ構
成と駆動回路を用いた画像メモリを複数個用いて、動的
メモリ配置法による縦方間や横方向における左右、上下
の方向からアクセスする駆動回路について述べる。

第１０図は本発明の第４の実施例の回路構成図である。

尚、第１０図の本発明の第４の実施例の回路構成図は第
７図に示した本発明の第３の実施例の回路構成の画像メ
モリを駆動する回路である。

図示しないマイクロプロセッサ等（ＣＰ　Ｕ）のアドレ
スバス（ＡＤＲＢＵＳ＞はアドレスデコーダＣＡＤＲと
バッファＢＵＦＩに接続している。

そして、同様にマイクロプロセッサ等（ｃｐｕ＞のデー
タバス（ＤＡＢＵＳ）はラッチ回路ＬＡＴ１〜Ｉ、ＡＴ
３と双方向バッファＢＢＵＦに接続している。マイクロ
プロセッサＣＰＵは一般的なプロセッサであり、図示し
ないメモリ等に格納されているプログラムを実行し、図
形画像データを処理する。その処理において、前述した
画像メモリにデータを書込んでいる。この処理によって
データを書込み、表示する時には前述したランチ回路Ｌ
ＡＴＩ〜ＬＡＴ３に必要なデータを書込み、図示しない
フレームメモリをアクセスするアドレスを発生する回路
より加わるアドレス値ＹＡＩＩ〜ＹＡＯ，ＸＡＩＩ〜Ｘ
Ａ４を制御する。

このランチ回路ＬＡＴＩ〜ＬＡＴ３への書込みは当然で
はあるが、マイクロプロセッサＣＰＵからアドレスバス
ＡＤＲＢＵＳを介してアドレス信号が加わり、このアド
レス信号をアドレスデコーダＣＡＤＲがデコードし、各
ラッチ回路ＬＡＴＩ〜ＬＡＴ３に割当てられたアドレス
値の時にラッチ回路ＬＡＴＩ〜ＬＡＴ３に取込み信号を
加え、データバス（ＤＡＢＵＳ）に加わるデータを取込
ませる。尚、ラッチ回路ＬＡＴ３は回転制御信号ＦＤＩ
ＲＱ、ＦＤＩＲＩを記憶し、第７図と第１０図に図示す
る端子に出力する。

一方、アドレスバスＡＤＲＢＵＳにはバッファＢＵＦ　
１がまたデータバスＤＡＢＵＳには双方問バッファＢＢ
ＵＦが接続されており、このアドレスバスＡＤＲＢＵＳ
より特定のアドレス値が加わった時にはアドレスデコー
ダＣＡＤＲよりイネーブル信号ＥがバッファＢＵＦ　１
と双方向バッラアＢＢＵＦに加わってアドレスバスＡＤ
ＲＢＵＳより加わるアドレス値をメモリＲＡＭのアドレ
ス値Ａ７〜ＡＯが加わる端子に、データバスＤＡＢＵＳ
より加わるデータをメモリＲＡＭの入出力データ値ＤＸ
６〜ＤＸＯが入出力する端子に出力しまた入出力する端
子より入力する。メモリＲＡＭは７Ｘ２５６ビントより
成り、前述した２５６×２５６ドツトの画像メモリをど
のように配置するかを決定する割当データを記憶するも
のであり、この記憶したデータが後述するバッファＢＵ
Ｆ２を介して加わる値で選択されてブロック値ＢＬＫ６
〜ＢＬＫＯとして画像メモリに加わる。

例えば、Ｂ４サイズの画像を２３０４ｘ　３３３４ドツ
トとした時には横９、縦１４のブロックすなわち画像メ
モリで構虐される。第１１図は８４サイズの画像を表示
する時に割当てたブロックの番号の１伊■図である。Ｏ
Ｈ−８Ｈ，９Ｈ〜１１）（・・・・・７５Ｈ〜？ＤＨと
横方向に９ブロック単位で合計１２６個割当てている。

尚、ブロック７Ｅ、７Ｆは余りである。順次ＯＨ，ＩＨ
〜８Ｈとブロックを２５６ライン分アクセスすることに
よって９個のブロックが読出せ、つづいて９Ｈ〜ＩＩＨ
・・・７５Ｈ〜？　ＤＨ（各２５６ライン）とアクセス
することにより、全画像がアクセスされる。

前述動作により、例えばＢ４サイズの画像を記憶した画
像メモリをアクセスすることができるが、本発明の実施
例においては、その画像を９０°。

１８０°、２７０°回転して読出することができる。

以下ではその動作について説明する。

前述では各ブロック値ＢＬＫ６〜ＢＬＫＯをメモリＲＡ
Ｍより順次出力することによって合計１２６個の画像を
アクセスしているが、この時には予め前述したメモリＲ
ＡＭへの書込んだデータによっていた。すなわち、例え
ばバッファＢＵＦ２より順次アドレス値が入力し、それ
に対応して格納されているブロック値ＢＬＫ６〜ＢＬＫ
Ｏが画像メモリに加わる如く説明した。しかしながら、
９０°、　　１８０”、　　２７０’と回転させた時に
は横の左右や縦の上下方向によってその順序は異なる。

これを制御するのが回転制御信号ＦＤＩＲＱ。

ＦＤＩＲＩであり、この回転制御信号ＦＤＩＲＱ。

ＦＤＩＲＩによってセレクタＳＬ５〜ＳＬ８と減算回路
５ＵＢ１．５ＵＢ２の動作が決定する。

バッファＢＵＦ３．ＢＵＦ４には例えばＢ４サイズを一
画像とした時の縦方向アドレスＹＡＩＩ〜ＹＡＯＳＭｋ
方向アドレスＸＡＩＩ〜ＸＡ４が加わる。尚、横方向は
常に１６ビツトパラレルで読出せるので、横方向アドレ
スＸＡ３〜ＸＡＯは加わっていない、そして、バッファ
ＢＵＦ３を介して縦方向アドレスＹＡＩＩ〜ＹＡ８はセ
レクタＳＬ５のＡ端子とセレクタＳＬ６のＢ端子に加わ
る。またバッファＢＵＦ４を介して横方向アドレスＸＡ
ｌｌ−ＸＡ３はセレクタＳＬ６のＡ端子とセレクタＳＬ
５のＢ端子に加わる。セレクタＳＬ５．６は選択端子Ｓ
ＥＬに加わる信号レベルによって端子Ａあるいは端子Ｂ
より加わる信号を端子に出力する回路である。選択端子
ＳＥＬに０”が加わると端子Ａより加わる信号を選択し
、“１°が加わると端子Ｂより加わる信号を選択する。

すなわちＦＤＩＲＱが“０”の時にはセレクタ５．６は
それぞれ端子Ａに入力する縦方向アドレスＹＡＩＩ〜Ｙ
Ａ８、横方向アドレスＸＡＩＩ〜ＸＡ８を選択する。セ
レクタＳＬ５．ＳＬ６の出力はそれぞれ減算回路５ＵＢ
Ｉ、５ＵＢ２の減算入力ＳＢとセレクタＳＬ７．ＳＬ８
の端子Ａに加わっている。ラッチ回路ＬＡＴ２．ＬＡＴ
ＩにそれぞれラッチされたデータＹＢＯ〜ＹＢ　３．　
　　・ＸＢＯ−ＸＢ３はそれぞれ減算回路５ＵＢＩ。

５ＵＢ２の被減算人力ＳＡに加わり、減算回路５ＵＢ１
．５ＵＢ２の減算出力ＳＱはセレクタＳＬ７．ＳＬ８の
端子Ｂに接続されている。

セレクタＳＬ５．ＳＬ６は回転制御信号ＦＤＩＲＱによ
ってどちらのアドレスすなわち縦方向アドレスＹＡＩＩ
〜ＹＡ８、横方向アドレスＸＡＩＩ〜ＸＡ８を選択して
、それらをアドレスＢＹ３〜ＢＹＯ，ＢＸ３〜ＢＸＯと
して出力するものである。

一方セレクタＳＬ７．３Ｌ８はセレクタＳＬ５゜ＳＬ６
の選択出力ＢＹ３〜ＢＹＯ，ＢＸ３〜ＢＸＯが減算回路
の結果ＢＡ７〜ＢＡ４．ＢＡ３〜ＢＡＯを選択するもの
である。セレクタＳＬＹの選択端子ＳＥＬには回転制御
信号ＦＤＩＲＩが加わっているので、回転制御信号ＦＤ
ＩＲＩが０″の時、セレクタＳＬ５の出力ＢＹ３〜ＢＹ
Ｏを選択し、回転制御信号ＦＤＩＲＩが“１”の時に減
算回路５ＵＢＩの出力ｌ３Ａ７〜ＢＡ４を選択する。ま
たセレクタＳＬ８の選択端子ＳＥＬには回転制御信号Ｆ
ＤＩＲＱ、ＦＤＩＲＩが加わる排他的論理和ＥＯＲ１の
出力が接続されているので、回転制御信号ＦＤＩＲＱ、
ＦＤＩＲＩが共に“０″あるいは共に“１”の時にセレ
クタＳＬ６の出力を選択し、回転制御信号ＦＤＩＲＱ。

ＦＤＩＲＩのどちらか一方が“０”で他方が“１″の時
に減算回路５ＵＢ２の出力ＢＡ３〜ＢＡＯを選択する。

バッファＢＵＦ２はアドレスデコーダＣＡＤＲのデコー
ド信号がインバータＩＮＶＩを介してイネーブル端子已
に加わっているので、プロセッサがバッファＢｔＪＦ２
を介してメモリをアクセスする時には、デコード値が１
″となってバッファＢＵＦ２と双方向バッファＢＢＵＦ
を動作させ、メモリをリード・ライト可能としている。

尚、双方向バッファＢＢＵＦと、メモリＲＡＭにはプロ
セッサのリード・ライト信号ＲＥＡＤ／ＷＲＩＴＥ信号
が加わっており、リードの時には双方向バ・７フアＢＢ
ＵＦがメモリＲＡＭらのデータをデータバスＤＡＢＵＳ
に出力し、ライトの時には双方向バッファＢＵＦＦがデ
ータバスＤＡＢＵＳに加わっているデータをメモリＲＡ
Ｍに出力するように動作し、メモリＲＡＭはそのデータ
を取込む。

一方、他のアドレス値がアドレスバスＡＤＲＢＵＳに加わり、他の回路ランチ回路ＬＡＴＩ〜
ＬＡＴ３や図示しない回路をアクセスしている時にはア
ドレスデコーダＣＡＤＲからは前述したバッファＢＵＦ
Ｉや双方向バッファＢＢＵＦに“０”が加わり、これら
のバッファの動作を停止させる。アドレスデコーダＣＡ
ＤＲからのこの出力はこの他にインバータＩＮＶＩを介
してバッファＢＵＦ２のイネーブル端子に加わっている
ので、バッファＢＵＦ２のイネーブル端子Ｅに“０”が
インバータＩＮＶＩで反転して“１”となって加わり、
この時にはバッファＢＵＦ２を動作させる。すなわち、
この状態の時にセレクタＳＬ７．ＳＬ８で選択された信
号がメモリＲＡＭのアドレス値Ａ７〜ＡＯが加わる端子
に入力する。

第１２図は回転制御信号ＦＤＩＲＱ。

ＦＤＩＲＩとメモリＲＡＭに加わるアドレス値を表わす
図表である。

回転制御信号ＦＤＩＲＩ、ＦＤＩＲＯが共に“０′の時
には縦方向アドレスの上位４ビフトＹＡＩＩ〜ＹＡ８と
横方向アドレスの上位４ビツトＸＡＩＩ〜ＸＡ８がメモ
リＲＡＭ上位と下位にそれぞれ加わる。前述した画像メ
モリには縦方向のアドレスの下位８ビットＹＡ７〜ＹＡ
Ｏと横方向のアドレスの下位４ビフトＸＡ７〜ＸＡ４が
加わっているので、この状態すなわち回転制御信号が共
に“０”の時には正位置（回転しない位置）の画像デー
タをアクセスする。当然ではあるが、第７図に示した回
路に回転制御信号ＦＤＩＲＱ。

ＦＤＩＲＩによって回転制御されており、この時には正
常位置となっている。

回転制御信号ＦＤＩＲＩが“０”で回転制御信号ＦＤＩ
ＲＱが“１′″の時には横方向アドレスＸＡ″１１〜Ｘ
Ａ８とラッチＬＡＴＩに格納されている値Ｘ８３〜ＸＢ
Ｏから縦方向アドレスＹＡ１１〜ＹＡ８を引いた値がメ
モリＲＡＭの上位と下位にそれぞれ加わっている。ラッ
チ回路ＬＡＴＩには予め、−辺の最大ブロック値（正常
画像位置の横方向を構成する最大ブロック値）が格納さ
れている。また、メモリＲＡＭアドレスの上位４ビツト
は正常画像位置の縦方向のアドレス、下位４ビツトは横
方向のアドレスであるので、横方向アドレスＸＡＩＩ〜
ＸＡ８で正常画像の縦方向を、横方向アドレスＹＡＩＩ
〜ＹＡ８で正常画像の横逆方向（右から左）にアクセス
する。すなわち、正常画像の右上点が基点となる。

回転制御信号ＦＤＩＲＩが“１”で、回転制御信号ＦＤ
ＩＲＱが“Ｏ″の時にはセレクタＳＬ７゜ＳＬ８の選択
端子ＳＥＬには“１”が加わるので、セレクタＳＬ７．
ＳＬ８は減算回路５ＵＢＩ。

５ＵＢ２の結果を選択する。ランチ回路ＬＡＴ２には他
辺最大ブロック値（正常画像位置の縦方向を構成する最
大ブロック値）が格納されている。

よってメモリＲＡＭのアドレス値はそれぞれ（ＹＢ３〜
ＹＢＯ）−（ＹＡＩ　１〜ＹＡ８）。

（ＸＢ３〜ＸＢＯ）−（ＸＡＩ　１〜ＸＡ８）となる。

この値はちょうど正常位置画像を１８０°回転したアク
セスとなる。

回転制御信号ＦＤＩＲ１，ＦＤＩＲＱがともに１１″の
時はセレクタＳＬ７は減算回路５ＵＢＩの出力を選択し
、セレクタＳＬ８はセレクタＳＬ６の選択結果をさらに
選択するので、メモリＲＡＭのアドレス値は（ＹＢ３〜
ＹＢＯ）−（ＸＡＩＩ〜ＸＡ８）、ＹＡＩ　１〜ＹＡ８
となる。

すなわち正常位置座標の左下の角を基点とした読出しと
なる。このアドレス（直Ａ７〜ＡＯがメモリＲＡＭに加
わることにより、予め対応させて記憶されている各ブロ
ックが選択され、読出しあるいは書込みが行われる。

前述した画像メモリのアクセスは右９０°、１８０°。

２７０°回転のアクセスであるので、このブロックも同
様であり、ブロック単位で右９０°、１８０°。

２７０°のブロック単位のアクセスとなる横方向アドレ
スＸＡＩＩ〜ＸＡ４　（ＸＡ３〜ＸＡＯは１６ビツト単
位でアクセスされるので必要ない）と縦方向アドレスＹ
ＡＩＩ〜ＹＡＯのそれぞれ上位４ビットをブロックアド
レスとしているので、ラッチ回路ＬＡＴ１．ＬＡＴ２に
それぞれ回転した時の最大ブロック値を格納しておけば
、正常画像の９０゜１８０’　、　２７０°回転の画像
データを行うことができる。

尚、図には示していないが、第１０図に示すブロック単
位でのアクセスもフレームメモリに対しリードやライト
が可能である。ライトの時には基本画像の右（社）”、
１８０°、２７０°の書込みが行なえ、リードの時には
左頒”、１８０°、　２７０　’の読出しが行える。当
然ではあるが、第１０図の回路では正常画像は正方形の
場合もありうるので、回転におけるリードやライトの時
の最大アドレス値は異なる。

以上、本発明のメモリ配置とそのメモリを駆動する回路
を実施例を用いて説明したが、本発明は、第１図に示し
たメモリ配置に限らず、列単位でのシフト量を３ビット
単位でシフトする等、奇数単位でシフトして配置したり
、他の乱数的な配置で割り当てる等も可能である。

例えば、１６ビツトで縦方間と横方向に分割し、その分
割した１６　Ｘ　１６ビツトの領域内で縦方向や横方向
に１６ビツト単位で読出した時に同一ビットが存在しな
いように乱数的に配置すればよい。なお、この場合には
、アドレスデコーダＡＤＲＲとデコーダＤＲＲも同様に
配置した乱数的なデコードを行うようにしなくてはなら
ない。

本発明の実施例では、セレクタで横方向と縦方向のアド
レスを選択してメモリに加えているが、これに限らず、
例えばアドレスデコーダに横方向や縦方向のアドレスを
加え、垂直水平切換信号Ｈ／Ｖによって、アドレスデコ
ーダ値を選択して加える様にしても、同様にメモリの横
方向や縦方向のアクセスが可能となる。

また、本発明の実施例では、差分回路を用いて逆方向に
移動するアドレスを求めているがこれに限らず例えば、
メモリによって同様のアドレス変摸を行うことも可能で
ある。さらにまた、メモリＲＡＭはリード・ライト可能
なものであるが、これに限らずリードオンリメモリにし
たり直接アドレス値へＡ７〜ＡＯをブロック値として常
に１：１で対応するようにすることも可能である。

〔発明の効果〕

以上、述べたように本発明はアドレスとして単位で記憶
し、ｎ×ｎドットの画像データの複数ドツトを基本画像
に対し、フレームメモリに割り当てるビットを横方向の
行あるいは縦方向の列に対応して１ビット分シフトして
記憶するようにしたものであり、本発明によれば横方向
からメモリをアクセスする場合にもまた縦方向からメモ
リをアクセスする場合にも、目的とした複数のドツトデ
ータを同様に格納しまた読出すことが可能な画像メモリ
を得ることができる。本発明は前述した画像メモリ単位
で複数個より成る画像データを動的メモリ駆動法により
アクセスするものであり、さらに本発明によれば、ｎ×
ｎドットの画像データを記憶するメモリを複数有しても
、簡単な回路でこれらの画像を回転させる動的メモリ駆
動回路を行うことができる。

【図面の簡単な説明】

第１図は本発明のメモリ配置図、第２図は本発明の第１の実施例の回路構成図、第３図（
ａｌ、　（ｂ）はアドレスデコーダの入出力データ図表
、第４図はアクセス時のメモリ配置図、第５図は本発明の第２の実施例の回路構成図、第６図は
リード・ライト時の得られる画像の位置関係を表わす図
表、第７図は本発明の第３の実施例の回路構成図、第８図は
回転制御信号とアドレス値の関係を表わす図表、第９図（ａ）は回転なしの画像データ、第９図（ｂ）は
頒°右回転の画像データ、第９図（Ｃ）は１８０°右回
転の画像データ、第９図（ｄ）は２７０°右回転の画像
データ、第１０図は本発明の第４の実施例の回路構成図
、第１１図はＢ４サイズの画像を表示する時に割当てた
ブロック番号の一例図、第１２図は回転制御信号とメモリに加わるアト−レス値
を表わす図表、第１３図は従来のメモリへのデータの格納を説明する図
である。ＥＯＲＧＩ〜ＥＯＲＧ７・・・排他的論理和群、ＳＬＩ
〜ＳＬ８・・・セレクタ、ＤＲＲ・・・デコーダ、ＢＳＣ（ＢＳＣＯ〜Ｂ５Ｃ１５）・・・ビットシフト回路、ＡＤＲＲ・・・アドレスデコーダ、Ｍ１５〜ＭＯ・・・フレームメモリ、ＣＨＧ・・・画像メモリ、ＩＮＶ・・・インバータ、ＷＳＣ（ＷＳＣＩ、ＷＳＣ２）・・・データスワップ回路、５ＵＢＩ、５ＵＢ２・・・減算回路、ＲＡＭ・・・メモリ、ＬＡＴＩ、ＬＡＴ２・・・ランチ回路。特許出願人　　カシオ計算機株式会社同　　　上　　カシオ電子工業株式会社五Ｌｌ（■逸挽
（Ｘに）Ｘ−岑乙日Ｂへメモ、ソロ己ｌ已第１図リード・ライトｆｆめａ４ら轄ろＪユイ訃４光置＾０イ
５Ｅ！之ｈｆ図表し第６図回申へ脩り＃Ｐ代１号とアドレスイ直の問う黍ε表す丁
図表第８ｍ（０）　　　　　　　　　　　　　　　　（ｂ）（ｄ　
）　　　　　　　　　　　　　　　　　（Ｃ）第９図８４フイス゛の１λツ水を森、尽する脈しド枦ｊやＺ段
７゛口、７７濯←号め−イブｊ　良コ第１１図回転憫ｊ卿信号とメξ９１；加わるアドレス値。 ε衰わ千図表第１２図第１３図

Claims

【特許請求の範囲】

（１）ｎ×ｎドットの画像データの複数ドットを１アド
レスとした単位で、前記画像データのドットの横方向の
行あるいは縦方向の列の少なくとも一方に対応して横方
向の行あるいは縦方向の列の少なくとも一方を順次１ド
ット分シフトしてそれぞれ１画像データを記憶する複数
の画像メモリと、該画像メモリが複数個より構成される
一辺の最大個数からその辺の画像メモリを指示する画像
アドレス値を減算し、該結果で前記複数の画像メモリの
１個を指示する第１の減算回路とを有することを特徴と
した動的メモリ駆動回路。
（２）前記第１の減算回路は第１の画像選択メモリを有
し、前記減算の結果が前記第１の画像選択メモリに加わ
り、前記第１の画像選択メモリの出力が前記複数画像メ
モリの１個を指示することを特徴とした特許請求の範囲
第１項記載の動的メモリ駆動回路。
（３）ｎ×ｎドットの画像データの複数ドットを１アド
レスとした単位で、前記画像データのドットの横方向あ
るいは縦方向の列の少なくとも一方に対応して横方向の
行あるいは縦方向の列の少なくとも一方を順次１ドット
分シフトしてそれぞれ１画像データを記憶し、縦あるい
は横方向の辺の読出しを行うための選択端子を有し、１
画像が複数個より成る各ドットの指示する横方向と縦方
向のアドレスの下位ビットが加わる複数個の画像メモリ
と、前記横方向と縦方向のアドレスの上位ビットが加わり、
該横方向と縦方向のアドレスを選択する第１、第２の選
択手段と、第１の辺を構成する最大画像メモリ個数から前記第１の
選択手段の出力を引く第２の減算回路と、第２の辺を構
成する最大画像メモリ個数から前記第２の選択手段の出
力を引く第３の減算回路と、前記第２、第３の減算回路
の出力がアドレスに加わり、前記複数の画像メモリの１
個の指示する信号を出力する第２の画像選択メモリを有
することを特徴とした動的メモリ駆動回路。
（４）ｎ×ｎドットの画像データの複数ドットを１アド
レスとした単位で、前記画像データのドットの横方向あ
るいは縦方向の列の少なくとも一方に対応して横方向の
行あるいは縦方向の列の少なくとも一方を順次１ドット
分シフトしてそれぞれ１画像データを記憶し、縦あるい
は横方向の辺の読出しを行うための選択端子を有し、１
画像が複数個より成る各ドットの指示する横方向と縦方
向のアドレスの下位ビットが加わる複数個の画像メモリ
と、前記横方向と縦方向のアドレスの上位ビットが加わり、
該横方向と縦方向のアドレスを選択する第１、第２の選
択手段と、第１の辺を構成する最大画像メモリ個数から前記第１の
選択手段の出力を引く第２の減算回路と、第２の辺を構
成する最大画像メモリ個数から前記第２の選択手段の出
力を引く第３の減算回路と、前記第２の減算回路の出力
と前記第１の選択手段の出力とが加わり、一方を選択す
る第３の選択手段と、前記第３の減算回路の出力と前記第２の選択手段の出力
とが加わり、一方を選択する第４の選択手段を有し、前記第３、第４の選択手段の出力で前記複数の画像メモ
リの１個を選択することを特徴とした動的メモリ駆動回
路。
（５）ｎ×ｎドットの画像データの複数ドットを１アド
レスとした単位で、前記画像データのドットの横方向あ
るいは縦方向の列の少なくとも一方に対応して横方向の
行あるいは縦方向の列の少なくとも一方を順次１ドット
分シフトしてそれぞれ１画像データを記憶し、縦あるい
は横方向の辺の読出しを行うための選択端子を有し、１
画像が複数個より成る各ドットの指示する横方向と縦方
向のアドレスの下位ビットが加わる複数個の画像メモリ
と、前記横方向と縦方向のアドレスの上位ビットが加わり、
該横方向と縦方向のアドレスを選択する第１、第２の選
択手段と、第１の辺を構成する最大画像メモリ個数から前記第１の
選択手段の出力を引く第２の減算回路と、第２の辺を構
成する最大画像メモリ個数から前記第２の選択手段の出
力を引く第３の減算回路と、前記第２の減算回路の出力
と前記第１の選択手段の出力とが加わり、一方を選択す
る第３の選択手段と、前記第３の減算回路の出力と前記第２の選択手段の出力
とが加わり、一方を選択する第４の選択手段と、前記第３、第４の選択手段の出力が加わり、前記複数の
画像メモリの１個を指示する第２の画像選択メモリを有
することを特徴とした動的メモリ駆動回路。