JPH0549991B2 - - Google Patents
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- JPH0549991B2 JPH0549991B2 JP58184720A JP18472083A JPH0549991B2 JP H0549991 B2 JPH0549991 B2 JP H0549991B2 JP 58184720 A JP58184720 A JP 58184720A JP 18472083 A JP18472083 A JP 18472083A JP H0549991 B2 JPH0549991 B2 JP H0549991B2
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- JP
- Japan
- Prior art keywords
- memory
- data
- supplied
- arithmetic processing
- depth direction
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- Expired - Lifetime
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- 230000015654 memory Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、画像メモリなどの２次元メモリを
深さ方向に複数個設けたメモリ装置に関する。
深さ方向に複数個設けたメモリ装置に関する。
「背景技術とその問題点」
グラフイツク機能付きのコンピユータや、ビデ
オテツクスシステムの端末装置のように、グラフ
イツク機能を持つ装置において、コマンドによつ
て種々の描画方法がとられる。従来のメモリ装置
のように、特定の書込み機能しか有しないメモリ
装置によつてそれらの描画方法に対応しようとす
ると、複数回の書込みで１回分を実現しなければ
ならず、処理が複雑になる。
オテツクスシステムの端末装置のように、グラフ
イツク機能を持つ装置において、コマンドによつ
て種々の描画方法がとられる。従来のメモリ装置
のように、特定の書込み機能しか有しないメモリ
装置によつてそれらの描画方法に対応しようとす
ると、複数回の書込みで１回分を実現しなければ
ならず、処理が複雑になる。
第１図に示すように、水平方向Ｘ、垂直方向Ｙ
及び深さ方向Ｚを有する形状の画像メモリに対し
て次の２種類のデータの書込みを行なうものとす
る。
及び深さ方向Ｚを有する形状の画像メモリに対し
て次の２種類のデータの書込みを行なうものとす
る。
ある座標（ｘ，ｙ）の１画素の深さ方向Ｚに
あるデータを書込む。
あるデータを書込む。
ある座標（x0，y0）から水平方向Ｘに16画素
のMSB（最上位ビツト）に０を書込む。
のMSB（最上位ビツト）に０を書込む。
もし、メモリ装置がの書込み方法にしか有し
ない時には、の書込みを実現するために、の
方法を16回くり返して行なわなければならない。
つまり、深さ方向Ｚに１画素分のデータを読出し
て、そのMSBだけを０に書き変えて深さ方向Ｚ
の元のアドレスに書込む処理を16回くり返す必要
がある。
ない時には、の書込みを実現するために、の
方法を16回くり返して行なわなければならない。
つまり、深さ方向Ｚに１画素分のデータを読出し
て、そのMSBだけを０に書き変えて深さ方向Ｚ
の元のアドレスに書込む処理を16回くり返す必要
がある。
「発明の目的」
この発明は、種々の描画方法のうちで特に必要
度が高い深さ方向と水平方向又は垂直方向の一方
との２方向の書込み方法に対応することができる
メモリ装置の実現を目的とするものである。
度が高い深さ方向と水平方向又は垂直方向の一方
との２方向の書込み方法に対応することができる
メモリ装置の実現を目的とするものである。
この発明は、２つの書込み方法に対応できるた
め、従来のように単一の書込み方法しか持たない
メモリ装置と比べて、メモリのアクセス回数を減
少させることができ、処理の単純化及び高速化を
図ることができる。
め、従来のように単一の書込み方法しか持たない
メモリ装置と比べて、メモリのアクセス回数を減
少させることができ、処理の単純化及び高速化を
図ることができる。
「発明の概要」
この発明は、複数の２次元メモリが水平方向及
び深さ方向に複数のチツプとして配置され、複数
の２次元メモリが互いに同じアドレスを有するメ
モリと、描画コマンドを解読する演算処理部と、
演算処理部から出力されるチツプセレクト情報に
基づいて、水平方向に並ぶ所定数の２次元メモリ
を１つの組として深さ方向に並ぶ所定数の組のう
ちの所望の組を選択するチツプセレクト信号を発
生しメモリに供給するチツプセレクトコントロー
ラと、演算処理部から出力されるマスク信号と演
算処理部から出力されるアドレス信号の下位ビツ
トを選択的にマスク回路に供給するマルチプレク
サとを備え、アドレス信号の上位ビツトは複数の
２次元メモリの全てに供給され、マスク回路はマ
ルチプレクサから供給されるデータに基づいて２
次元メモリの組のうち所望の２次元メモリを選択
するライトイネーブル信号を発生してメモリに供
給するようになされ、マルチプレクサは、データ
を深さ方向に順次書き込むときにアドレス信号の
下位ビツトをマスク回路に供給し、データを水平
方向に順次書き込むときにマスク信号をマスク回
路に供給するようになされていることを特徴とす
るメモリ装置である。
び深さ方向に複数のチツプとして配置され、複数
の２次元メモリが互いに同じアドレスを有するメ
モリと、描画コマンドを解読する演算処理部と、
演算処理部から出力されるチツプセレクト情報に
基づいて、水平方向に並ぶ所定数の２次元メモリ
を１つの組として深さ方向に並ぶ所定数の組のう
ちの所望の組を選択するチツプセレクト信号を発
生しメモリに供給するチツプセレクトコントロー
ラと、演算処理部から出力されるマスク信号と演
算処理部から出力されるアドレス信号の下位ビツ
トを選択的にマスク回路に供給するマルチプレク
サとを備え、アドレス信号の上位ビツトは複数の
２次元メモリの全てに供給され、マスク回路はマ
ルチプレクサから供給されるデータに基づいて２
次元メモリの組のうち所望の２次元メモリを選択
するライトイネーブル信号を発生してメモリに供
給するようになされ、マルチプレクサは、データ
を深さ方向に順次書き込むときにアドレス信号の
下位ビツトをマスク回路に供給し、データを水平
方向に順次書き込むときにマスク信号をマスク回
路に供給するようになされていることを特徴とす
るメモリ装置である。
「実施例」
この発明の一実施例について図面を参照して説
明する。この一実施例は、深さ方向及び水平方向
の何れの方向の書込みにも対応できるようにした
ものである。第２図において、１が演算処理部を
示し、２がメモリを示す。演算処理部１は、マイ
クロプロセツサを含み、描画コマンドを解読し、
実行する装置である。描画コマンドは、どの画素
に、どの方向に、どのようなデータを書込むかを
指示するデータである。メモリ２は、後述する構
成を有する画像メモリである。
明する。この一実施例は、深さ方向及び水平方向
の何れの方向の書込みにも対応できるようにした
ものである。第２図において、１が演算処理部を
示し、２がメモリを示す。演算処理部１は、マイ
クロプロセツサを含み、描画コマンドを解読し、
実行する装置である。描画コマンドは、どの画素
に、どの方向に、どのようなデータを書込むかを
指示するデータである。メモリ２は、後述する構
成を有する画像メモリである。
演算処理部１からのデータバス３がチツプセレ
クトコントローラ４、データセレクトコントロー
ラ５及びマルチプレクサ６に導かれている。ま
た、演算処理部１からのアドレスバス７がメモリ
２及びデコーダ８に導かれている。このデコーダ
８の出力がマルチプレクサ６に供給され、マルチ
プレクサ６の出力がマスク回路９に供給される。
演算処理部１は、チツプセレクトコントローラ４
に対するコントロール信号S1、データセレクトコ
ントローラ５に対するコントロール信号S2、マル
チプレクサ６に対するコントロール信号S3、マス
ク回路９に供給されるライトパルスWPを発生す
る。
クトコントローラ４、データセレクトコントロー
ラ５及びマルチプレクサ６に導かれている。ま
た、演算処理部１からのアドレスバス７がメモリ
２及びデコーダ８に導かれている。このデコーダ
８の出力がマルチプレクサ６に供給され、マルチ
プレクサ６の出力がマスク回路９に供給される。
演算処理部１は、チツプセレクトコントローラ４
に対するコントロール信号S1、データセレクトコ
ントローラ５に対するコントロール信号S2、マル
チプレクサ６に対するコントロール信号S3、マス
ク回路９に供給されるライトパルスWPを発生す
る。
チツプセレクトコントローラ４は、メモリ２の
うちで書込みたいチツプを選択するためのもの
で、チツプセレクト信号CS1〜CSoを発生する。
データセレクトコントローラ５は、メモリ２に書
込むデータD1〜Doとして何を選択するかをコン
トロールする。デコーダ８は、アドレスデータの
下位の例えば２ビツトをデコードして書込みたい
メモリチツプを選択する信号を発生する。マルチ
プレクサ６は、深さ方向の書込みを行なう時にデ
コーダ８の出力を選択してマスク回路６に供給
し、水平方向の書込みを行なう時にデータバス３
のデータを選択してマスク回路９に供給するもの
である。コントロール信号S3は、この書込み方向
の違いに対応してマルチプレクサ６を切替える。
うちで書込みたいチツプを選択するためのもの
で、チツプセレクト信号CS1〜CSoを発生する。
データセレクトコントローラ５は、メモリ２に書
込むデータD1〜Doとして何を選択するかをコン
トロールする。デコーダ８は、アドレスデータの
下位の例えば２ビツトをデコードして書込みたい
メモリチツプを選択する信号を発生する。マルチ
プレクサ６は、深さ方向の書込みを行なう時にデ
コーダ８の出力を選択してマスク回路６に供給
し、水平方向の書込みを行なう時にデータバス３
のデータを選択してマスク回路９に供給するもの
である。コントロール信号S3は、この書込み方向
の違いに対応してマルチプレクサ６を切替える。
演算処理部１は、データバス３に対してチツプ
セレクト信号CS1〜CSoを送出し、次に、０又は
１のデータD1〜Doを送出し、更に、その次にマ
スク用のデータを送出する。コントロール信号
S1，S2及びS3は、順次発生する上述のデータの所
定のものをチツプセレクトコントローラ４、デー
タセレクトコントローラ５及びマルチプレクサ６
から出力させる。マスク回路９には、ライトパル
スWPが供給され、マルチプレクサ６から出力さ
れるマスク用のデータによつて所定のライトイネ
ーブル信号WEA〜WEDが形成される。
セレクト信号CS1〜CSoを送出し、次に、０又は
１のデータD1〜Doを送出し、更に、その次にマ
スク用のデータを送出する。コントロール信号
S1，S2及びS3は、順次発生する上述のデータの所
定のものをチツプセレクトコントローラ４、デー
タセレクトコントローラ５及びマルチプレクサ６
から出力させる。マスク回路９には、ライトパル
スWPが供給され、マルチプレクサ６から出力さ
れるマスク用のデータによつて所定のライトイネ
ーブル信号WEA〜WEDが形成される。
第３図は、この発明の一実施例におけるメモリ
チツプの構成を示す。A1〜Ao，B1〜Bo，C1〜
Co，D1〜Doは、夫々メモリチツプを示し、各メ
モリチツプの大きさは、等しい。一例として、各
メモリチツプは、（Ｘ＝64ビツト）（Ｙ＝256ビツ
ト）（Ｚ＝１ビツト）の大きさとされており、水
平方向Ｘに４個のメモリチツプAi，Bi，Ci，Diが
配され、深さ方向にｎ個のメモリチツプA1〜Ao，
B1〜Bo，C1〜Co，D1〜Doが配されている。
チツプの構成を示す。A1〜Ao，B1〜Bo，C1〜
Co，D1〜Doは、夫々メモリチツプを示し、各メ
モリチツプの大きさは、等しい。一例として、各
メモリチツプは、（Ｘ＝64ビツト）（Ｙ＝256ビツ
ト）（Ｚ＝１ビツト）の大きさとされており、水
平方向Ｘに４個のメモリチツプAi，Bi，Ci，Diが
配され、深さ方向にｎ個のメモリチツプA1〜Ao，
B1〜Bo，C1〜Co，D1〜Doが配されている。
これらのメモリチツプと描画領域との対応は、
第４図に示すものとされている。描画領域は、例
えば（256×256）画素であり、この各画素の深さ
方向にｎ個のメモリ領域が存在する。このｎ個の
メモリ領域の各々が４個ずつのメモリチツプの組
A1〜D1，A2〜D2、……Ao〜Doによつて形成さ
れる。各メモリチツプが前述のように（64×256
＝214）アドレスを有している時には、同じ組の
４個のメモリチツプの同一のアドレスのものが水
平方向に並べられ、全体として（256×256）のメ
モリ領域とされる。深さ方向のｎビツト例えば14
ビツトが１画素のデータである。第４図において
Aj i，Bj i，Cj i，Dj iの夫々は、メモリチツプAi，Bi，
Ci，Diのｊ番地の１ビツトを表わす。
第４図に示すものとされている。描画領域は、例
えば（256×256）画素であり、この各画素の深さ
方向にｎ個のメモリ領域が存在する。このｎ個の
メモリ領域の各々が４個ずつのメモリチツプの組
A1〜D1，A2〜D2、……Ao〜Doによつて形成さ
れる。各メモリチツプが前述のように（64×256
＝214）アドレスを有している時には、同じ組の
４個のメモリチツプの同一のアドレスのものが水
平方向に並べられ、全体として（256×256）のメ
モリ領域とされる。深さ方向のｎビツト例えば14
ビツトが１画素のデータである。第４図において
Aj i，Bj i，Cj i，Dj iの夫々は、メモリチツプAi，Bi，
Ci，Diのｊ番地の１ビツトを表わす。
第５図に示すように、複数のメモリチツプのう
ちで水平方向の４個のメモリチツプの組A1〜D1，
A2〜D2、……Ao〜Doの各々に対して共通にデー
タバス及びチツプセレクト信号供給ラインが設け
られ、各組に対してデータD1，D2、……Doとチ
ツプセレクト信号CS1，CS2、……CSoとが夫々
供給される。ライトイネーブル信号WEA，
WEB，WEC，WEDの夫々は、深さ方向に並ぶ
メモリチツプA1〜Ao，B1〜Bo，C1〜Co，D1〜
Doの夫々の組に対して共通に設けられたライト
イネーブル信号供給路に与えられる。図示せず
も、アドレスバスは、4n個の全てのメモリチツ
プに対して共通に設けられている。
ちで水平方向の４個のメモリチツプの組A1〜D1，
A2〜D2、……Ao〜Doの各々に対して共通にデー
タバス及びチツプセレクト信号供給ラインが設け
られ、各組に対してデータD1，D2、……Doとチ
ツプセレクト信号CS1，CS2、……CSoとが夫々
供給される。ライトイネーブル信号WEA，
WEB，WEC，WEDの夫々は、深さ方向に並ぶ
メモリチツプA1〜Ao，B1〜Bo，C1〜Co，D1〜
Doの夫々の組に対して共通に設けられたライト
イネーブル信号供給路に与えられる。図示せず
も、アドレスバスは、4n個の全てのメモリチツ
プに対して共通に設けられている。
上述のこの発明の一実施例の深さ方向Ｚにデー
タを書込む場合の動作を説明する。この書込み方
法の時では、マルチプレクサ６がデコーダ８の出
力を選択してマスク回路９に供給する。
タを書込む場合の動作を説明する。この書込み方
法の時では、マルチプレクサ６がデコーダ８の出
力を選択してマスク回路９に供給する。
演算処理部１からデータバス３に送出されたチ
ツプセレクト信号がチツプセレクトコントローラ
４に供給され、水平方向Ｘに並ぶ４個のメモリチ
ツプを１組とするｎ個の組のうちで書込みたいチ
ツプを選択するチツプセレクト信号CS1〜CSoが
発生する。次に、演算処理部１から出力される書
込みデータがデータセレクトコントローラ５に供
給される。この書込みデータがそのままメモリ２
に出力されるようにコントロール信号S2によつて
制御される。
ツプセレクト信号がチツプセレクトコントローラ
４に供給され、水平方向Ｘに並ぶ４個のメモリチ
ツプを１組とするｎ個の組のうちで書込みたいチ
ツプを選択するチツプセレクト信号CS1〜CSoが
発生する。次に、演算処理部１から出力される書
込みデータがデータセレクトコントローラ５に供
給される。この書込みデータがそのままメモリ２
に出力されるようにコントロール信号S2によつて
制御される。
アドレスバス７に例えば16ビツトのアドレスが
演算処理部１から出力され、そのうちの上位14ビ
ツトがメモリ２の全てのチツプに供給されると共
に、下位２ビツトがデコーダ８に供給される。こ
のアドレスの下位の２ビツトは、１組に含まれる
４個のメモリチツプAi〜Diのうちで書込むべきメ
モリチツプを指定する。デコーダ８の出力がマル
チプレクサ６を介してマスク回路９に供給され、
選ばれたメモリチツプにのみライトイネーブル信
号WEA〜WEDが出るように、ライトパルスWP
がマスキングされる。この選択されたライトイネ
ーブル信号の発生によつて深さ方向の書込みが完
了する。
演算処理部１から出力され、そのうちの上位14ビ
ツトがメモリ２の全てのチツプに供給されると共
に、下位２ビツトがデコーダ８に供給される。こ
のアドレスの下位の２ビツトは、１組に含まれる
４個のメモリチツプAi〜Diのうちで書込むべきメ
モリチツプを指定する。デコーダ８の出力がマル
チプレクサ６を介してマスク回路９に供給され、
選ばれたメモリチツプにのみライトイネーブル信
号WEA〜WEDが出るように、ライトパルスWP
がマスキングされる。この選択されたライトイネ
ーブル信号の発生によつて深さ方向の書込みが完
了する。
次に、水平方向Ｘにデータを書込む場合の動作
を説明する。例えばA1，B1，C1，D1の４個のメ
モリチツプのうちであるチツプにのみデータ０を
書込む場合を説明する。この水平方向Ｘの書込み
の場合には、マルチプレクサ６がデータバス３を
介されたデータを選択するように、コントロール
信号S3によつて制御される。
を説明する。例えばA1，B1，C1，D1の４個のメ
モリチツプのうちであるチツプにのみデータ０を
書込む場合を説明する。この水平方向Ｘの書込み
の場合には、マルチプレクサ６がデータバス３を
介されたデータを選択するように、コントロール
信号S3によつて制御される。
まず、チツプセレクト信号CS1〜CSoによつて
メモリチツプA1〜D1が選択されるように、チツ
プセレクトコントローラ４へデータを出力する。
データセレクトコントローラ５から０がメモリ２
に出力されるように、コントロール信号S2を出力
する。つまり、D1〜Doの全てのデータが０とさ
れる。
メモリチツプA1〜D1が選択されるように、チツ
プセレクトコントローラ４へデータを出力する。
データセレクトコントローラ５から０がメモリ２
に出力されるように、コントロール信号S2を出力
する。つまり、D1〜Doの全てのデータが０とさ
れる。
データバス３に対して、演算処理部１からマス
ク用のデータが発生し、これがマルチプレクサ６
を介してマスク回路９に供給されることにより、
A1〜D1のうちで所定のメモリチツプが書込み動
作を行なうライトイネーブル信号WEA〜WEDが
発生する。
ク用のデータが発生し、これがマルチプレクサ６
を介してマスク回路９に供給されることにより、
A1〜D1のうちで所定のメモリチツプが書込み動
作を行なうライトイネーブル信号WEA〜WEDが
発生する。
「応用例」
第５図におけるデータD1〜Doの供給ラインの
代わりに、ライトイネーブル信号WE1〜WEoの
供給ラインを設け、一方、ライトイネーブル信号
WEA〜WEDの供給ラインの代わりに、データ
DA〜DDの供給ラインを設ける構成としても良
い。この時は、データDA〜DDが水平方向のデ
ータとなり、ライトイネーブル信号WE1〜WEo
として、深さ方向のデータでマスクされたものを
用いられる。
代わりに、ライトイネーブル信号WE1〜WEoの
供給ラインを設け、一方、ライトイネーブル信号
WEA〜WEDの供給ラインの代わりに、データ
DA〜DDの供給ラインを設ける構成としても良
い。この時は、データDA〜DDが水平方向のデ
ータとなり、ライトイネーブル信号WE1〜WEo
として、深さ方向のデータでマスクされたものを
用いられる。
また、この発明は、深さ方向Ｚと垂直方向Ｙと
の何れの方向の書込みにも対応できるメモリ装置
を構成する場合にも同様に適用することができ
る。
の何れの方向の書込みにも対応できるメモリ装置
を構成する場合にも同様に適用することができ
る。
更に、この発明において、水平方向又は垂直方
向に、４個以外の任意の数のメモリチツプを設け
るようにしても良い。
向に、４個以外の任意の数のメモリチツプを設け
るようにしても良い。
「発明の効果」
この発明に依れば、書込み方向が深さ方向と水
平又は垂直の何れかの方向との２方向に対応する
メモリ装置を実現することができる。したがつ
て、画像メモリ上に異なる方法によつて画像を描
くことが要求される場合に、この発明を適用すれ
ば、単一の書込み方向しか有しないメモリ装置と
比較して、データ処理をより単純及びより高速と
することができる。
平又は垂直の何れかの方向との２方向に対応する
メモリ装置を実現することができる。したがつ
て、画像メモリ上に異なる方法によつて画像を描
くことが要求される場合に、この発明を適用すれ
ば、単一の書込み方向しか有しないメモリ装置と
比較して、データ処理をより単純及びより高速と
することができる。
第１図はこの発明を適用することができるメモ
リ装置の構成を示す略線図、第２図はこの発明の
一実施例のブロツク図、第３図及び第４図はこの
発明の一実施例に用いたメモリの構成を示す略線
図、第５図はこの発明の一実施例のメモリチツプ
相互の接続関係を示すブロツク図である。 １……演算処理部、２……メモリ、３……デー
タバス、７……アドレスバス、A1，B1……Co，
Do……メモリチツプ。
リ装置の構成を示す略線図、第２図はこの発明の
一実施例のブロツク図、第３図及び第４図はこの
発明の一実施例に用いたメモリの構成を示す略線
図、第５図はこの発明の一実施例のメモリチツプ
相互の接続関係を示すブロツク図である。 １……演算処理部、２……メモリ、３……デー
タバス、７……アドレスバス、A1，B1……Co，
Do……メモリチツプ。
Claims (1)
- １ 複数の２次元メモリが水平方向及び深さ方向
に複数のチツプとして配置され、上記複数の２次
元メモリが互いに同じアドレスを有するメモリ
と、描画コマンドを解読する演算処理部と、上記
演算処理部から出力されるチツプセレクト情報に
基づいて、上記水平方向に並ぶ所定数の２次元メ
モリを１つの組として上記深さ方向に並ぶ所定数
の組のうちの所望の組を選択するチツプセレクト
信号を発生し上記メモリに供給するチツプセレク
トコントローラと、上記演算処理部から出力され
るマスク信号と上記演算処理部から出力されるア
ドレス信号の下位ビツトを選択的にマスク回路に
供給するマルチプレクサとを備え、上記アドレス
信号の上位ビツトは上記複数の２次元メモリの全
てに供給され、上記マスク回路は上記マルチプレ
クサから供給されるデータに基づいて上記２次元
メモリの組のうち所望の２次元メモリを選択する
ライトイネーブル信号を発生して上記メモリに供
給するようになされ、上記マルチプレクサは、デ
ータを上記深さ方向に順次書き込むときに上記ア
ドレス信号の下位ビツトを上記マスク回路に供給
し、上記データを上記水平方向に順次書き込むと
きに上記マスク信号を上記マスク回路に供給する
ようになされていることを特徴とするメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184720A JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184720A JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076790A JPS6076790A (ja) | 1985-05-01 |
| JPH0549991B2 true JPH0549991B2 (ja) | 1993-07-27 |
Family
ID=16158181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184720A Granted JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076790A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215593A (ja) * | 1985-07-15 | 1987-01-23 | 株式会社 アスキ− | 記憶装置 |
| US5195056A (en) * | 1987-05-21 | 1993-03-16 | Texas Instruments, Incorporated | Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits |
| JPS6465596A (en) * | 1987-08-05 | 1989-03-10 | Texas Instruments Inc | Memory |
| JPH0754545B2 (ja) * | 1987-12-23 | 1995-06-07 | 松下電器産業株式会社 | データ構造変換装置 |
| JPH032896A (ja) * | 1989-05-31 | 1991-01-09 | Fujitsu Ltd | Ｖ―ｒａｍ表示装置 |
| JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
| DE60100862T3 (de) * | 2000-05-29 | 2011-03-17 | Valeo Thermique Moteur | Endkammer für einen gelöteten wärmetauscher |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
-
1983
- 1983-10-03 JP JP58184720A patent/JPS6076790A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076790A (ja) | 1985-05-01 |
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