JPH0687189B2 - 表示装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は、画素記憶能力をもつパネル表示装置に関
し、特に表示されている画素列を正確に且つ実質的にリ
アル・タイムで更新するための手段をもつプラズマ・パ
ネル表示装置に関するものである。

B.従来技術 従来、選択的な書き込み消去回路をもつプラズマ（ガ
ス）パネル表示装置には多くの例がある。そのような１
つの例は米国特許第3851211号に示されている。そのよ
うな従来技術を、全点にアドレス可能なグラフイツク表
示装置として使用することは可能であるが、プロセツサ
等のデータ・ソース上の負荷が相当な量になり、映像の
更新速度が、動的グラフイツク表示装置に要望される速
度よりも低くなる。

表示の更新速度は、一度に一列ずつ表示を消去して書き
換える装置により高速化することができ、ソース・プロ
セツサの負荷は、プロセツサとパネル装置の間に行バツ
フアとキヤラクタ・ジエネレータを介在させることによ
り低減することができる。処理時間をさらに低減するた
めに、変更データ・タグを使用することができる。

C.発明が解決しようとする問題点 本発明の主な目的は、パネル装置への消去書き込みイン
ターフエースが最大データ速度で動作し、システム・プ
ロセツサ上のオーバー・ヘツドが最小限に抑えられるよ
うなプラズマ表示装置を提供することにある。

D.問題点を解決するための手段 本発明による表示装置は、実質的に直交関係に配列さ
れ、駆動回路に接続された導電体アレイを含むプラズマ
・パネル・アセンブリを含んでおり、プロセツサから供
給された映像データを、上記プラズマ・パネル・アセン
ブリの各表示ラインの各画素位置に対応させて記憶し、
該記憶データをプラズマ・パネル・アセンブリ上へ読み
出すための写像メモリ・バツフアと、 上記プロセツサ及び上記プラズマ・パネル・アセンブリ
を上記写像メモリ・バツフアへ時分割的に接続するため
の制御論理回路を含んでおり、上記プラズマ・パネル・
アセンブリ上の各表示ラインに対応する上記写像メモリ
・バツフア内の各記憶行位置における任意のバイト位置
への映像データの書き込み動作に応働して書き込まれた
各行に対応してタグ・ビツトを発生して各表示ライン毎
に記憶するための変更データ・タグ手段を含んでいる。
本発明では、更に、上記変更データ・タグ手段は、上記
制御論理回路の制御の下に、所定数の表示ラインのグル
ープ内で各タグ記憶位置を順次に走査する手段を含んで
おり、上記制御論理回路は、上記走査により検出された
グループ内のすべてのタグ・ビツトに応働して対応する
表示ライン上の画素を同時に消去する消去信号を発生し
て上記駆動回路に印加る手段及び上記グループ内の走査
の完了後に上記検出されたタグ・ビツトとの協働作用の
下に各タグ・ビツトに対応する上記写像メモリ・バツフ
ア内の各記憶行位置からデータを順次に読み取つて対応
する表示ライン上に書き込ませるための上記駆動回路の
ための制御手段を含んでいて、上記グループ毎に順次に
走査モード及び更新モードで動作することを特徴とす
る。

本発明の別の態様によれば、変更データ・タグ手段は、
メモリに対応づけられたレジスタとコピー・レジスタ中
に設けられ、さらには、変更データ・タグ手段を反復的
に走査して、メモリに対応づけられたレジスタの内容に
変更があるとコピー・レジスタの内容を固定するための
手段と、コピー・レジスタの制御の下で消去及び書き込
み動作を実行する手段が設けられている。

本発明のさらに別の態様によれば、プラズマ表示装置
は、画素を決定する導電体のアレイをもち、そのアレイ
はラインの複数のグループと、単一の動作で所与のグル
ープの画素を消去するためのライン・グループ消去手段
を具備している。さらには、消去すべき画素を含むグル
ープ中の各ラインに変更データ・タグを与えるための手
段と、その変更データ・タグに応答して、消去すべき画
素を含むグループのラインに関連してのみライン・グル
ープ消去手段を活動化させるための手段が存在してい
る。

E.実施例 第１図に示す装置は、典型的にはパーソナル・コンピユ
ータであるプロセツサ10とプロセツサ10によつて発生さ
れたデータを、バス12を介して、双対ポートを有するメ
モリ14に供給する制御モジユールとを備えている。尚、
後で詳細に説明するが、メモリ14は、プラズマ・パネル
・サブアセンブリ（PDSA）16によつて表示されるべき画
素のビツト映像を含む写像メモリ・バツフア部分を有し
ている。制御論理回路18はメモリ14の素子と協働して、
本発明に基づき、パネル・プラズマ・サブアセンブリ16
の画面50上に表示されたパネル映像を選択的に更新する
操作を行う。

写像メモリ中のビツト映像記憶領域は、従来技術の陰極
線管ラスター表示システムに用いられているものと同様
でよい。従つて、市販されているさまざまのデータ対ラ
スター変換モジユールをパーソナル・コンピユータと組
み合わせてプロセツサ10を構成するために使用すること
ができるし、あるいはパーソナル・コンピユータ自身を
この機能を実行するようにプログラムしてもよい。プラ
ズマ・パネル・サブアセンブリ16はIBM581プラズマ表示
サブアセンブリを使用することができ、これについては
インターナシヨナル・ビジネス・マシーンズ・コーポレ
ーシヨンが著作権をもつ発行番号SC27−0651−３の“IB
M581プラズマ表示サブアセンブリOEM製造記述（Plasma
Display Subassembly OEM Product Description）”と
題する刊行物の第４版（1984年８月）に記述されてい
る。このサブアセンブリの構造及び動作原理はよく知ら
れているので、詳細には説明しない。上記刊行物には、
物理的な記述と、インターフエースと、論理構成と、動
作と、典型的な使用者のための付属部品について述べら
れている。

第２図は、本発明に基づく一般的なデータの流れと、動
作の大要を示す図である。物理的な構成の詳細について
は第３図及び第４図を参照して後で説明する。プロセツ
サ10はメモリ14のバツフア部分にロードされるべきデー
タのソースとして動作する。メモリ14は前述したよう
に、プラズマ・パネル16の画面に表示されるべき映像に
対応して画素毎に写像されている。このデータ・ソース
としては任意のものが使用可能であるが、パーソナル・
コンピユータと、プロセツサ10中の制御モジユールとを
使用するのが好都合である。なぜなら、それらは市販さ
れており、CRTリフレツシユ・バツフアにロードを行う
のと同様にしてメモリ14中の写像バツフアにロードを行
うことができるからである。その場合には、パーソナル
・コンピユータとCRT制御モジユールとの組み合わせ
に、市販されている周知のベクトル／ラスター変換器も
使用される。従つて、メモリ14の写像バツフアにプロセ
ツサ10からポート20を介して所望のグラフイツク映像を
ロードすることは容易である。尚、表面パネルが960画
素幅（960Xライン）、768画素高さ（768Yライン）であ
ると仮定すると、左側に64×768ビツトを余して表示画
素データを組み込むことができる1024×768ビツト・メ
モリを使用するのが好都合である。

本発明の好適な実施例によれば、第１の変更データ・タ
グ・レジスタ（MDTレジスタと呼ぶ）を構成するため
に、768×１ビツトのレジスタ領域として追加的なモジ
ユール記憶空間が設けられている。メモリのこの部分
は、写像バツフアに表示された画素の各水平ライン毎に
１ビツトの記憶容量を持つている。そして、そのメモリ
部分は、高次のアドレスにより任意の書き込み動作が写
像メモリ・バツフアに行なわれたとき対応するビツト位
置に“1"ビツトを記録するように、書き込み動作の間に
プロセツサ10によつてメモリ14に加えられたアドレスの
高次ビツトによつてアクセスされる。すなわち、書き込
み“0"のような書き込み動作が写像バツフアの行Ｎのあ
る位置に行なわれると、変更データ・タグ・レジスタの
位置Ｎに“1"ビツトが記録され、そしてもし写像バツフ
アの次の行Ｎ＋１の任意の位置で書き込み“1"動作が行
なわれると、この場合には変更タグ・レジスタの位置Ｎ
＋１に“1"ビツトが書き込まれる。尚、変更データ・タ
グ・レジスタに記録されたビツトは、プラズマ・パネル
中の所与の画素行または列に対応する写像レジスタのセ
グメントに書き込み動作が行なわれたことを表示するに
すぎない、ということに注意されたい。すなわち、その
ことは、画素の消去をもたらす“0"の書き込みがあつた
のかまたは画素の生成をもたらす“1"の書き込みがあつ
たのか、については関知しないのである。

メモリ14は、一方のポート20がプロセツサ10と連絡し他
方のポート22が制御論理回路18によつて読み取り可能で
ある、いわゆる双対ポート・メモリである。メモリ制御
装置24は、例えばインテル（Intel）8203メモリ制御装
置であつて、制御論理回路18からの信号に応答して双対
ポート20及び22の動作を、競合のないように多重化する
働きを行う。論理回路18はメモリ14中のMDTレジスタを
反復的に走査する働きを行う。その走査は16Yラインに
対応する16ビツトをグループ単位として実行され、各グ
ループは、表示サブアセンブリ16上の画面50の水平方向
の16本の表示ラインから成るライン帯幅に対応する。こ
の16ビツトの走査情報は、制御論理回路18内の第２の変
更データ・タグ・レジスタSTR（STRレジタと呼ぶ）へ転
送される。換言すれば、STRレジスタの内容は、任意の
１グループのＹラインに対応するMDTレジスタの内容の
コピーである。このSTRレジスタは、写像メモリに記憶
されている画素データのうち、タグ付き行（MDTレジス
タ、転じて、STRレジスタ、中に“1"ビツトがセツトさ
れている画素データ行）からのデータのみをプラズマ・
パネル・サブアセンブリへ選択的に転送するマスクとし
て作用する。各グループの表示ライン帯幅の範囲内で、
データの転送がSTRレジスタのマスク作用の下に制御さ
れるので、データの消去（“0"の書き込み）であれ、書
き込み（“1"の書き込み）であれ、先ず、更新を必要と
する画面上のすべての表示ライン位置の画素が同時に消
去され、次に“1"の書き込みのための表示ライン位置に
対して各ライン毎に書き込み更新表示が実行される。従
つて、表示パネル全体の更新動作時間が短縮される。

その検索アルゴリズムは次のとおりである。すなわち、
制御論理回路18は、表示パネルの上端から下端までの16
Yライン毎のグループに対応するセグメントにおいてMDT
レジスタを順次調べて行く。そして、所与の16Yライン
・グループ（すなわちライン帯幅）に対応するすべての
16個のタグ・ビツトが論理回路18中のSTRレジスタへと
読み取られ、１つのグループとして処理される。このと
き、もし、どのタグも“1"状態にセツトされていないな
ら、論理回路18は次の16Yライン・グループへと順次に
処理する。そのグループのタグのどれかがセツトされて
いれば、そのグループ内のすべてのタグに対応する画面
上のすべての表示ライン位置の画素が同時に消去され、
次に、その消去された表示ラインが写像メモリからのデ
ータによつてライン毎に再書き込みされる。この場合、
データの値が“0"のときは表示ラインは消去されたまま
である。

第２図はこの動作を示す。今、サブアセンブリ16中のプ
ラズマ・パネル、すなわち画面50では、表示ラインＮ上
の画素位置52の画素が発光状態にあり、他方、ラインＮ
＋１上の画素位置54の画素が消光状態にあり、これらの
各画素を反対状態に切換える設例について説明する。プ
ロセツサ10から、コマンド・バス58上に書き込みコマン
ド、データ・バス60上に書き込み用の１バイト幅の映像
データ及びアドレス・バス56上に17ビツト幅のアドレス
を各々供給する（第３図に示したアクセス回路では、ア
ドレス・ビツトA1〜A16がメモリを実際にアクセスする
のに使用され、アドレス・ビツトA0は、その奇数及び偶
数に従つて、読み出されたデータを仕分けするのに使用
する）。上記の設例では、アドレス・ビツトは、上記画
素位置52に対応する写像バツフア内の第Ｎ行の記憶位置
52′をアクセスするように選択されており、他方、デー
タ・ビツトは、画素を消光状態にする“0"に選択されて
いる。プロセツサから供給された上記信号に応働して、
写像バツフアの第Ｎ行の記憶位置52′に“0"が書き込ま
れる。この記憶サイクルの間、アドレス・ビツトの高次
部分がMDTレジスタのＮ番目のライン位置56に“1"を書
き込んで画面50上のＮラインが更新データで置換される
べきことを告知する。同様にして、プロセツサ10が写像
バツフア内のＮ＋１行の記憶位置54′にアクセスしてそ
こに“1"を書き込むと共に、この記憶位置のアドレスの
高次部分によりMDTレジスタのＮ＋１番目のライン位置5
8に“1"を書き込む。このようにして、画面50上の画素
位置52及び54における各画素の発光状態及び消光状態を
各々切換えるための準備が完了したことになる。

上記設例において、画面50の表示ラインＮ及びＮ＋１が
16Yライン単位の同一グループ、すなわち同一ライン帯
幅、内にあるならば、各ラインに関する消去動作をひと
まとめにして同時に実行することができると共に、MDT
レジスタの残りのライン位置にはタグ・ビツトが無いの
で、そのライン帯幅内の残りの表示ライン位置に対して
は再書き込みの必要がない。したがつて、STRレジスタ
は、タグ・ビツト（すなわち、“1"ビツト）が存在する
表示ライン位置にのみライン毎に再書き込み（消去を含
む）を限定するためのマスク・レジスタとして有効に利
用される。

上述のように、STRレジスタの内容は、MDTレジスタの内
容のコピーであるが、画面50上の16ライン帯幅に亘つて
選択したラインの同時的消去動作及びその後のライン毎
の再書き込み動作が実行される際のマスクとして作用す
る。MDTレジスタの走査中、タグ・ビツトが検出される
と、走査モードが停止ないし中断して、制御論理回路18
が更新モードに入る。上記刊行物に記載されているよう
に、16ライン帯幅に亘つて消去動作が実行されるが、本
発明では、この消去動作がSTRレジスタのマスク作用の
下に選択的に、かつ同時に、実行され、上記設例では、
更新すべき画素が位置する画素位置52及び54を含むＮ及
びＮ＋１の２つの表示ライン位置の画素のみが消去され
る。次に、再書き込み動作は、STRレジスタをマスクと
して用いて、MDTレジスタ内にタグ・ビツトがある表示
ラインのみに限定される（但し、“0"の再書き込みは消
去状態のままである）。MDTレジスタは、プロセツサ・
インターフエース（ポート20）からのメモリ書き込みに
よつてセツトされ（“1"がセツトされ）、制御論理回路
18がポート22を介して写像バツフア14の対応する行位置
から、プラズマ・パネル・サブアセンブリ16への読み取
りを開始して各ラスター・ラインの更新の開始時点でリ
セツト、すなわちクリアされ、プラズマ・パネル・アセ
ンブリの次の16表示ライン帯幅に対応する写像バツフア
内の16記憶行についてMDTレジスタの走査が継続する。
第４図に関して後述されるように、STRレジスタは、タ
グ・ビツトを、各16表示ライン・グループ内のすべての
ラインの更新が完了する迄、その中に保持する。

上述の動作は、パネル画面の更新の簡易さと高速性の見
地からハードウエアを用いても実施できる。第３図はハ
ードウエア制御論理回路の良好な実施例を示す。第２図
に示した論理的アドレス座標とは異なつて、第３図の写
像バツフアのアドレスがパネル画面の座標に直接関連づ
けられた実アドレス系であるので、制御論理回路はLSI
又はVLSIゲート・アレイを用いて容易に実施できる。な
お、図面の簡略化のため、制御ライン及び本発明の一部
ではない回路を省略して図示している。

写像バツフア102は、メモリ14のポート22を介しての動
作を除いては、任意の時点の要求に応じてプロセツサ
（第１図）によつて書き込み読み取り可能である。デー
タがバツフア102に書き込まれるときは、アドレス、す
なわち画素ライン番号の高次部分が、メモリ14の変更デ
ータ・タグ部分MDT中のビツトをセツトする。尚、プロ
セツサのメモリ要求は、写像バツフアを更新するために
必要な時間を最小限に抑えるために、制御回路18よりも
高い優先度を与えられている。

それ以外の時は、制御回路18はポート22とＹアドレス・
カウンタ104を介してメモリ14に常時アクセスし、これ
により第２の変更タグ・レジスタSTR中にMDTの逐次的な
16ビツト・セグメントのコピーを維持している。これ
は、状態０と呼ばれる。

状態0: 状態０の間は、STRへの入力がラツチ106によつてモニタ
され、ラツチ106は、MDTから“1"ビツトが読み出される
と出力ライン108上に信号を出力する。制御論理回路100
はライン108上の信号に応答して次の16境界ライン上で
のカウンタ104の動作を停止し、以てレジスタSTR中に今
走査したばかりのMDT中のビツト・パターンの画像を捕
捉する。

制御回路100は、もし（２つの映像を表示画面上に重ね
あわせるために使用される）書き込み専用モードにない
なら状態１に入る。

状態1: 状態１においては、制御論理回路がシフトレジスタ116
に対して“水平ロード”動作を行う。このとき、STR中
に活動タグを有するすべての走査ライン（すなわちＹラ
イン）が選択されることになる。“Ｙモジユール選択及
びグループ”は、STR中のタグ・ビツトを生じるＹグル
ープを識別するカウンタ104中の高次アドレス・ビツト
によつて定義される。このＹロードは走査ライン（単数
または複数）の全体を消去するためのものなので、PDSA
16へのセツト・パネル・ラインSPLも活動化される。そ
してＹロードが完了すると、制御論理回路は状態２へ進
む。ここで言及されているモジユールは第５図の符号14
0で示されているものである。各モジユール対は64本の
ライン（16ライン×４グループ）を駆動する。

状態2: この時点で、制御論理回路100が、1.5MHzのクロツクに
同期したPDSA16への消去パルス（ライン118）を発生
し、次に制御論理回路は状態３へと移行する。

状態3: 制御論理回路はここで、書さ込むべき次の走査ラインに
対してＹロードを実行する。この論理回路が状態３を通
過しなくてはならない回数は、STRに記録されているＹ
グループ（１〜16）中にセツトされているタグの数に等
しい。尚、状態３は、“セツト・パネルラインSPL"が活
動化されていないことを除いては、状態１と同じである
ことに注意されたい。状態３が完了すると、制御論理回
路は状態４へと進む。

状態4: この時点で、制御論理回路100がラツチ150を介して１つ
のＸモジユール・ドライバ対にロードし、ロードが完了
するとＸモジユール選択カウンタ152をインクレメント
する。このときのメモリ・サイクル時間は、Ｘデータが
リフレツシユまたはシステムのバツフアに対するアクセ
スに拘らず6Mビツト／秒で転送されるようになされてい
る。

状態5: この時点で、論理回路は、現在の走査ラインが完全がど
うかをチエツクする。そして、すべてのＸ駆動モジユー
ルがロードされていないのなら、制御論理回路100は状
態４に戻る。そうでないなら論理回路は状態６に進む。

状態6: この時点で、1.5MHzに同期された書き込みパルスが発生
される。論理回路はまた、そのグループ内の最後の活動
タグが更新されたかどうかを判断するためのテストを行
う。そして、もしすべてのタグがサービスされていれ
ば、論理回路はラツチ106をクリアし、状態０に戻る。
そうでないなら、制御回路は状態３に渡される。

MDTビツトはプロセツサ・インターフエース（ポート2
0）からのメモリ書き込みによつてセツトされ、制御論
理回路18（ポート22）からのメモリ読み取りによつてリ
セツトされるので、制御論理回路は、メモリ中のMDTに
問い合わせることにより、どのグループが更新されたか
を判断することができる。定常状態で画面が写像バツフ
アの正確なコピーであることを保証するために制御論理
回路は、各ラスター・ライン更新の開始時点でMDT中の
タグをリセツトする。しかし、それらのタグは、グルー
プの更新が完了するまでSTR中に保持される。

第４図は、ソース10のメモリ書き込みと、制御論理18の
パネル書き込み時における読み出しと、MDTリセツトの
間の関係を示す図である。第４図（ａ）において、ライ
ンＮは、ソース10からの書き込みの結果としてバイト３
及び６に前以つて存在する変化を有している。従つて、
ラインＮのMDTビツトはセツトされている。第４図
（ｂ）において、論理回路18はラインＮのすべてのバイ
トをフエツチし始めたところである。これは、いかなる
場合にも（新旧どちらであれ）最初のバイトから開始さ
れる。ラインＮのMDTビツト位置はこの時点で直ちにク
リアされる。第４図（ｃ）では、論理回路18がバイト６
をパネルに書き出し、ソースがバイト４を新たな書き込
みにより変更している。これにより、ラインＮに対応す
るMDT位置がセツトされるが、MDTのこの位置は、次の状
態ゼロ、すなわちラインＮを含むMDTグループの次の走
査までSTRに読み出されることはない、尚、もし新たな
書き込みがバイト８に対してのものであるなら、例え
ば、それはこのパネル・ラインの再書き込みサイクルで
有効であり、更新は次のサイクルで繰り返えされるの
で、再書き込みにおいては冗長性が存在することに注意
されたい。しかし、バイト０を読み取つた後は直ちにそ
れ以上MDTに注意を払うのを“シヤツト・オフ”するこ
とにより、写像バツフア中の変化がパネルに対して転送
されないでいる期間は存在し得ない。

第５図は、水平（Ｙ）及び垂直（Ｘ）の導電体制御モジ
ユールのプラズマ・パネルに対する関係を示す図であ
る。この図示された構成においては、パネルの導電体は
物理的に介在配置され、対向端部にある素子によつて駆
動されるが、それらは前述したように、水平方向の幅の
更新については電気的にグループ分けされている。

F.発明の効果 以上のように、この発明によれば、更新タグ・レジスタ
を使用してデータの消去及び書き込みを制御するように
したことにより、XY方向の複数の画素をもつ表示装置の
画像データの更新が高速化されるという効果が得られ
る。

【図面の簡単な説明】

第１図は、本発明の実施例に係るプロセツサ駆動プラズ
マ・パネル表示装置のブロツク図、 第２図は、第１図においてプラズマ・パネル表示装置の
所与の画素を更新するための構成を示す詳細なブロツク
図、 第３図は、第２図に図式的に示されたデータ流を与える
ための論理回路図、 第４図は、第３図の装置の動作の例を示す図、 第５図は、第１図のシステムに適合するプラズマ・パネ
ル構造を示す図である。 10……プロセツサ、16……プラズマ・パネル・サブアセ
ンブリ、14……メモリ、24……メモリ制御装置、MDT…
…変更データ・タグ・レジスタ、18……制御論理回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】実質的に直交関係に配列され、駆動回路に
   接続された導電体アレイを含むプラズマ・パネル・アセ
   ンブリと、 プロセツサから供給された映像データを、上記プラズマ
   ・パネル・アセンブリの各表示ラインの各画素位置に対
   応させて記憶し、該記憶データをプラズマ・パネル・ア
   センブリ上へ読み出すための写像メモリ・バツフアと、 上記プロセツサ及び上記プラズマ・パネル・アセンブリ
   を上記写像メモリ・バツフアへ時分割的に接続するため
   の制御論理回路と、 上記プラズマ・パネル・アセンブリ上の各表示ラインに
   対応する上記写像メモリ・バツフア内の各記憶行位置に
   おける任意のバイト位置への映像データの書き込み動作
   に応働して、書き込まれた各行に対応してタグ・ビツト
   を発生して各表示ライン毎に記憶するための変更データ
   ・タグ手段と、 より成る表示装置であつて、 上記変更データ・タグ手段は、上記制御論理回路の制御
   の下に、所定数の表示ラインのグループ内で各タグ記憶
   位置を順次に走査する手段を含んでおり、 上記制御論理回路は、上記走査により検出されたグルー
   プ内のすべてのタグ・ビツトに応働して対応する表示ラ
   イン上の画素を同時に消去する消去信号を発生して上記
   駆動回路に印加する手段及び上記グループ内の走査の完
   了後に上記検出されたタグ・ビツトとの協働作用の下に
   各タグ・ビツトに対応する上記写像メモリ・バツフア内
   の各記憶行位置からデータを順次に読み取つて対応する
   表示ライン上に順次に書き込ませるための上記駆動回路
   のための制御手段を含んでおり、 上記グループ毎に順次に走査モード及び更新モードで動
   作する上記制御論理回路を有する表示装置。