JPS61252590A - 表示装置 - Google Patents
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- JPS61252590A JPS61252590A JP61058458A JP5845886A JPS61252590A JP S61252590 A JPS61252590 A JP S61252590A JP 61058458 A JP61058458 A JP 61058458A JP 5845886 A JP5845886 A JP 5845886A JP S61252590 A JPS61252590 A JP S61252590A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、画素記憶能力をもつパネル表示装置に関し
、特に表示されている画素列を、正確に且つ実質的にリ
アル・タイムで更新するだめの手段をもつプラズマ・パ
ネル表示装置に関するものである。
、特に表示されている画素列を、正確に且つ実質的にリ
アル・タイムで更新するだめの手段をもつプラズマ・パ
ネル表示装置に関するものである。
Ｂ、従来技術
従来、選択的な書き込み消去回路をもつプラズマ（ガス
）パネル表示装置には多くの例がある。
）パネル表示装置には多くの例がある。
そのような１つの例は米国特許第３８５１２１１号に示
されている。そのような従来技術を、全点にアドレス可
能なグラフィック表示装置として使用することは可能で
あるが、プロセッサ等のデータ・ソース上の負荷が相当
な量になり、映像の更新速度が、動的グラフィック表示
装置に要望される速度よりも低（なる。
されている。そのような従来技術を、全点にアドレス可
能なグラフィック表示装置として使用することは可能で
あるが、プロセッサ等のデータ・ソース上の負荷が相当
な量になり、映像の更新速度が、動的グラフィック表示
装置に要望される速度よりも低（なる。
表示の更新速度は、一度に一列ずつ表示を消去して書き
換える装置により高速化することができ、ソース・プロ
セッサの負荷は、プロセッサとパネル装置の間に行バッ
ファとキャラクタ・ジェネレータを介在させることによ
り低減することができる。処理時間をさらに低減するた
めに、変更データ・タグを使用することができる。
換える装置により高速化することができ、ソース・プロ
セッサの負荷は、プロセッサとパネル装置の間に行バッ
ファとキャラクタ・ジェネレータを介在させることによ
り低減することができる。処理時間をさらに低減するた
めに、変更データ・タグを使用することができる。
Ｃ０発明が解決しようとする問題点
本発明の主な目的は、パネル装置への消去書き込みイン
ターフェースが最大データ速度で動作し、システム・プ
ロセッサ上のオーバー・ヘッドが最小限に抑えられるよ
うなプラズマ表示装置を提供することにある。
ターフェースが最大データ速度で動作し、システム・プ
ロセッサ上のオーバー・ヘッドが最小限に抑えられるよ
うなプラズマ表示装置を提供することにある。
Ｄ６ 問題点を解決するための手段
本発明の１つの態様によれば、表示装置中には、プロセ
ッサと、ほぼ垂直に関連づけられた導体と駆動回路のア
レイを含むプラズマ・パネル・サブアセンブリと、プロ
セッサによって与えられた映像データを記憶しパネル・
サブアセンブリに駆動情報を分配するための読み取り書
き込みメモリと、プロセッサとの連絡とパネル・サブア
センブリとの連絡の間でメモリの動作を時分割するため
の制御論理回路と、メモリ動作に関連づけられた変更デ
ータ・タグ手段と、必要とされる個々の画素ライン毎に
パネル・サブアセンブリの更新消去書き込み動作を制御
するために、°変更データ・タグ手段の制御下にある手
段とが存在する。
ッサと、ほぼ垂直に関連づけられた導体と駆動回路のア
レイを含むプラズマ・パネル・サブアセンブリと、プロ
セッサによって与えられた映像データを記憶しパネル・
サブアセンブリに駆動情報を分配するための読み取り書
き込みメモリと、プロセッサとの連絡とパネル・サブア
センブリとの連絡の間でメモリの動作を時分割するため
の制御論理回路と、メモリ動作に関連づけられた変更デ
ータ・タグ手段と、必要とされる個々の画素ライン毎に
パネル・サブアセンブリの更新消去書き込み動作を制御
するために、°変更データ・タグ手段の制御下にある手
段とが存在する。
本発明の別の態様によれば、変更データ・タグ手段は、
メモリに対応づけられたレジスタとコピー・レジスタ中
に設けられ、さらには、変更データ・タグ手段を反復的
に走査して、メモリに対応づけられたレジスタの内容に
変更があるとコピー・レジスタの内容夕固定するための
手段と、コピー・レジスタの制御の下で消去及び書き込
み動作を実行する手段が設けられている。
メモリに対応づけられたレジスタとコピー・レジスタ中
に設けられ、さらには、変更データ・タグ手段を反復的
に走査して、メモリに対応づけられたレジスタの内容に
変更があるとコピー・レジスタの内容夕固定するための
手段と、コピー・レジスタの制御の下で消去及び書き込
み動作を実行する手段が設けられている。
本発明のさらに別の態様によれば、プラズマ表示装置は
、画素を決定する導電体のプレイをもち、そのアレイは
ラインの複数のグループと、単一の動作で所与のグルー
プの画素を消去するためのライン・グループ消去手段を
具備している。さらには、消去すべき画素を含むグルー
プ中の各ラインに変更データ・タグを与えるための手段
と、その変更データ・タグに応答して、消去すべき画素
を含むグループのラインに関連してのみライン・グルー
プ消去手段を活動化させるための手段が存在している。
、画素を決定する導電体のプレイをもち、そのアレイは
ラインの複数のグループと、単一の動作で所与のグルー
プの画素を消去するためのライン・グループ消去手段を
具備している。さらには、消去すべき画素を含むグルー
プ中の各ラインに変更データ・タグを与えるための手段
と、その変更データ・タグに応答して、消去すべき画素
を含むグループのラインに関連してのみライン・グルー
プ消去手段を活動化させるための手段が存在している。
Ｅ、実施例
第１図に示す装置は、典を的にはパーソナル・コンピュ
ータであるプロセッサ１０とプロセッサ１０によって発
生されたデータを、パス１２を介して、双対ポートを有
するメモリ１４に供給する制御モジュールとを備え【い
る。尚、後で詳細に説明するが、メモリ１４は、プラズ
マ・パネル・サブアセンブリ１６によって表示されるべ
き画素のビット映像を含む写像メモリ・バッファ部分を
有している。制御論理回路１８はメモリ１４の素子と協
働して、本発明に基づき、パネル・プラズマ・サブアセ
ンブリ１６の画面５０上に表示されたパネル映像を選択
的に更新する動作を行う。
ータであるプロセッサ１０とプロセッサ１０によって発
生されたデータを、パス１２を介して、双対ポートを有
するメモリ１４に供給する制御モジュールとを備え【い
る。尚、後で詳細に説明するが、メモリ１４は、プラズ
マ・パネル・サブアセンブリ１６によって表示されるべ
き画素のビット映像を含む写像メモリ・バッファ部分を
有している。制御論理回路１８はメモリ１４の素子と協
働して、本発明に基づき、パネル・プラズマ・サブアセ
ンブリ１６の画面５０上に表示されたパネル映像を選択
的に更新する動作を行う。
写像メモリ中のビット映像記憶領域は、従来技術の陰極
線管ラスター表示システムに用いられているものと同様
でよい。従って、市販されているさまざまのデータ対ラ
スター変換モジュールをパーソナル・コンピュータと組
み合わせてプロセッサ１０を構成するために使用するこ
とができるし、アルイハパーソナル・コンピュータ自身
をこの機能を実行するようにプログラムしてもよい。プ
ラズマ・パネル・サブアセンブリ１６はＩＢＭ５８１プ
ラズマ表示すブアセンブリを使用することかつ発行番号
５Ｃ２７−０６５１−３の”ＩＢＭ５８１プラズマ表示
すブアセンブリＯＥＭ製造記述（Ｐｌａｓｍ＠Ｄｉｓｐ
ｌａｙ Ｓｕｂａｓｓｅｍｂｌｙ ＯＥＭＰｒｏｄｕ
ｃｔ Ｄｅｓｃｒｉｐｔｉｏｎ ） ’と題する刊行物
の第４版（１９８４年８月）に記述されている。このサ
ブアセンブリの構造及び動作原理はよく知られているの
で、詳細には説明しない。上記刊行物には、物理的な記
述と、インターフェースと、論理構成と、動作と、典型
的な使用者のための付属部品について述べられている。
線管ラスター表示システムに用いられているものと同様
でよい。従って、市販されているさまざまのデータ対ラ
スター変換モジュールをパーソナル・コンピュータと組
み合わせてプロセッサ１０を構成するために使用するこ
とができるし、アルイハパーソナル・コンピュータ自身
をこの機能を実行するようにプログラムしてもよい。プ
ラズマ・パネル・サブアセンブリ１６はＩＢＭ５８１プ
ラズマ表示すブアセンブリを使用することかつ発行番号
５Ｃ２７−０６５１−３の”ＩＢＭ５８１プラズマ表示
すブアセンブリＯＥＭ製造記述（Ｐｌａｓｍ＠Ｄｉｓｐ
ｌａｙ Ｓｕｂａｓｓｅｍｂｌｙ ＯＥＭＰｒｏｄｕ
ｃｔ Ｄｅｓｃｒｉｐｔｉｏｎ ） ’と題する刊行物
の第４版（１９８４年８月）に記述されている。このサ
ブアセンブリの構造及び動作原理はよく知られているの
で、詳細には説明しない。上記刊行物には、物理的な記
述と、インターフェースと、論理構成と、動作と、典型
的な使用者のための付属部品について述べられている。
第２図は、本発明に基づ（一般的なデータの流れと、動
作の大要を示す図である。物理的な構成の詳細について
は第６図及び第４図を参照して後で説明する。プロセッ
サ１０はメモリ１４のバッファ部分にロードされるべき
データのソースとして動作する。メモリ１４は前述した
ように、プラズマ・パネル１６の画面に表示されるべき
映像に対応して画素毎に写像されている。このデータ・
ソースとしては任意のものが使用可能であるが、パーソ
ナル・コンピュータと、プロセツ？１０中の制御モジュ
ールとを使用するのが好都合である。
作の大要を示す図である。物理的な構成の詳細について
は第６図及び第４図を参照して後で説明する。プロセッ
サ１０はメモリ１４のバッファ部分にロードされるべき
データのソースとして動作する。メモリ１４は前述した
ように、プラズマ・パネル１６の画面に表示されるべき
映像に対応して画素毎に写像されている。このデータ・
ソースとしては任意のものが使用可能であるが、パーソ
ナル・コンピュータと、プロセツ？１０中の制御モジュ
ールとを使用するのが好都合である。
なぜなら、それらは市販されており、ＣＲＴリフレッシ
ュ・バッファにロードを行うのと同様にしてメモリ１４
中の写像バッファにロードを行うことができるからであ
る。その場合には、パーソナル・コンピュータとＣＲＴ
制御モジュールとの組み合わせに、市販されている周知
のベクトル／ラスター変換器も使用される。従って、メ
モリ１４の写像バッファにプロセッサ１０からボート２
０を介して所望のグラフィック映像をロードすることは
容易である。尚、衣面パネルが９６０画素幅（９６０Ｘ
ライン）、７６８画素高さく７６８Ｙライン）であると
仮定すると、左側に６４Ｘ７６８ビツトヲ余して表示画
素データを組み込むことができる１０２４ｘ７６８ビツ
ト・メモリを使用するのが好都合である。
ュ・バッファにロードを行うのと同様にしてメモリ１４
中の写像バッファにロードを行うことができるからであ
る。その場合には、パーソナル・コンピュータとＣＲＴ
制御モジュールとの組み合わせに、市販されている周知
のベクトル／ラスター変換器も使用される。従って、メ
モリ１４の写像バッファにプロセッサ１０からボート２
０を介して所望のグラフィック映像をロードすることは
容易である。尚、衣面パネルが９６０画素幅（９６０Ｘ
ライン）、７６８画素高さく７６８Ｙライン）であると
仮定すると、左側に６４Ｘ７６８ビツトヲ余して表示画
素データを組み込むことができる１０２４ｘ７６８ビツ
ト・メモリを使用するのが好都合である。
本発明の好適な実施例によれば、第１の変更データ・タ
グ・レジスタＭＤＴを構成するために、７６８Ｘ１ビツ
トのレジスタ領域として追加的なモジュール記憶空間が
設けられている。メモリのこの部分は、写像バッファに
表示された画素の各水平ライン毎に１ビツトの記憶容量
を持っている。
グ・レジスタＭＤＴを構成するために、７６８Ｘ１ビツ
トのレジスタ領域として追加的なモジュール記憶空間が
設けられている。メモリのこの部分は、写像バッファに
表示された画素の各水平ライン毎に１ビツトの記憶容量
を持っている。
そして、そのメモリ部分は、高次のアドレスにより任意
の書き込み動作が写像メモリ・バッファに行なわれたと
き対応するビット位置に″′１デビットを記録するよう
に、書き込み動作の間にプロセッサ１０によってメモリ
１４に加えられたアドレスの高次ビットによってアクセ
スされる。すなわち、書き込み０”のような書き込み動
作が写像バッファの行Ｎのある位置に行なわれると、変
更データ・タグ・レジスタの位置Ｎに１１１ｊｌビツト
が記録され、そしてもし写像バッファの次の行Ｎ＋１の
任意の位置でＶき込み＠１ｓ動作が行なわれると、この
場合には変更タグ・レジスタの位置Ｎ＋１に１”ビット
が書き込まれる。尚、変更データ・タグ・レジスタに記
録されたビットは、プラズマ・パネル中の所与の画素行
または列に対応する写像レジスタのセグメントに書き込
み動作が行なわれたことを表示するにすぎない、という
ことに注意されたい。すなわち、そのことは、画素の消
去をもたらす０”の書き込みがあったのかまたは画素の
生成をもたらす′１”の書き込みがあったのか、につい
ては関知しないのである。
の書き込み動作が写像メモリ・バッファに行なわれたと
き対応するビット位置に″′１デビットを記録するよう
に、書き込み動作の間にプロセッサ１０によってメモリ
１４に加えられたアドレスの高次ビットによってアクセ
スされる。すなわち、書き込み０”のような書き込み動
作が写像バッファの行Ｎのある位置に行なわれると、変
更データ・タグ・レジスタの位置Ｎに１１１ｊｌビツト
が記録され、そしてもし写像バッファの次の行Ｎ＋１の
任意の位置でＶき込み＠１ｓ動作が行なわれると、この
場合には変更タグ・レジスタの位置Ｎ＋１に１”ビット
が書き込まれる。尚、変更データ・タグ・レジスタに記
録されたビットは、プラズマ・パネル中の所与の画素行
または列に対応する写像レジスタのセグメントに書き込
み動作が行なわれたことを表示するにすぎない、という
ことに注意されたい。すなわち、そのことは、画素の消
去をもたらす０”の書き込みがあったのかまたは画素の
生成をもたらす′１”の書き込みがあったのか、につい
ては関知しないのである。
メモリ１４は、一方のボート２０がプロセッサ１０と連
絡し他方のボート２２が制御論理回路１８によって読み
取り可能である、いわゆる双対ボート・メモリである。
絡し他方のボート２２が制御論理回路１８によって読み
取り可能である、いわゆる双対ボート・メモリである。
メモリ制御装置２４は、例えばインテル（Ｉｎｔｅｌ
） ８２’０３メモリ制御装置ように多重化する働きを
行う。論理回Ｑ１８はメモリ１４中の変更データ・タグ
・レジスタＭＤＴ欠反復的に走査する働きを行う。その
走査は１６個のＹラインのグループに対応する１６ビツ
トのグループ中で行なわれ、各グループは、サブアセン
ブリ１６中の表示パネルを横切る水平方向の列（３ｗａ
ｔｃｈ ）を構成する。この走査情報は、制御論理回路
１８中の第２の変更データ・タグ・レジスタＳＴＲに転
送される。制御論理回路１８は、写像メそり中で選択さ
れた列からのデータが、サブアセンブリ１６中のプラズ
マ・パネル表示装置に効果的に転送されるだめのマスク
として働く。
） ８２’０３メモリ制御装置ように多重化する働きを
行う。論理回Ｑ１８はメモリ１４中の変更データ・タグ
・レジスタＭＤＴ欠反復的に走査する働きを行う。その
走査は１６個のＹラインのグループに対応する１６ビツ
トのグループ中で行なわれ、各グループは、サブアセン
ブリ１６中の表示パネルを横切る水平方向の列（３ｗａ
ｔｃｈ ）を構成する。この走査情報は、制御論理回路
１８中の第２の変更データ・タグ・レジスタＳＴＲに転
送される。制御論理回路１８は、写像メそり中で選択さ
れた列からのデータが、サブアセンブリ１６中のプラズ
マ・パネル表示装置に効果的に転送されるだめのマスク
として働く。
この転送は、マスク下にあるので、更新が必要な表示の
ラインのみに消去とそれに続く書き込み動作が行なわれ
、それゆえ、表示パネル全体の更新は最小の時間で達成
される。
ラインのみに消去とそれに続く書き込み動作が行なわれ
、それゆえ、表示パネル全体の更新は最小の時間で達成
される。
その検索アルゴリズムは次のとおりである。すなわち、
制御論理回路１８は、表示パネルの上端から下端までの
Ｙグループに対応するセグメントにおいて変更データ・
タグ・レジスタＭｎＴｌ［次調べて行（。そして、所与
のＹグループに対応するすべての１６個のタグが論理回
路１８中の第２の変更タグ・レジスタＳＴＲへと読み取
られ、１つのまとまりとして処理される。このとき、も
しどのタグもセットされていないなら、論理回路１８は
次のＹグループへと進む。そのグループのタグのどれか
がセットされていれば、そのグループの活動タグのすべ
ての表示ラインが同時に消去され、次にその列（ｓｗａ
ｔｈ ）のタグ・ラインが写像メモリからのデータによ
って再書き込みされる。
制御論理回路１８は、表示パネルの上端から下端までの
Ｙグループに対応するセグメントにおいて変更データ・
タグ・レジスタＭｎＴｌ［次調べて行（。そして、所与
のＹグループに対応するすべての１６個のタグが論理回
路１８中の第２の変更タグ・レジスタＳＴＲへと読み取
られ、１つのまとまりとして処理される。このとき、も
しどのタグもセットされていないなら、論理回路１８は
次のＹグループへと進む。そのグループのタグのどれか
がセットされていれば、そのグループの活動タグのすべ
ての表示ラインが同時に消去され、次にその列（ｓｗａ
ｔｈ ）のタグ・ラインが写像メモリからのデータによ
って再書き込みされる。
第２図はこの動作を示す。ここで、サブア七ンプリ１６
中のプラズマ・パネル５０が、符号５２で示すようにラ
インＮに照明状態にある画素を有し、符号５４で示すよ
うにラインＮ＋１に非照明状態にある画素を有し、且つ
符号５２の画素を消し符号５４の画素を照明することが
要望されていると仮定する２これｔ実行するために、第
１図のプロセッサ１０のようなデータ・ソースが、ライ
ン５Ｂ上の書き込みコマンドと、データ・ライン６０上
の″０＃データ・ビットを含むバイトとともに１７ピツ
トの位置５２の信号をアドレス・バス５６上に供給する
。このことは、写像メモリ中に符号５２′で示すように
ゼロ・ビットの書き込みをもたらし、ラインＮの高次ア
ドレスがこの書き込み動作に利用されているので、″１
＃ピットが符号５６で示すようにそのＮ番目の位置でＭ
ＤＴに書き込まれることになる。同様にして、パネル５
０上の位置５４で最終的に画素を照明するために、プロ
セッサは符号５４″で示された写像メモリ中の対応する
位置に、１”ビットを含むバイトケ書き込み、その位置
の高次アドレスは符号５８で示すようにＭＤＴのＮ＋１
位置に１”を書き込むために利用される、 上記の図においては、ラインＮ及びＮ＋１が同一の１６
ライン幅にあるなら、それらに関する消去動作はまとめ
て実行され、もしその幅の別のラインが変更されなかっ
たなら（すなわち、もしその幅の別のどのラインにも書
き込み動作が存在しなかったなら）、その幅の別のライ
ンは再書き込みする必要がない。それゆえ、ＳＴＲレジ
スタは、タグ付けされたパネル・ラインにのみ再書き込
みを限定するだめのマスク・レジスタとして再度有効に
使用される。
中のプラズマ・パネル５０が、符号５２で示すようにラ
インＮに照明状態にある画素を有し、符号５４で示すよ
うにラインＮ＋１に非照明状態にある画素を有し、且つ
符号５２の画素を消し符号５４の画素を照明することが
要望されていると仮定する２これｔ実行するために、第
１図のプロセッサ１０のようなデータ・ソースが、ライ
ン５Ｂ上の書き込みコマンドと、データ・ライン６０上
の″０＃データ・ビットを含むバイトとともに１７ピツ
トの位置５２の信号をアドレス・バス５６上に供給する
。このことは、写像メモリ中に符号５２′で示すように
ゼロ・ビットの書き込みをもたらし、ラインＮの高次ア
ドレスがこの書き込み動作に利用されているので、″１
＃ピットが符号５６で示すようにそのＮ番目の位置でＭ
ＤＴに書き込まれることになる。同様にして、パネル５
０上の位置５４で最終的に画素を照明するために、プロ
セッサは符号５４″で示された写像メモリ中の対応する
位置に、１”ビットを含むバイトケ書き込み、その位置
の高次アドレスは符号５８で示すようにＭＤＴのＮ＋１
位置に１”を書き込むために利用される、 上記の図においては、ラインＮ及びＮ＋１が同一の１６
ライン幅にあるなら、それらに関する消去動作はまとめ
て実行され、もしその幅の別のラインが変更されなかっ
たなら（すなわち、もしその幅の別のどのラインにも書
き込み動作が存在しなかったなら）、その幅の別のライ
ンは再書き込みする必要がない。それゆえ、ＳＴＲレジ
スタは、タグ付けされたパネル・ラインにのみ再書き込
みを限定するだめのマスク・レジスタとして再度有効に
使用される。
論理回路１８中のＳＴＲレジスタは変更データ・ジグ・
レジスタＭＤＴのコピーを構成し、パネルの１６ライン
幅の消去と書き込みが実行されつるマスクとして動作す
る。活動ＭＤＴビット検出すると、ＭＤＴのそれ以上の
走査は停止され、論理回路１８が更新モードに入る。そ
して、前記刊行物に記載されているように、１６ライン
幅の消去動作が実行されるが、本発明によればこの消去
動作はマスクＳＴＨの下で行なわれ、これにより、画素
５２及び５４が存在する２つのラインのみが消去される
。次に、書き込み動作は、再びマスクＳＴＲを用いて、
再びＭＤＴレジスタによって“１＃ビツトとしてマーク
された位置に対応する水平ラインにのみ限定される。次
にその対応するＭＤＴピットは各ラインが表示装置にコ
ピーされるにつれてクリアされ、プラズマ・パネルの次
の１６画素に対応する次の１６ビツト・セグメントにつ
いてＭＤＴレジスタの走査が継続される。
レジスタＭＤＴのコピーを構成し、パネルの１６ライン
幅の消去と書き込みが実行されつるマスクとして動作す
る。活動ＭＤＴビット検出すると、ＭＤＴのそれ以上の
走査は停止され、論理回路１８が更新モードに入る。そ
して、前記刊行物に記載されているように、１６ライン
幅の消去動作が実行されるが、本発明によればこの消去
動作はマスクＳＴＨの下で行なわれ、これにより、画素
５２及び５４が存在する２つのラインのみが消去される
。次に、書き込み動作は、再びマスクＳＴＲを用いて、
再びＭＤＴレジスタによって“１＃ビツトとしてマーク
された位置に対応する水平ラインにのみ限定される。次
にその対応するＭＤＴピットは各ラインが表示装置にコ
ピーされるにつれてクリアされ、プラズマ・パネルの次
の１６画素に対応する次の１６ビツト・セグメントにつ
いてＭＤＴレジスタの走査が継続される。
上述の動作は、パネル画面の更新の簡易さと速度のため
ハードウェアを用いて実行される。第６図はそのような
ハードウェア論理回路の好ましい実施例のブロック図を
示す。この実施例においては、写像バッファのアドレス
がパネル画面の座標に直接関連づけられているので、制
御論理回路はＶＴＬまたはＶＬＳ ｆゲート・アレイを
用いて容易に実施することができる一１尚、図示を簡単
化するために、はとんどの制御ラインは図示を省略され
ている。
ハードウェアを用いて実行される。第６図はそのような
ハードウェア論理回路の好ましい実施例のブロック図を
示す。この実施例においては、写像バッファのアドレス
がパネル画面の座標に直接関連づけられているので、制
御論理回路はＶＴＬまたはＶＬＳ ｆゲート・アレイを
用いて容易に実施することができる一１尚、図示を簡単
化するために、はとんどの制御ラインは図示を省略され
ている。
写像バッファ１０２は、メモリ１４のポート２２′？：
介しての動作を除いては、任意の時点の要求に応じてプ
ロセッサ（第１図）によって書き込み読み取り可能であ
る。データがバッファ１０２に書き込まれるときは、ア
ドレス、すなわち画素うイン番号の高次部分が、メモリ
１４の変更データ・タグ部分ＭＤＴ中のビットをセット
する。尚、プロセッサのメモリ要求は、写像バッファを
更新するために必要な時間を最小限に抑えるために、制
御回路１８よりも高い優先度を与えられている。
介しての動作を除いては、任意の時点の要求に応じてプ
ロセッサ（第１図）によって書き込み読み取り可能であ
る。データがバッファ１０２に書き込まれるときは、ア
ドレス、すなわち画素うイン番号の高次部分が、メモリ
１４の変更データ・タグ部分ＭＤＴ中のビットをセット
する。尚、プロセッサのメモリ要求は、写像バッファを
更新するために必要な時間を最小限に抑えるために、制
御回路１８よりも高い優先度を与えられている。
それ以外の時は、制御回路１８はポート２２とＹアドレ
ス・カウンタ１０４を介してメモリ１４に常時アクセス
し、これにより第２の変更タグ・レジスタＳＴＲ中にＭ
ＤＴの逐次的な１６ビツト・セグメントのコピーを維持
している。これは、状態０と呼ばれる。
ス・カウンタ１０４を介してメモリ１４に常時アクセス
し、これにより第２の変更タグ・レジスタＳＴＲ中にＭ
ＤＴの逐次的な１６ビツト・セグメントのコピーを維持
している。これは、状態０と呼ばれる。
状態０：
状態００間は、ＳＴＲへの入力がラッチ１０６によって
モニタされ、ラッチ１０６は、ＭＤＴから１”ビットが
読み出されると出力ライン１０８上に信号を出力する。
モニタされ、ラッチ１０６は、ＭＤＴから１”ビットが
読み出されると出力ライン１０８上に信号を出力する。
制御論理回路１００はライン１０８上の信号に応答して
次の１６境界ライン上でのカウンタ１０４の動作を停止
し、以てレジスタＳＴＲ中に今走査したばかりのＭＤＴ
中のビット・パターンの画像を捕捉する。
次の１６境界ライン上でのカウンタ１０４の動作を停止
し、以てレジスタＳＴＲ中に今走査したばかりのＭＤＴ
中のビット・パターンの画像を捕捉する。
制御回路１００は、もしく２つの映像を表示画面上に重
ねあわせるために使用される）書き込み専用モードにな
いなら状態１に入る。
ねあわせるために使用される）書き込み専用モードにな
いなら状態１に入る。
状態１：
状態１においては、制御論理回路がシフトレジスタ１１
６に対して６水平ロ一ド動作を行う。
６に対して６水平ロ一ド動作を行う。
このとき、ＳＴＲ中に活動タグを有するすべての走査ラ
イン（すなわちＹライン）が選択されることになる。”
Ｙモジュール選択及びグループ”は、ＳＴＲ中のタグ・
ビットを生じるＹグループを識別するカウンタ１０４中
の高次アドレス・ビットによって定義される。このＹロ
ードは走査ライン（単数または複数）の全体を消去する
ためのものなので、ＰＩ）ＳＡ１６セツト・パネル・ラ
インも活動化される。そしてＹロードが完了すると、制
御論理回路は状態２へ進む。ここで言及されているモジ
ュールは第５図の符号１４０で示されているものである
。各モジュール対は６４本のライン（ライン・グループ
４及び１６）を駆動する。
イン（すなわちＹライン）が選択されることになる。”
Ｙモジュール選択及びグループ”は、ＳＴＲ中のタグ・
ビットを生じるＹグループを識別するカウンタ１０４中
の高次アドレス・ビットによって定義される。このＹロ
ードは走査ライン（単数または複数）の全体を消去する
ためのものなので、ＰＩ）ＳＡ１６セツト・パネル・ラ
インも活動化される。そしてＹロードが完了すると、制
御論理回路は状態２へ進む。ここで言及されているモジ
ュールは第５図の符号１４０で示されているものである
。各モジュール対は６４本のライン（ライン・グループ
４及び１６）を駆動する。
状態２：
この時点で、アダプタが、１．５ＭＨｚのり。ツクに同
期したＰＤＳＡｌ ８消去パルス（ライン１１８）を発
生し、次に制御論理回路は状態３、と移行する。
期したＰＤＳＡｌ ８消去パルス（ライン１１８）を発
生し、次に制御論理回路は状態３、と移行する。
状態３：
制御論理回路はここで、書さ込むべき次の走査ラインに
対してＹロードを実行する。この論理回路が状態３を通
過しなくてはならない回数ハ、ｓＴＲに記録されている
Ｙグループ（１〜１６）中にセットされているタグの数
に等しい。尚、状態３は、６セツト・パネル・ライン”
が活動化されていないことを除いては、状態１と同じで
あることに注意されたい。状態３が完了すると、制御論
理回路は状態４へと進む。
対してＹロードを実行する。この論理回路が状態３を通
過しなくてはならない回数ハ、ｓＴＲに記録されている
Ｙグループ（１〜１６）中にセットされているタグの数
に等しい。尚、状態３は、６セツト・パネル・ライン”
が活動化されていないことを除いては、状態１と同じで
あることに注意されたい。状態３が完了すると、制御論
理回路は状態４へと進む。
状態４：
この時点で、アダプタがラッチ１５０を介して１つのＸ
モジュール・ドライバ対にロードし、ロードが完了する
とＸモジュール選択カウンタ１５２なインクシ、メント
する。このときのメモリ・サイクル時間は、Ｘデータが
リフレッシュまたはシステムのバッファに対するアクセ
スに拘らず６Ｍピット／秒で転送されるようになされて
いる。
モジュール・ドライバ対にロードし、ロードが完了する
とＸモジュール選択カウンタ１５２なインクシ、メント
する。このときのメモリ・サイクル時間は、Ｘデータが
リフレッシュまたはシステムのバッファに対するアクセ
スに拘らず６Ｍピット／秒で転送されるようになされて
いる。
状態５：
゛この時点で、論理回路は、現在の走査ラインが完全か
どうかをチェックする。そして、すべてのＸ駆動モジュ
ールがロードされていないのなら、アダプタ４は状態４
に戻る。そうでないなら論理回路は状態６に進む。
どうかをチェックする。そして、すべてのＸ駆動モジュ
ールがロードされていないのなら、アダプタ４は状態４
に戻る。そうでないなら論理回路は状態６に進む。
状態６：
この時点で、１．５ＭＨｚに同期された書き込みパルス
が発生される。論理回路はまた、そのグループ内の最後
の活動タグが更新されたかどうかを判断するためのテス
トを行う。そして、もしすべてのタグがサービスされて
いれば、論理回路はラッチ１０６をクリアし、状態０に
戻る。そうでないなら、制御回路は状態３に渡される。
が発生される。論理回路はまた、そのグループ内の最後
の活動タグが更新されたかどうかを判断するためのテス
トを行う。そして、もしすべてのタグがサービスされて
いれば、論理回路はラッチ１０６をクリアし、状態０に
戻る。そうでないなら、制御回路は状態３に渡される。
Ｍ Ｄ Ｔビットはプロセッサ・インターフェース（ポ
ート２０）からのメモリ書き込みによってセットされ、
制御論理回路１８（ポート２２）からのメモリ読み取り
によってリセットされるので、制御論理回路は、メモリ
中のＭＤＴに問イ合ワセることにより、どのグループが
更新されたかを判断することができる。定常状態で画面
が写像バッファの正確なコピーであることｔ保証するた
めに制御論理回路は、各ラスター・ライン更新の開始時
点でＭＤＴ中のタグをリセットする。しかし、それらの
タグは、グループの更新が完了するまでＳＴＲ中に保持
される。
ート２０）からのメモリ書き込みによってセットされ、
制御論理回路１８（ポート２２）からのメモリ読み取り
によってリセットされるので、制御論理回路は、メモリ
中のＭＤＴに問イ合ワセることにより、どのグループが
更新されたかを判断することができる。定常状態で画面
が写像バッファの正確なコピーであることｔ保証するた
めに制御論理回路は、各ラスター・ライン更新の開始時
点でＭＤＴ中のタグをリセットする。しかし、それらの
タグは、グループの更新が完了するまでＳＴＲ中に保持
される。
第４図は、ソース１０のメモリ書き込みと、制御論理１
８のパネル書き込み時における読み出しと、ＭＤＴリセ
ットの間の関係を示す図である。
８のパネル書き込み時における読み出しと、ＭＤＴリセ
ットの間の関係を示す図である。
第４図（ＰＬ）において、ラインＮは、ソース１０から
の書き込みの結果としてバイト６及び６に前以って存在
する変化を有している。従って、ラインＮのＭＤＴビッ
トはセットされている。第４図（ｂ）において、論理回
路１８はラインＮのすべてのバイトＹフェッチし始めた
ところである。これは、いかなる場合にも（新旧どちら
であれ）最初のバイトから開始される。ラインＮのＭＤ
Ｔビット位置はこの時点で直ちにクリアされる。第４図
（ｅ）では、論理回路１８がバイト６をパネルに書き出
し、ソースがバイト４を新たな書き込みにより変更して
いる。これにより、ラインＮに対応するＭＤＴ位置がセ
ットされるが、ＭＤＴのこの位置は、次の状態ゼロ、す
なわちラインＮを含むＭＤＴグループの次の走査までＳ
ＴＨに読み出されることはない。尚、もし新たな書き込
みがバイト８に対してのものであるなら、例えば、それ
はこのパネル・ラインの再書き込みサイクルで有効であ
り、更新は次のサイクルで繰り返えされるので、再書き
込みにおいては冗長性が存在することに注意されたい。
の書き込みの結果としてバイト６及び６に前以って存在
する変化を有している。従って、ラインＮのＭＤＴビッ
トはセットされている。第４図（ｂ）において、論理回
路１８はラインＮのすべてのバイトＹフェッチし始めた
ところである。これは、いかなる場合にも（新旧どちら
であれ）最初のバイトから開始される。ラインＮのＭＤ
Ｔビット位置はこの時点で直ちにクリアされる。第４図
（ｅ）では、論理回路１８がバイト６をパネルに書き出
し、ソースがバイト４を新たな書き込みにより変更して
いる。これにより、ラインＮに対応するＭＤＴ位置がセ
ットされるが、ＭＤＴのこの位置は、次の状態ゼロ、す
なわちラインＮを含むＭＤＴグループの次の走査までＳ
ＴＨに読み出されることはない。尚、もし新たな書き込
みがバイト８に対してのものであるなら、例えば、それ
はこのパネル・ラインの再書き込みサイクルで有効であ
り、更新は次のサイクルで繰り返えされるので、再書き
込みにおいては冗長性が存在することに注意されたい。
しかし、バイト０を読み取った後は直ちにそれ以上ＭＤ
Ｔに注意を払うの″４！：″シャット・オフ”すること
により、写像バッファ中の変化がパネルに対して転送さ
れないでいる期間は存在し得ない。
Ｔに注意を払うの″４！：″シャット・オフ”すること
により、写像バッファ中の変化がパネルに対して転送さ
れないでいる期間は存在し得ない。
第５図は、水平（イ）及び垂直（３）の導電体制御モジ
ュールのプラズマ・パネルに対する関係を示す図である
。この図示された構成においては、パネルの導電体は物
理的に介在配置され、対向端部にある素子によって駆動
されるが、それらは前述したように、水平方向の幅の更
新については電気的にグループ分けされている。
ュールのプラズマ・パネルに対する関係を示す図である
。この図示された構成においては、パネルの導電体は物
理的に介在配置され、対向端部にある素子によって駆動
されるが、それらは前述したように、水平方向の幅の更
新については電気的にグループ分けされている。
Ｆ１発明の効果
以上のように、この発明によれば、変更タグ・レジスタ
を使用してデータの消去及び書き込みを制御するように
したことにより、ＸＹ方向の複数の画素をもつ表示装置
の画像データの更新が高速化されるという効果が得られ
る。
を使用してデータの消去及び書き込みを制御するように
したことにより、ＸＹ方向の複数の画素をもつ表示装置
の画像データの更新が高速化されるという効果が得られ
る。
第１図は、本発明の実施例に係るプロセッサ駆動プラズ
マ・パネル表示装置のブロック図、第２図は、第１図に
おいてプラズマ・パネル表示装置の所与の画素を更新す
るための構成を示す詳細なブロック図、 第３図は、第２図に図式的に示されたデータ流を与える
ための論理回路図、 第４図は、第３図の装置の動作の例を示す図、第５図は
、第１図のシステムに適合するプラズマ・パネル構造を
示す図である。 １０・・・・プロセッサ、１６・・・・プラズマ・ノぐ
ネル・サブアセンブリ、１４・・・・メモリ、２４・・
・・メモリ制御装置、ＭＤＴ・・・・変更データ・タグ
・レジスタ、１８・・・・制御論理回路。 出願人 インター）−”ｆＪカナル＃・マシ式４６コ
づぜ々→タノ代理人 弁理士 山 本 仁 朗（
外１名） 表示８創制御回路 ｌｔ図 第４Ｗｉ
マ・パネル表示装置のブロック図、第２図は、第１図に
おいてプラズマ・パネル表示装置の所与の画素を更新す
るための構成を示す詳細なブロック図、 第３図は、第２図に図式的に示されたデータ流を与える
ための論理回路図、 第４図は、第３図の装置の動作の例を示す図、第５図は
、第１図のシステムに適合するプラズマ・パネル構造を
示す図である。 １０・・・・プロセッサ、１６・・・・プラズマ・ノぐ
ネル・サブアセンブリ、１４・・・・メモリ、２４・・
・・メモリ制御装置、ＭＤＴ・・・・変更データ・タグ
・レジスタ、１８・・・・制御論理回路。 出願人 インター）−”ｆＪカナル＃・マシ式４６コ
づぜ々→タノ代理人 弁理士 山 本 仁 朗（
外１名） 表示８創制御回路 ｌｔ図 第４Ｗｉ
Claims (1)
- 【特許請求の範囲】 （ａ）プロセッサと、 （ｂ）ほぼ垂直に関連づけられて配置され駆動回路が接
続された導電体のアレイをもつプラズマ・パネル・サブ
アセンブリと、 （ｃ）プロセッサによつて与えられた映像データを記憶
し上記パネル・アセンブリに駆動情報を配布するための
読み取り・書き込みメモリと、 （ｄ）上記プロセッサと上記パネル・アセンブリとの間
で上記メモリの連絡を時分割するためのメモリ制御装置
と、 （ｅ）上記メモリ中のデータ変化を識別するために上記
メモリ動作に関連づけられた変更データ・タグ手段を与
えるための手段と、 （ｆ）上記変更データ・タグ手段の制御のもとにあり、
個々の画素ライン毎に上記パネル・サブアセンブリの更
新消去及び書き込み動作を制御するための手段とを具備
する表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/729,013 US4695838A (en) | 1985-04-30 | 1985-04-30 | Plasma panel display selectively updatable on pel line basis |
| US729013 | 1985-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252590A true JPS61252590A (ja) | 1986-11-10 |
| JPH0687189B2 JPH0687189B2 (ja) | 1994-11-02 |
Family
ID=24929219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058458A Expired - Lifetime JPH0687189B2 (ja) | 1985-04-30 | 1986-03-18 | 表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4695838A (ja) |
| EP (1) | EP0203332B1 (ja) |
| JP (1) | JPH0687189B2 (ja) |
| CA (1) | CA1242540A (ja) |
| DE (1) | DE3685857T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136695A (en) * | 1989-11-13 | 1992-08-04 | Reflection Technology, Inc. | Apparatus and method for updating a remote video display from a host computer |
| US5436636A (en) * | 1990-04-20 | 1995-07-25 | Canon Kabushiki Kaisha | Display control device which restricts the start of partial updating in accordance with whether the number of lines to be updated exceeds a predetermined number |
| EP0494610A3 (en) * | 1991-01-08 | 1993-02-03 | Kabushiki Kaisha Toshiba | Tft lcd control method for setting display controller in sleep state when no access to vram is made |
| JP3133107B2 (ja) * | 1991-08-28 | 2001-02-05 | キヤノン株式会社 | 表示装置 |
| US6078316A (en) * | 1992-03-16 | 2000-06-20 | Canon Kabushiki Kaisha | Display memory cache |
| KR100217280B1 (ko) * | 1997-06-20 | 1999-09-01 | 전주범 | Pdp-tv에서 어드레스 구동ic의 데이터 입력 제어신호 생성장치 및 그 방법. |
| US5935247A (en) * | 1997-09-18 | 1999-08-10 | Geneticware Co., Ltd. | Computer system having a genetic code that cannot be directly accessed and a method of maintaining the same |
| FR2769743B1 (fr) * | 1997-10-09 | 2000-01-07 | Thomson Multimedia Sa | Procede et dispositif de balayage d'un panneau a plasma |
| JP3105884B2 (ja) * | 1999-03-31 | 2000-11-06 | 新潟日本電気株式会社 | メモリ性表示装置用表示コントローラ |
| US7358966B2 (en) | 2003-04-30 | 2008-04-15 | Hewlett-Packard Development Company L.P. | Selective update of micro-electromechanical device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023939A (ja) * | 1973-06-28 | 1975-03-14 | ||
| JPS56140392A (en) * | 1980-04-03 | 1981-11-02 | Suwa Seikosha Kk | Method of driving electrochromatic indicator |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2400236A1 (fr) * | 1977-08-11 | 1979-03-09 | Cii Honeywell Bull | Systeme d'affichage d'informations sous forme alphanumerique |
| US4200868A (en) * | 1978-04-03 | 1980-04-29 | International Business Machines Corporation | Buffered high frequency plasma display system |
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| JPS57186794A (en) * | 1981-05-13 | 1982-11-17 | Matsushita Electric Ind Co Ltd | Timing generation circuit |
| US4486856A (en) * | 1982-05-10 | 1984-12-04 | Teletype Corporation | Cache memory and control circuit |
| DE3484448D1 (de) * | 1983-03-07 | 1991-05-23 | Ibm | System zur steuerung von plasmabildschirmen. |
| US4688033A (en) * | 1984-10-25 | 1987-08-18 | International Business Machines Corporation | Merged data storage panel display |
-
1985
- 1985-04-30 US US06/729,013 patent/US4695838A/en not_active Expired - Fee Related
-
1986
- 1986-03-18 JP JP61058458A patent/JPH0687189B2/ja not_active Expired - Lifetime
- 1986-04-11 DE DE8686104999T patent/DE3685857T2/de not_active Expired - Fee Related
- 1986-04-11 EP EP86104999A patent/EP0203332B1/en not_active Expired - Lifetime
- 1986-04-15 CA CA000506748A patent/CA1242540A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023939A (ja) * | 1973-06-28 | 1975-03-14 | ||
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
| JP4689823B2 (ja) * | 1998-06-30 | 2011-05-25 | 株式会社大宇エレクトロニクス | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0203332A3 (en) | 1989-06-07 |
| CA1242540A (en) | 1988-09-27 |
| EP0203332A2 (en) | 1986-12-03 |
| DE3685857D1 (de) | 1992-08-06 |
| US4695838A (en) | 1987-09-22 |
| DE3685857T2 (de) | 1993-01-14 |
| JPH0687189B2 (ja) | 1994-11-02 |
| EP0203332B1 (en) | 1992-07-01 |
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