JPS61235988A

JPS61235988A - グラフイツク表示装置

Info

Publication number: JPS61235988A
Application number: JP61079346A
Authority: JP
Inventors: ケルヴイン・ピー・スタツグス; チヤールズ・ジエイ・クラーク，ジユニア
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1985-04-08
Filing date: 1986-04-08
Publication date: 1986-10-21
Anticipated expiration: 2010-12-20
Also published as: NO174405C; ZA861233B; JPH07120426B2; IN165062B; AU5374286A; EP0201210A2; EP0201210B1; CA1253258A; EP0201210A3; DE3688145T2; SG62493G; IN165063B; NO860489L; DE3688145D1; US4663619A; AU587422B2; NO174405B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は、ラスタ・グラフィック表示装置に関するもの
であり、更に詳しくいえば表示メモリをアクセスするた
めの改良した表示メモリ構成および装置に関するもので
ある。

〔発明の背景〕

ラスタ走査表示装置は、コンピュータの使用者とハード
ウェア／ソフトウェア装置の間の主な通信リンクを形成
する。コンピュータによシ発生されるラスタ・グラフィ
ックスのための基本的な表示装置は、標準テレビジョン
受像機に密接に関連するＣＲＴモニタである。ラスタ・
グラフィック装置の全潜在力を発揮させるためには、そ
れらの装置は、典型的なＣＲＴモニタによシ与えられる
ものを大幅にこえるデジタル計算によるサポートを必要
とする。大規模集積回路およびマイクロコンピュータの
開発によシ、適度な価格でそれらの表示を制御すること
が可能となる。ラスタを構成するＣＲＴの画素のほぼ長
方形の７レイの各画素（ピクセル）に独自のアドレスが
割当てられる。

そのアドレスはアレイ内の各ピクセルのＸ座標およびｙ
座標で構成される。ピクセルと、それの色と、輝度との
表示を制御する情報およびピクセル制御情報が、ランダ
ム・アクセス・ピクセル・メモリ内の、ピクセルのアド
レスに対応するアドレスを有する場所に格納される。そ
のようなビクセル制御情報のソースは、典型的にはグラ
フィック制御器内に配置されるマイクロコンピュータで
ある。そのピクセル制御情報は色ルックアップ・メモリ
内のアドレスを含む。その場所には、プレイが走査され
る時のそのアレイの各ピクセルの輝度と色を制御するた
めに使用される２進制御信号が格納される。従来の装置
においては、（ピクセル・メモリを含む）表示メモリが
隣接していた。いいかえると、表示線上に５０個のピク
セルがあるとすると、第１の線上の第１のピクセルのア
ドレスはＯであり、第２のピクセルのアドレスは１であ
り、第３のピクセルのアドレスは２であり、・・・・・
・、第２の線上の第１のピクセルのアドレスは５０であ
る。１０２番目の線上の４９番目のピクセルの表示メモ
リ・アドレスを決定するために、次のアルゴリズム、す
なわち、５０Ｘ１０２プラス４９を計算する必要がある
。乗算は、どのマイクロプロセッサにおける命令のうち
でも実行速度が最低のものの１つである。ＣＲＴＩ：に
表示すべきキャラクタは７オント・メモリから表示メモ
リへ転送される。その転送動作は、表示メモリへの多数
の書込みと、それに対応するアドレス計算を必要とする
（たとえば、１６線のキャラクタに対しては１６回のア
ドレス計算と、表示メモリへの１６回の書込みを求めら
れる）０同様に、垂直線を引くには多数回のアドレス計
算と、表示メモリへの対応する書込みを必要とする。ま
た、ある従来の装置は、能動表示領域の走査中に表示メ
モリへ書込む時にＣＲＴ表示を消去し、または帰線期間
中に表示メモリへ書込みを許すだけである。

〔発明の概要〕

したがって、表示メモリの構成、その表示メモリをアク
セスするだめの関連する装置に対する次の必要がある。

その必要は、　ＣＲＴ上に表示すべきキャラクタを時間
的に一層効率的なやシ方で表示メモリにロードし、−鳩
効率的なやシ方向でグラフィックスを発生しく詳しくい
えば、表示のための垂直線の発生をするために）、表示
を消去することなしに表示メモリをアクセスする方法を
与えるものである。

したがって、　表示メモリをアクセスするための装置が
本発明によシ提供される。本発明のデータ処理装置には
、表示装置が含まれる。この表示装置には中央処理装置
（ＣＰＵ）と、表示すべき情報を格納する表示メモリと
を含む。その表示メモリは、ドツト情報を格納する第１
の格納素子と、挙動情報を格納する第２の格納素子と、
第１の格納素子に作動的に接続され、特徴情報を格納す
る第３の格納素子とを備える。第１．第２および第３の
各格納素子はｎ×ｍの平面内に配置される。

ｍはアドレス可能な場所であ）、各平面内のアドレス可
能な各場所はｎビットの情報を有する。更に、第１．第
２および第３の各格納素子はアドレス端子を有し、各ア
ドレス端子は、　ＣＰＵからアドレス情報を受けるよう
にされている表示アドレスバスに作動的に接続される。

制御論理装置が第１．第２および第３の格納素子に作動
的に接続され、ＣＰＵからアドレス信号と、データ信号
および制御信号を受ける。制御論理装置は、ＣＰＵから
のアドレス信号とデータ信号および制御信号に応答して
、第１．第２および第３の格納素子の所定の組合せのア
クセスを選択的に可能にする可能化制御信号を発生する
。

したがって、本発明の目的は表示メモリをアクセスする
装置を得ることである。

本発明の別の目的は、ｃｐ’ｒ上に表示すべきキャラク
タを時間的に一層効率的なやυ方でロードさせられる表
示メモリを構成することである。

本発明の更に別の目的は、見かけの垂直ラスタ走査に一
致するように構成された表示メモリをアクセスする装置
を得ることである。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

まず、表示発生装置用の装置が示されている第１図を参
照する。本発明の装置の好適な実施例のグラフィックス
・プロセッサすなわちグラフィックス・コントローラ１
０はモトローラ（Ｍｏｔｏｒｏｌｍ）製の６８０００マ
イクロプロセツサ（図示せず）および関連するＲＡＭ　
（図示せず）を含む。グラフィックス・コントローラ１
０はビデオ表示発生器１１とインターフェイスする。そ
のビデオ表示発生器１１は、ラスタ走査ＣＲＴモニタ（
図示せず）上に表示を発生するために必要な信号と、そ
のラスタ走査ＣＲＴモニタを制御するために必要な信号
を発生する。ビデオ表示発生器１１は表示メモリ２２と
、制御メモリすなわち色ルックアップ・メモリ１６と、
カーソル表示ロジック１８と、２スタ走査ロジツク２０
と、色ルックアップ・アドレス発生ロジック２８と、Ｄ
／Ａ変換器３２とを含む。ビデオ表示発生器のために求
められるクロック信号を発生するためにピクセル・クロ
ック２４が含まれる。ラッチ２６とシフトレジスタ３０
が表示メモリ２２に作動的に接続され、ピクセル・クロ
ック２４からのクロック信号とともに同期して桁送シさ
れ、希望の表示を生ずるためにＣＲＴモニタのビームの
走査に一致する。

ラスタ走査ロジック２０はラスタ走査ＣＲＴモニタ（図
示せず）のだめのタイミング信号および同期信号と、表
示メモリ２２の全てのアクセスのために必要なタイミン
グ信号および制御信号を発生する０ラスタ走査ロジツク
２０内のカウンタ（図示せず）が、ラスタ走査ＣＲＴモ
ニタ上で表示可能な素子のどれが現在表示されており、
かつ表示メモリ内でどのアドレスをアクセスするかを決
定する。

表示メモリ２２は、画像素子（ピクセル）メモリ１２お
よびアルファグラフィック・−メモリ（グラフィック・
メモリとも呼ばれる）１４と呼ばれる２種類の形態で構
成される。ピクセル・メモリ１２およびグラフィック・
メモリ１４の構成については後で詳しく説明する。

カーソル表示ロジック１８は可視カーソルを発生する。

この可視カーソルは、グラフィックス・コントローラ１
０の制御の下に表示器上の任意の場所に置くことができ
る０ラスタ・グラフィック表示のだめのカーフルの発生
についての詳しい説明が、本願出願人に譲渡された１９
８３年１１月８日付の米国特許出願筒５２２，１４０号
［ラスタ・グラフィック表示のためのカーソルを発生す
る方法および装置」を参照されたい。

色ルックアップ・アドレス発生ロジック２８は、現在の
表示可能な素子がピクセルか、アルファグラフィックか
、またはカーソル素子であるかを（表示優先権を基にし
て）決定し、この決定を適切なインデックス・ビット（
ピクセルまたはアルファグラフィック）とともに用いて
、色ルックアップ・メモリ１６内の場所をアクセスする
０色ルックアップ・メモリ１６の、色ルックアップ・ア
ドレス発生器ロジック２８によシ加えられた色アドレス
に対応するアドレスを有する場所に、通常のカラーＣＲ
Ｔモニタ（図示せず）のカラー電子銃の電子ビームの輝
度を制御するために使用され、表示プレイの各画素が走
査される時にその画素の色と輝度を決定する色制御信号
を格納する。表示の各ピクセルの走査に同期して、色ル
ックアップ・メモリ１６から色制御信号が読出されてＤ
　／　Ａ変換器３２へ与えられる。Ｄ　／　Ａ変換器３
２は８個の２進信号９うちの６個の２進信号を、通常の
ＣＲＴモニタの赤電子銃、緑電子銃および青電子銃の輝
度を制御するアナログ信号に変換する０また、好適な実
施例においては、色制御信号の２ビツトが第４のＤ　／
　Ａ変換器に与えられる。そのＤ／Ａ変換器はそれら２
ピツトを単色アナログ信号に変換する。その単色アナロ
グ信号は、この分野で周知の通常の装置を用いて、ラス
タ表示の永久記録を発生するために使用できる０色ルッ
クアップアドレス発生ロジック２８とそれに関連した色
ルックアップメモリ１６についての詳細な説明は、本出
願人に譲渡された米国特許第４，４９０，７９７号「コ
ンピュータ発生ラスフグラフイックシステムの表示を制
御する方法及び装置」に示されている０第２図は、ピクセルメモリ１２の構成を示し、第３図は
ＣＲＴモニタ表示のレイアウトを示している。第２図お
よび第３図において、表示メモリ２２の構成について説
明する（第２図に関する説明は特にピクセルメモリ１２
に対してなされているが、グラフィック・メモリ１４の
構成についても同様である）０本発明の実施例における
ＣＲＴモニタの有効表示領域は、６４０個の水平素子と
４４８個の垂直素子とに分割されている。本実施例の表
示として選択されたキャラクタ寸法は、８×１６のキャ
ラクタセル（すなわち８個の水平ピクセルに１６個の垂
直ピクセル）における５×９のキャラクタである。ビク
セルメモリ１２は、５つの平面ＰＧ、ＰＩ、Ｐ２．Ｐ３
．Ｐ４を含んでいる。各平面は、幅８ビットの６４にメ
モリである。各平面の各場所（ロケーション）は、８つ
の対応する画素に関係した８ビツトの情報を含んでいる
０従って、ピクセルメモリ１２の場所０は、表示の画素
０．０〜０，７に関係した情報を含んでいる。ピクセル
メモリ１２の場所０の第１ビツトは、表示の画素０．Ｏ
に関する情報を含み、ビクセルメモリ１２の場所Ｏの第
２ビツトは表示の画素０．１に関　。

する情報を含んでおυ、以下同様である。表示メモリ２
２の情報を表示するには、表示メモリ２２における情報
がＣＲＴモニタ（図示せず）の掃引の位置に対応してい
ることが必要である０ラスタ走査ＣＲＴモニタにおいて
通常掃引け、左から右へ、上から下への水平掃引で、こ
の場合掃引は場所０，０で開始し、表示を水平に移動し
て場所０゜６３９に至る。従って、表示するため、表示
メモＩＪ２２から７エツチされる情報は、ＣＲＴモニタ
の掃引のボジショ二ングに対応していなければならない
。すなわち、表示メモリ２２の場所０は画素０，０〜０
．７に対応してフェッチされ、表示メモリ２２の場所５
１２は画素０．８〜０，１５に対応してフェッチされ、
場所１０２４も同様に７エツチされ、最高場所４０４４
８は画素０　、６３２〜０．６３９に対応してフェッチ
される。表示（画素）の次のライン１．０〜１，６３９
が走査され、それに対応する情報が場所１，５１３．１
０２５、・・・において表示メモリ２２から７エツチさ
れる。ライン４４７が終了すると、表示は終了し走査は
ライン０で再開される。メモリにおけるホール領域は表
示領域４４８−５１１に対応している。従って、表示メ
モリ２２の場所４４８〜５１１．９６０〜１０２３．１
４７２〜１５３５・・・　は、対応する有効表示領域を
持たない。表示メモリ２２からの情報の７エツチは、ラ
スタ走査ロジック２０におけるロジックにより行なわれ
る。

アドレス・カウンタのビット９（すなわち５１２ビット
位置）に１を加えることによｊ５、ＣＴＲビームが水平
ラインを掃引する時、正しいアドレシング図表がＣＴＲ
ビームに対応して発生される。メモリにホール領域を与
えることによシ、ラスタ走査ロジックのカウンタをイン
クリメントするインプリメンテーションは簡単化される
。６４０〜１０２３の表示領域は、場所４０９６０〜６
４Ｋ（すなわち６５５３５）のメモリホール領域に対応
している０表示レイアウトに対応するアドレシング図表
のインプリメントを容易にすることによシ、メモリの見
かけの無駄な使用をよシ一層なくすことができる０表示領域のライン毎の走査について説明したが、本発明
の表示メモリ構成の思想から離れることなく別の垂直走
査技術を使用してもよい。たとえば、ここで述べられた
表示メモリ２２の構成に対して飛越し走査を使用しても
よい０ラスタ走査ロジツクは、表示メモリ２２をアクセ
スするためカウンタの下位ビット位置が、周知の技術に
よシ交互の垂直走査における１と０の間で交互に設定さ
れるように使用される。

前述したように、本実施例の表示装置に関して選択され
たキャラクタ寸法は、８Ｘ１６のキャラクタセルにおけ
る５×９のキャラクタである、表示メモリ２２は、表示
の８個の水平画素に対応する幅８ビット１．２に構成さ
れているので、どのようなキャラクタを描くにも、表示
メモリ２２に１６回の書込み操作を必要とする０１６回
の書込み操作に使用されるデータは、キャラクタ情報が
７オント表の１６個の隣接した場所に格納されているＲ
ＡＭにあるフォント表からコピーされる０本実施例の表
示に対応するキャラクタセルも、隣接メモルにある。し
たがってキャラクタは、フォントメモリ（図示せず）か
ら表示メモリ２２へ移動させるメモリーメモリブロック
を使用することによυ、スクリーン上に表示するのに利
用でき、その結果グラフィックス・コントローラである
マイクロプロセッサ１０に要する総経費を減らすことが
できる０同様に、垂直ラインは隣接するメモリ場所をアクセスす
ることにより表示メモリ２２に簡単に格納される。この
ように、表示メモリ２２は、ＣＴＲの一垂直掃引′に対
応しているように構成される。

８個以上の長さの画素が表示される水平ラインは、前述
された５１２個の場所のインクリメントに関して対応す
るメモリ場所をアクセスする必要がある０第４図は、グラフィック・メモリ１４の構成を示してい
る。アルファグラフィック・メモリ１４も、６４０個の
水平素子と４４８個の垂直素子から成る表示に対応して
いる０グラフイツク・メモリ１４は、各８−ビットバイ
トが１つの垂直素子で８個の水平素子に対応するように
構成された各平面に対して２つのメモリ平面から成って
いる０ドツト・メモリ１イを表わす第１平面において、
各ビットは、画素が前景または背景の色であるかどうか
を決定する。挙動メモＩＪ１４’を表わす第２平面にお
いて、各８ビツト場所は、ドツト・メモリ１４′におけ
る全関連場所の挙動インデックス、及びピクセル・メモ
リ１２とアルファグラフィック・メモリ１４との間の表
示優先順位を決定する。

８ピツトのうち、挙動インデックスは６ビツトで、表示
優先順位は２ビツトである。挙動インデックスを表わす
６ピツトと各前景または背景の色の１ビツト識別は、イ
ンデックスとして色ルックアップ・メモリ１６に使用さ
れる７ビツト値になる。

２つの優先順位ビットはアルファグラフツク表示に関す
るピクセル表示の優先順位を決定する。優先順位は、前
述したような３つのレベルの１つである。ピクセルメモ
リ１２は各ピクセル素子に関する特徴情報を格納する。

すなわち、平面０−２は色情報を含み、平面３は強さ情
報を含み、かつ平面４は明滅情報を含んでいる。

第５図は表示メモリ２２に格納された情報を表示するの
に使用されるビデオ表示発生器１１のいくつかのロジッ
クを示している。ラスタ走査ロジック２０は、同じ場所
におけるアルファグラフイツクメモリ１４とビクセルメ
モリ１２を読出す。

たとえば、第５図の例では場所０が読出される。

ドツトメモリ１４′からの８ビツトはシフトレジスタ２
６Ｂにロードされ、かつ挙動メモリ１４’の場所０から
の８ビツトはランチ２６Ａにロードされる。

同様に、ビクセルメモリ１２の各平面の場所０の内容は
、それに対応するシフトレジスタにロードされる。従っ
て、平面Ｏからの場所００８ビツトは、シフトレジスタ
５Ｒ−０にロードされ、平面１の場所からの８ビツトは
５Ｒ−１にロードされ、・・・・・・かつ平面４の場所
Ｏからの８ビツトは５Ｒ−４にロードくれる。全シフト
レジスタは、色ルックアップアドレス発生ロジック２８
がビクセルメモリ１２とドツトメモリ１４′からの画素
０，０に関連した情報を処理するよう桁上げされる。処
理はランチ２６Ａに含まれている情報に対応するよう行
なわれる。この点で、ＣＲＴモニタの掃引は表示の場所
Ｏ１Ｏにある。クロッキング信号により同期されると、
表示は次の位置に移動する０すなわち表示及びロケーシ
ョン０，１に対応する情報の画素０．１　　はシフトレ
ジスタ３０とシフトレジスタ２６Ｂから色ルックアップ
アドレス発生ロジック２８に桁上げされる。また、この
情報は場所０の８ビツトとして有効な、ランチ２６ＡＫ
ラツチされた情報により定義されているように色ルック
アップアドレス発生ロジックによ多処理される。

処理は、ＣＲＴモニタの掃引が水平ラインの８個の画素
を表示するまで継続する。表示される次の画素はアドレ
ス５１２に対応する場所０，８である。

ラスタ走査ロジック２０によジグラフイックメモリ１４
とビクセルメモリ１２からシフトレジスタへ場所５１２
は読出され、上記処理は全ラインが表示されるまで継続
し、かつ前述したように、全表示領域が表示のため処理
されるまで継続する。

表示メモリ２２は、いつでも書込まれることができ、表
示は表示メモリアクセスの結果としてブランクされない
。ラスタ走査ロジック２０による表示データの７エツチ
ごとにグラフィックス・コントローラ１０が表示メモリ
２２をアクセスするのにかかる時間は等しい。これは８
個のピクセルの１バイトとして表示データをフェッチし
、かつシフトレジスタ２６．３０から色ルックアップロ
ジック１６．２８ヘシフトする結果として行なわれる。

表示アクセスは４ピクセル時間かかシ、グラフィックス
・コントローラ１０が表示メモリ２２をアクセスするた
め４ピクセル時間が残されている。

ラスタ走査ロジック２０は表示メモリをアクセスするの
にグラフィックス・コントローラ１０のマイクｏ７’ロ
セツサから優先順位を得る。その結果として、グラフィ
ックス・コントローラ１００マイクロプロセツサによる
待ち状態を避けるため、書き込まれるデータ及びそれに
対応するアドレスを表示メモリ２２に一時格納し、マイ
クロ７ｔａｋツサの待ち状態をなくすロジックがグラフ
ィックス・コントローラ１０に含まれている。

第６図は、表示メモリ２２をアクセスする（すなわち、
表示されるデータを格納する）本発明の実施例の装置の
機能ロジックのブロック図を示している。ビクセルメモ
リ１２．１２−０の平面０１ピクセルメモリ１２．１２
−１の平面１・・・ビクセルメモリ１２．１２−４の平
面４、グラフィックメモリ１４の挙動メモリ１４〃は、
表示アドレスバス−に接続した各アドレス端子を有して
いる。グラフィックス・コントローラ１０からのアドレ
スバスＡ（０−１９）は、表示アドレスバスに接続した
ラインＡ（０−８）を有している。アドレスバスのライ
ンＡ（９−１５）はマルチプレクサ（ＭＵＸ）４１の０
（ｉｌＪＫ接続している。アドレスバスのラインＡ（１
２−１８）は、ＭＵＸ４１の１側に接続している。

アドレスバスのラインＡ（９−１１）はワンーオプーエ
イト・デコーダ４５に接続し、アドレスバスのラインＡ
（１９）はＭＵＸ４１の選択端子に接続しテイル。ＭＵ
Ｘ４１の出力は、表示アドレスバスに接続している。ワ
ンーオブーエイト・デコーダ４５の出力は４対ＩＭＵＸ
４８のＡ入力に接続している。グラフィックス・コント
ローラ１Ｇからのデータバス（ライン０−７）は、４対
ＩＭＵＸ４８０Ｂ入力に接続している。４対ＩＭＵＸの
ＣおよびＤ入力は相互に結合してロジック高位置に接続
している。４対ＩＭＵＸ４８のエネーブル（可能化）端
子は、グライツクス・コントローラ１０かラノ読出し／
書込み（Ｒ／Ｗ）制御ラインに接続している。デコーダ
５２の入力は、アドレスラインＡ（１３−１９）とグラ
フィックス・コントローラ１０からのファストクリヤ（
ＦＡＳＴＣＩＪＡＲ）制御ラインに接続し、上記デコー
ダは４対ＩＭＵＸ４８用の選択信号５Ｏ１Ｓ１といくつ
かの制御信号「コントロール（ＣＯＮＴＲＯＬ）　Ｊを
発生する。デコーダ５２の詳細は以下に説明する。

本発明の実施例における表示メモリ２２は、ダイナミッ
ク・ランダム・アクセス・メモリである０表示メモリ２
２の各平面、すなわち、ドツトメモリ１４′、　　挙動
メモリ１４＃、およびピクセルメモリ１２の平面０〜平
面４は、それぞれｇＸ６４にメモリから成る。８ビツト
バイトにおける各ピットは全６４Ｋに対する対応する書
込みエネーブル（ＷＥ）ラインを有している。従って、
ＷＥＯは場所０〜６４にのＯビット位置に対する書込み
エネーブルラインで、以下同様にＷＥ７は場所０〜６４
Ｋからのビット７に対する書込みエネーブルラインであ
る。また、各メモリ平面は、メモ、り平面のアクセスを
エネーブルするチップエネーブル（ＣＥ）端子を有して
いる（本発明の実施例では、各メモリ平面は８つのｌＸ
６４にダイナミックＲＡＭ。

ＴＩのＩＣチップＮｏ、４１６４または同様のものを使
用している）。データバス（ライン０−７）はドツトメ
モリ１４′のデータ入力端子に接続している。また、デ
ータバス（ライン０−７）はラッチ５６に接続し、ラッ
チの出力は挙動メモリ１４’のデータ入力端子に接続し
ている。ラッテエネーブル信号（ＬＥ）は、デコーダ５
２によ多発生された制御信号である。このデコーダ５２
の詳細については後述する。ランチ５６と８ビツトラツ
チは、透過ｉ（）ランスペアレント）・ラッチと呼称さ
れることがある。ラッチ５６は、そこに書込まれるデー
タをラッチするか、またはデータバスからのデータを挙
動メモリ１４〃へ送ることができる。

ランチ５６は、ラッチエネーブル信号が高の場合、デー
タバスからのデータをラッチの出力へ常に送るか、また
はラッチエネーブル信号が低の場合、出力における前に
ラッチされたデータを貯えておく。

ピクセルラッチ５８はデータバスからのデータライン（
０−４）をビクセルラッチの入力に接続する。ビクセル
ラッチ５８は５ビツトラツチである。ビクセルラッチ５
８の各位置からの出力は、ピクセルメモリ１２の対応す
る平面のデータ入力端子に接続している。ピクセルメモ
リ１２の各平面の各８データ入力端子は相互に接続され
ている。

ピクセルメモリの各ビット位置におけるデータの書込み
は、書込みエネーブルラインの使用によシ行なわれる。

ビクセルラッチは、制御信号ＰＬＥを介してエネーブル
される。これについては後述する。

挙動メモリ１４″の各ロケーションは、バイト（す碌わ
ち、８ビツト）として書込まれるので、挙動メモリ１４
〃の各書込みエネーブル端子はグラフィックス・コント
ローラ１０からのＲ／　Ｗラインに接続されている。ピ
クセルメモリとドツトメモリ１４′の５つの平面は、−
緒に接続されたそれらに対応する書込みエネーブルライ
ンを有している。

す表わち、ドツトメモリ１４′のＷＥｏは、ピクセルメ
モＩＪ１２−０の平面０のＷＥｏに接続し、ピクセルメ
モリ１２−１の平面１のＷＥＯに接続し、・・・・・・
かつピクセルメモリ１２−４の■Ｏ端子に接続し、また
４対ＩＭＵＸ４８の対応する出力ラインに接続している
。同様に、表示メモリ２２の６つの各平面の対応する各
書込みエネーブル端子は一緒に接続され、かつ最終的に
は４対ＩＭＵＸ４８の対応する出力に接続している。

表示メモリ２２の第１アクセスモードはドツトメモリ１
４′のダイレクトアクセスである０表示メモリ２２の第
２アクセスモードは、挙動メモリ１４１のダイレクトア
クセスであり、データはグラフィックス・コントローラ
１ａのプロセッサに供給される（すなわち、ランチ５６
は透過性である）。

第３アクセスモードはドツトメモリ１４′と挙動メモリ
１４〃のダイレクトアクセスで、挙動メモリ１４〃に供
給されるデータはランチ５６にラッチされたデータによ
シ供給される。第１アクセスモードにおけるチップエネ
ーブル信号ＣＥＤは論理１で、第２アクセスモードにお
けるチップエネーブル信号ＣＥＢは論理１で、第３アク
セスモードにおけるチップエネーブル信号ＣＥＢとＣＥ
Ｄは両方とも論理１（すなわち高）である。希望するモ
ードにするには、アドレスラインＡ（１６−１９）を使
用する。ラインＡ（０−１５）は、表示メモリ２２のア
ドレス６４Ｋに必要とされているので、ラインＡ（１６
−１９）はステアリング・ラインとして使用され、かつ
目標の制御信号を発生するようデコードされる。デコー
ダ５２は表１に従って信号ＬＥ、　ＰＩＪ、　１０．　
ＣＥＢ、　ＣＥＰ及び選択信号Ｓｏを含む制御信号「コ
ントロール（Ｃ０ＮＴＲ０Ｌ）　Ｊを発生するロジック
を含んでいる。ドツトメモリ１４′に書込まれるデータ
は、グラフィックス・コントローラ１０からの８ビツト
データバスから送られる。挙動メモリ１４＃に書込まれ
るデータは、ラッチ５６から送られる。ラッチ５６は、
いつでもグラフィックス・コントローラ１０によυ書込
まれる。第１、第２および第３アクセスモードは、表１
の状態５．６．３にそれぞれ対応している。

表示メモリ２２の第４アクセスモードは、ピクセルメモ
リ１２のアクセスである。ピクセルメモリに書込まれる
データは、ピクセルラッチ５８から送られ、このラッチ
は、いつでもグラフィックス・コントローラ１０から書
込まれる。ピクセルアクセスモードにおいて、アドレス
ビット１９は論理１で、表１の状態ＩＫ対応している。

表１ ×＝無関係１＝エネーブルＡｎ−０＝バイトアクセス（すなわち、グラフィック・
メモリ１４のアクセス）Ａ１←！６＝バイトアクセスタイプＬＥ＝１９・１８・１７・１６・１５・１４・１３＋１
９・１８・１７・１６ＰＬＥ　＝１９−１８−１７−１６−１５−１４−１３
ラインＡ９−１１は、８つのビット（す々ゎち、ピクセ
ル）のどれが書込まれるべきかを決定するのに使用され
る。４対ＩＭＵＸ４８は、８つの出方ラインのうちの１
つだけが論理１であるようにへ入力を選択する。すなわ
ち１つのビット位置だけが変化される。チップエネーブ
ル信号ｃＥＰは論理１であるので、ピクセルメモリ１２
に影響するだけである。ピクセルメモリ１２０５つの各
平面に関する対応するピクセル位置は、ピクセルラッチ
５８に記憶されたデータに対応する、書込まれたデータ
を有する。

５番目および６番目のアクセスモードは並列アクセスモ
ードと呼称される。ピクセルを表示メモリに書込む時、
表示メモリは垂直ラインを最適に発生するよう構成され
る。メモリアドレスがアクセスされる時、グラフィック
ス・コントローラ１０のマイクロプロセッサは次のアク
セスにおいてメモリ中の次の一連のアドレスをアクセス
するよう既に設定されている。しかし、水平ラインをピ
クセルメモリに描く場合、グラフィックス・コントロー
ラ１０は、たとえメモリへのアドレシングが乗算アルゴ
リズムを最小にするように構成されていても、各水平ピ
クセルの新しいアドレスｔ−計算しなければならない。

並列アクセスモードにおいて、８つの水平ピクセルの１
群は同時にアクセスでき、これら８つのピクセルのどの
ような組合せも同時に改変し得る。これは、８つのピク
セルの一群におけるどのピクセルを改変すべきかを決定
するのにデータバスのデータパターンを使用することに
よシ行なわれる。書込まれるデータはピクセルラッチ５
８から送られる。ＷＥラインを介してどのピクセルを改
変するかを制御するのにデータバスのデータパターンを
使用する場合、データビットの論理１は、ピクセルを改
変すべきであることを表わし、論理Ｏは、ピクセルを改
変すべきでないことを表わしている。この情報は、４対
ＩＭＵＸ４８０Ｂ入力からそれに対応する書込みエネー
ブルラインに送られる。これは、ピクセルメモリに関す
る表１の状態７に相当している。グラフィック・メモリ
１４の対応する並列アクセスは、表１の状態２に相当し
ている。

グラフィックス・コントローラ１０がアルファグラフィ
ック・メモリ１４とビクセルメモリ１２をクリヤできる
ようにするため、アクセスモードは、アルファグラフィ
ック・メモリ１４とビクセルメモリ１２を同時に書込め
る表１の状態４に対応して定義されている。表１の状態
８に対応している、ラッチをアクセスする場合、アドレ
スライン１３〜１５が、前述された４つのライン１６−
１９に加えて使用される。表示メモリ２２は大きなホー
ル領域を含んでいるので、これらアドレスラインのいく
つかは、メモリが有効表示領域にない場合付加ステアリ
ングラインとして使用される。

第７図において、グラフィックス・コントローラ１０が
ビクセルメモリ１２から読出す場合、合計４０ビツトと
して、各平面からの８ビクセルの一群が読出される。表
示メモリ２２の各平面の８つのデータ出力ラインは一緒
に接続してい々い。

各平面に対する８ビツトマルチプレクサは、各平面から
８ビツトのうちのどれをグラフィックス・コントローラ
１０へ送るかを決定する。アドレスビットＡ（０−８お
よび１２−１８）は８ビクセルのどの群を読出すかを決
定し、ピッ）　Ａ　（９、１０゜１１）は、８ビクセル
のどれをグラフィックス・コントローラ１０に送るかを
決定する。

以上のように、実施例に基づいて本発明について説明し
てきたが、本発明は、本発明の思想から離れることなく
様々に改変し得るものである。

【図面の簡単な説明】

第１図は表示発生装置の概要図、第２図は本発明の実施
例のビクセルメモリの構成図、第３図はピクセルメモリ
構成に対応する場合の本実施例のＣＲＴ表示のレイアウ
ト、第４図は本発明の実施例のグラフィックメモリの構
成図、第５図は本実施例の表示メモリの情報の表示を含
むいくつかのロジックの説明図、第６図は表示メモリを
アクセスする本発明装置の機能的ブロック図、第７図は
本発明のビクセルメモリを読出すブロック図である０１０１１・・・グラフィック・プロセッサ、１１會・・
拳ビデオ表示発生器、１２・・・・ビクセルメモリ、１
４・Φ・・グラフィック・メモリ、１６＠・・１色ルッ
クアップメモリ、１８・・・・カーソル表示ロジック、
２２・・−・表示メモリ、２４・・拳・ピクセル・メモ
リ、２８Φ・・・色ルックアップ・アドレス発生ロジッ
ク、３０・・・・シフトレジスタ、３２１１・−＠Ｄ／
Ａ変換器、４８・・・・４対Ｉ　ＭＵＸ、　５２・・・
Φデコーダ。

Claims

【特許請求の範囲】

（１）中央処理装置（ＣＰＵ）と、表示すべき情報を格
納する表示メモリとを含む表示装置を有するデータ処理
装置において、前記表示メモリは、ａ）ドット情報を格
納する第１の格納器と、ｂ）挙動情報を格納する第２の
格納器と、ｃ）特徴情報を格納するために前記第１の格納器に作動
的に接続される第３の格納器と、ｄ）前記第１、第２お
よび第３の格納器に作動的に接続され、前記ＣＰＵから
アドレス信号とデータ信号および制御信号を受け、それ
らのアドレス信号とデータ信号および制御信号に応答し
て、前記第１、第２および第３の格納器の所定の組合わ
せを選択的にアクセスすることを可能にする制御信号を
発生する制御論理装置とを備え、前記第１、第２および
第３の各格納器はｎ×ｍの平面内に配置され、ｍはアド
レス可能な場所であり、各平面内のアドレス可能な各場
所はｎビットの情報を有し、前記第１、第２および第３
の各格納器はアドレス端子を有し、各アドレス端子は、
前記ＣＰＵからのアドレス情報を受けるようにされてい
る表示アドレスバスに作動的に接続されることを特徴と
するグラフィック表示装置。
（２）ラスタ走査ＣＲＴを有する表示装置を有するデー
タ処理装置において、表示装置は中央処理装置（ＣＰＵ
）と、表示すべき情報を格納する表示メモリとを含み、
その表示メモリは、ａ）ドット情報を格納する第１の格納器と、ｂ）挙動情
報を格納する第２の格納器と、ｃ）前記第１の格納器に作動的に接続され、特徴情報を
格納する第３の格納器と、ｄ）前記第１、第２および第３の格納器に作動的に接続
され、前記ＣＰＵからアドレス信号とデータ信号および
制御信号を受け、それらのアドレス信号とデータ信号お
よび制御信号に応答して、前記第１、第２および第３の
格納器の所定の組合わせを選択的にアクセスすることを
可能にする制御信号を発生する制御論理装置とを備え、
前記第１、第２および第３の各格納器はｎ×ｍの平面内
に配置され、ｍはアドレス可能な場所であり、各平面内
のアドレス可能な各場所はｎビットの情報を有し、前記
第１および第３の格納器のアドレス可能な場所の各ビッ
トはラスタ走査ＣＲＴ上の所定の位置に対する第１の表
示情報に対応し、前記第２の格納器の対応するｍ場所の
ｎビットの全ては前記第１および第３の格納器の対応す
るアドレス場所のｎビットの全てに対する第２の表示情
報に対応し、前記第１、第２および第３の各格納器はア
ドレス端子を有し、各アドレス端子は前記ＣＰＵからア
ドレス情報を受けるようにされている表示アドレスバス
に作動的に接続されることを特徴とするグラフィック表
示装置。