JPS5979293A - 表示装置 - Google Patents
表示装置Info
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- JPS5979293A JPS5979293A JP57190309A JP19030982A JPS5979293A JP S5979293 A JPS5979293 A JP S5979293A JP 57190309 A JP57190309 A JP 57190309A JP 19030982 A JP19030982 A JP 19030982A JP S5979293 A JPS5979293 A JP S5979293A
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- display
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
本発明は、ディスプレイ表示装置４の改良（こ１〕−１
する。
する。
〔発明の技術的背景」
画像表示装置においては、表示画面全体のｉ−タを記憶
するプレーンメモリの内容’ａ： ’ｎ）を出しこの読
出したデータ間の論理波Ｗｋ行う場合が多い。
するプレーンメモリの内容’ａ： ’ｎ）を出しこの読
出したデータ間の論理波Ｗｋ行う場合が多い。
例えば、２以上の色の画面全型ね合わぎて塗りつぶし画
面を作成したり、逆に特定の色になっているパターンを
選択したシする場合にはブレーンメモリ間の論理演算が
不目丁欠である。
面を作成したり、逆に特定の色になっているパターンを
選択したシする場合にはブレーンメモリ間の論理演算が
不目丁欠である。
このため、従来の画像表示装置においＣは、このような
論理演算に対処するため高速のマイクロプロセッサを備
え、プレーンメモリごとに個別に読出したデータを用い
て論」１！演算を行い必要な演算結果を得ている。
論理演算に対処するため高速のマイクロプロセッサを備
え、プレーンメモリごとに個別に読出したデータを用い
て論」１！演算を行い必要な演算結果を得ている。
〔背景技術の問題点コ
ところが、プレーンメモリの容量が小さいときは演算時
間は短かくてすむためあ捷り問題とはならないが、大容
量例えば１０２４Ｘ１０２４ ドツトの画面を処理する
ような場合には、プレーンメモリのデータ全プレーンメ
モリごとに読出しおよび１０口（１したデータ間の論理
演算をすべてマイクロプロセッサが１■接行うときはそ
の処理に膨大な時間がかかり、表示装置の処理能力が制
限されるという問題点がある。
間は短かくてすむためあ捷り問題とはならないが、大容
量例えば１０２４Ｘ１０２４ ドツトの画面を処理する
ような場合には、プレーンメモリのデータ全プレーンメ
モリごとに読出しおよび１０口（１したデータ間の論理
演算をすべてマイクロプロセッサが１■接行うときはそ
の処理に膨大な時間がかかり、表示装置の処理能力が制
限されるという問題点がある。
〔光１μ］の目的Ｊ
そこで本づ６明は、プレーンメモリに記憶されたデータ
間の論理演算を行う場合のマイクロプロセッサの負担を
軽減し、表示装置全体としての処理速度全向上させるこ
とを目的とする。
間の論理演算を行う場合のマイクロプロセッサの負担を
軽減し、表示装置全体としての処理速度全向上させるこ
とを目的とする。
本発明にかかる表示装置は、複故のプレーンメモリから
同時に読出したデータ間あ論理演算を行う１以上の論理
演算器およびこれらの論理演算器の演算モードを選択す
るモードレジスタ金儲えた論理演算回路と、この出力お
よびブレーンメモリ内容を選択するセレクタとを有する
ものであり、装置全体の制御全行うマイクロプロセッサ
の負担を軽減できる結果、高速処理をｒｉＪ能ならしめ
るものである。
同時に読出したデータ間あ論理演算を行う１以上の論理
演算器およびこれらの論理演算器の演算モードを選択す
るモードレジスタ金儲えた論理演算回路と、この出力お
よびブレーンメモリ内容を選択するセレクタとを有する
ものであり、装置全体の制御全行うマイクロプロセッサ
の負担を軽減できる結果、高速処理をｒｉＪ能ならしめ
るものである。
〔発明の実が４例」
以下、図面を参照しながら本発明の一実施例を説明する
。
。
第１図は本発明にがかる表示装置ｄの主要部の（１・ｖ
成を示すブロック図であって、表示装置３はホストコン
ピュータ１に通信回線２を介して接続式〕ｔている。
成を示すブロック図であって、表示装置３はホストコン
ピュータ１に通信回線２を介して接続式〕ｔている。
表示装置３は通信回線２に接続されてこの装置全体を制
御するマイクロプロセッサ４、このマイクロプロセッサ
４に接続爆ルた双方向性バスドライバ５、このバスドラ
イバ５に接続きれて陰極線管（以下ＣＲＴという）に対
する表示データを制御するＣ ＲＴコントローラ６、こ
のｃｉｔＴコントローラ６に、アクセスすべきプレーン
メモリのアドレスを七ツトするアドレスレジスタ７を介
して接続されたそれぞれ赤、青、緑の色の表示データを
ストアする３つのブレ・−ンメモリ８ 、９ 、１０゜
こ九らのプレーンメモリ８，９，１υに接続ざノＬ１そ
れぞれのパラレルデータをシリアルデータに廉１１−Ｌ
列変換を行う３つのシフトレジスタ１１ 、１２ 、１
３、：３つのプレーンメモリ８，９．１０の出力を入力
としこれらの内容に対してすｆ定の波涛−を行う論理演
算回路１４、：３つのプレーンメモリ８ 、９ 、１０
の１−１」力および論〃Ｉ！演算回路１４の出力全入力
とし、Ｃ・■ζ′ｒコントローラ６、アドレスレジスタ
７、パターンメモリ８ｔ９ｐｌＯに対する出力’ｔｃＲ
Ｔコントローラ６の１ＤＩＪ （ｆＭＩ信号で切換える
セレクタ■５、表示を行うＣＲＴ装置１６、およびこれ
らの各構成部分に対しｄｌＪ師を行うためのタイミング
信号を箆生ずるタイミングコントロール回路１７により
構成されＣいる。′まだ、論理演算回路１４は、例えば
プレーンメモリ（１）８およびプレーンメモリ（２）９
の出力間のｉｆｌ！ｊｔ理Ｍｆ算を行う論理演算器（以
下ＡＩ、［Ｊという）１４ａ、このＡ Ｌ Ｕ（１）１
．４ ａの演算モード全ＣＲ′■゛コントローラ６の指
定により定めるモード、レジスタ（１月４ｂ％ＡＬＵ（
１月４８の出力とプレーンメモリ（３）１０の出力間の
論理演算を行うＡ Ｌ Ｕ （２）１．４ ｃ 。
御するマイクロプロセッサ４、このマイクロプロセッサ
４に接続爆ルた双方向性バスドライバ５、このバスドラ
イバ５に接続きれて陰極線管（以下ＣＲＴという）に対
する表示データを制御するＣ ＲＴコントローラ６、こ
のｃｉｔＴコントローラ６に、アクセスすべきプレーン
メモリのアドレスを七ツトするアドレスレジスタ７を介
して接続されたそれぞれ赤、青、緑の色の表示データを
ストアする３つのブレ・−ンメモリ８ 、９ 、１０゜
こ九らのプレーンメモリ８，９，１υに接続ざノＬ１そ
れぞれのパラレルデータをシリアルデータに廉１１−Ｌ
列変換を行う３つのシフトレジスタ１１ 、１２ 、１
３、：３つのプレーンメモリ８，９．１０の出力を入力
としこれらの内容に対してすｆ定の波涛−を行う論理演
算回路１４、：３つのプレーンメモリ８ 、９ 、１０
の１−１」力および論〃Ｉ！演算回路１４の出力全入力
とし、Ｃ・■ζ′ｒコントローラ６、アドレスレジスタ
７、パターンメモリ８ｔ９ｐｌＯに対する出力’ｔｃＲ
Ｔコントローラ６の１ＤＩＪ （ｆＭＩ信号で切換える
セレクタ■５、表示を行うＣＲＴ装置１６、およびこれ
らの各構成部分に対しｄｌＪ師を行うためのタイミング
信号を箆生ずるタイミングコントロール回路１７により
構成されＣいる。′まだ、論理演算回路１４は、例えば
プレーンメモリ（１）８およびプレーンメモリ（２）９
の出力間のｉｆｌ！ｊｔ理Ｍｆ算を行う論理演算器（以
下ＡＩ、［Ｊという）１４ａ、このＡ Ｌ Ｕ（１）１
．４ ａの演算モード全ＣＲ′■゛コントローラ６の指
定により定めるモード、レジスタ（１月４ｂ％ＡＬＵ（
１月４８の出力とプレーンメモリ（３）１０の出力間の
論理演算を行うＡ Ｌ Ｕ （２）１．４ ｃ 。
このＡ Ｌ Ｕ（２）１４ ｃの演算モードをＣＲＴコ
ントローラ６の指定により定めるモードレジスタ（２）
１４ｃ（により構成されている。
ントローラ６の指定により定めるモードレジスタ（２）
１４ｃ（により構成されている。
次に、以−Ｆのような構成を有する表示装置のＭ（−出
し動作を第２図のタイムチャートを参照しながら説明す
る。
し動作を第２図のタイムチャートを参照しながら説明す
る。
いま第３図のように表示されている表示ｕｌ＋ｊ ｄｊ
ｊ ｌこおいて画面横方向（Ｘ方向）にＸ−ｏ〜１ｏ２
３の１０２４バイト、縁方向（Ｘ′力方向にＹ ＝ ０
〜９の１０バイトの鎖板（こ白色で表示されている′″
Ａ”パターンのみを読出し表示するものとする。白色パ
ターンは赤、青、緑の各データ金４（ね合ゎぜることに
より召すられるからＡ Ｌ ＩＪ（ｊ）１４ ａおよび
（２）１４ｃのモードはそれぞれＡ Ｎ Ｔ、）論理で
ある必要があり、マイクロプロ七−サ４はＣＲＴコント
ローラ６を介して論理演算回路１４中のモードレジスタ
＋４ ｂおよび１４ ｄ ｋ Ａ Ｌ ［Ｊ（１）１４
ａおよび（２）１４ｃがＡ Ｎ Ｄ モードになる、
（うに士ソトする。この結果、論理演算回路Ｊ４の出力
は３つのプレーンメモリ（Ｊ、） ８ 、（２）９、（
３）１０の各出力の論理積が得られることになる。
ｊ ｌこおいて画面横方向（Ｘ方向）にＸ−ｏ〜１ｏ２
３の１０２４バイト、縁方向（Ｘ′力方向にＹ ＝ ０
〜９の１０バイトの鎖板（こ白色で表示されている′″
Ａ”パターンのみを読出し表示するものとする。白色パ
ターンは赤、青、緑の各データ金４（ね合ゎぜることに
より召すられるからＡ Ｌ ＩＪ（ｊ）１４ ａおよび
（２）１４ｃのモードはそれぞれＡ Ｎ Ｔ、）論理で
ある必要があり、マイクロプロ七−サ４はＣＲＴコント
ローラ６を介して論理演算回路１４中のモードレジスタ
＋４ ｂおよび１４ ｄ ｋ Ａ Ｌ ［Ｊ（１）１４
ａおよび（２）１４ｃがＡ Ｎ Ｄ モードになる、
（うに士ソトする。この結果、論理演算回路Ｊ４の出力
は３つのプレーンメモリ（Ｊ、） ８ 、（２）９、（
３）１０の各出力の論理積が得られることになる。
タイミングコントロール回路Ｉ７がらは第２図に示すク
ロック信号ＣＣＬＫが出ており、この基本クロックφ１
のタイミングでＣＲＴコントローラのバスイｊＸ号ＣＲ
Ｔ Ｂ Ｕ Ｓにメモリアドレス情報１Ａ Ｄ 、ｌＪ
”が出力され、アドレス情報をアドレスレジスタ７にセ
ットするための信号ＡＤＯＵＴの立−ＦＤによりアドレ
スレジスタ７にはメモリアドレスｉＷ ｒｉｌａ ”
Ａ Ｄ Ｄ″がセットされる。アドレスレジスタ７から
はセットされたアドレス情報がアドレスレジスタ出力信
号ＭＡＤＤとして各プレーンメモリ８９９ 、１０に出
力され、各ブレーンメモリ８、９ 、１０はプレーンメ
モリ出力ＩＶＩＯＵＴＩないし３としてアドレシングｄ
ｆＬだメモリ内容を出力する。これらのメモリ内容は論
理演算回路■４に入力され、すでにＡＮＤモードとなっ
ているＡＬＵ（１）＋４ａおよびＡ Ｌ Ｕ （２）１
４ ｃによりＡＮＤをとられ、Ａ Ｌ Ｕ（２）１４
ｃからはＡ Ｌ Ｕ Ｏ’Ｕ Ｔ信号として出力される
。セレクタ■５にはその出力信号ｆｆ：ＣＲＴＢＵＳ信
号にのせるためのＤＢ ＩＮ信号が（、ＲＴコントロー
ラから人力されているから、このＤＢＩＮ信号がクロッ
ク信号ＣＣＬＫの基本クロックφ、のタイミングで立下
ると、これが低（Ｌ）レベルの間、ＣＲ’ｒＢＵＳ信号
にはセレクタ１５の出力１ご号がのり、基本クロックφ
、で入力データ゛ＤＩＮ”としてＣＲＴコントローラ６
に入力され抗出し動作は児了する。このような読出し動
作は１ｉｌｉｉ而の横方向（Ｘ方向）について次々行わ
ｆ’Ｌ、画面の横方向一杯（アドレスＸ＝１０２３）神
で達すると次の行（アドレスＹ−１）について同様に？
Ｉわれ、アドレスＹ＝９の行捷で行われる。
ロック信号ＣＣＬＫが出ており、この基本クロックφ１
のタイミングでＣＲＴコントローラのバスイｊＸ号ＣＲ
Ｔ Ｂ Ｕ Ｓにメモリアドレス情報１Ａ Ｄ 、ｌＪ
”が出力され、アドレス情報をアドレスレジスタ７にセ
ットするための信号ＡＤＯＵＴの立−ＦＤによりアドレ
スレジスタ７にはメモリアドレスｉＷ ｒｉｌａ ”
Ａ Ｄ Ｄ″がセットされる。アドレスレジスタ７から
はセットされたアドレス情報がアドレスレジスタ出力信
号ＭＡＤＤとして各プレーンメモリ８９９ 、１０に出
力され、各ブレーンメモリ８、９ 、１０はプレーンメ
モリ出力ＩＶＩＯＵＴＩないし３としてアドレシングｄ
ｆＬだメモリ内容を出力する。これらのメモリ内容は論
理演算回路■４に入力され、すでにＡＮＤモードとなっ
ているＡＬＵ（１）＋４ａおよびＡ Ｌ Ｕ （２）１
４ ｃによりＡＮＤをとられ、Ａ Ｌ Ｕ（２）１４
ｃからはＡ Ｌ Ｕ Ｏ’Ｕ Ｔ信号として出力される
。セレクタ■５にはその出力信号ｆｆ：ＣＲＴＢＵＳ信
号にのせるためのＤＢ ＩＮ信号が（、ＲＴコントロー
ラから人力されているから、このＤＢＩＮ信号がクロッ
ク信号ＣＣＬＫの基本クロックφ、のタイミングで立下
ると、これが低（Ｌ）レベルの間、ＣＲ’ｒＢＵＳ信号
にはセレクタ１５の出力１ご号がのり、基本クロックφ
、で入力データ゛ＤＩＮ”としてＣＲＴコントローラ６
に入力され抗出し動作は児了する。このような読出し動
作は１ｉｌｉｉ而の横方向（Ｘ方向）について次々行わ
ｆ’Ｌ、画面の横方向一杯（アドレスＸ＝１０２３）神
で達すると次の行（アドレスＹ−１）について同様に？
Ｉわれ、アドレスＹ＝９の行捷で行われる。
一方、読出された入力データ” ｌ） Ｉ Ｎ”は自ド
ツトの情報のみとなっているから、各プレーンメモリは
白ドツトの存在するアドレスのみが有効１１゛工報にな
るように書きかえられ、これらはシフトレジスタ１１に
より３１Ｆ直列変換されて角び画ｊ（＋）に第４図のよ
うに表示される。
ツトの情報のみとなっているから、各プレーンメモリは
白ドツトの存在するアドレスのみが有効１１゛工報にな
るように書きかえられ、これらはシフトレジスタ１１に
より３１Ｆ直列変換されて角び画ｊ（＋）に第４図のよ
うに表示される。
これによれば、白ドツト以外の色を持つドツトは論理演
算回路■４における演算過程で無視されるから、第３図
では存在した赤の縦線や紫の横細は無視され、白パター
ンの文字１Ａ”がｃ ｉｔ ’ｒに表示される。
算回路■４における演算過程で無視されるから、第３図
では存在した赤の縦線や紫の横細は無視され、白パター
ンの文字１Ａ”がｃ ｉｔ ’ｒに表示される。
Ｕ上の実／ｌｆ！ｉ例において、ＡＬＵｌＪａおよび１
４Ｆ＋の機能はそ１１．ぞれＡＮＤとしたが、モードレ
ジスタ１４ ｂ、ｉ”よび１４ｄを作動させることによ
り、ＡＬＵの悄つ各蟻能を選択し、各種の論理演算を行
うことができる。
４Ｆ＋の機能はそ１１．ぞれＡＮＤとしたが、モードレ
ジスタ１４ ｂ、ｉ”よび１４ｄを作動させることによ
り、ＡＬＵの悄つ各蟻能を選択し、各種の論理演算を行
うことができる。
また、プレーンメモリの故は上記実施例では３とした７
Ｊ’％ ｆＭ敢Ｃあればいくつでもよい。この場合、ｉ
面理演１′ノ４回路１４中のＡＬＵの数を必要に応じて
増減でせる必要がある。
Ｊ’％ ｆＭ敢Ｃあればいくつでもよい。この場合、ｉ
面理演１′ノ４回路１４中のＡＬＵの数を必要に応じて
増減でせる必要がある。
以」＝のような本発明にかかる表示装置を用いれば、初
救のブレーンメモリの内容間の演算を各ブレーンメモリ
の出力全同時に入力とする論理演算回路により行うこと
ができるようにしたため装置全体の制御を行うマイプロ
セッサが論理演算を行う心髄がンとく、しかもプレーン
メモリからの読出しはＩＴ−４Ｊ時に行わ１するため、
画面表示のための処理速度は大１１す４に向上する効果
が得られる。
救のブレーンメモリの内容間の演算を各ブレーンメモリ
の出力全同時に入力とする論理演算回路により行うこと
ができるようにしたため装置全体の制御を行うマイプロ
セッサが論理演算を行う心髄がンとく、しかもプレーン
メモリからの読出しはＩＴ−４Ｊ時に行わ１するため、
画面表示のための処理速度は大１１す４に向上する効果
が得られる。
第１図は本発明にかかる表示装置の主要部の構成を示す
ブロック図、グ３２図は本癒明にかかる表示装置の動作
を示すタイムチャート、第３図および第４図は本ボ明に
かかる表示装置面で白色パターンのみを選択的に抗出す
例を示す説明図Ｃ％第３図は選択表示前、第４図は選択
表示？＆ｆｆｉ示す。 ３・・・表示装置、４・・・マイクロコンピユータ、６
・・・ＣＲＴコント！−ラ、８ 、９ 、 Ｊ、！＋・
・・プレーンメモリ、」４・・・論理演算回路、１４ａ
ｐ １．４ｃ・・・１随理恒算ａ、１４ ｂ 、 １
．４ ｄ−・・モードレジスタ。 出願人代理人 猪 股 清
ブロック図、グ３２図は本癒明にかかる表示装置の動作
を示すタイムチャート、第３図および第４図は本ボ明に
かかる表示装置面で白色パターンのみを選択的に抗出す
例を示す説明図Ｃ％第３図は選択表示前、第４図は選択
表示？＆ｆｆｉ示す。 ３・・・表示装置、４・・・マイクロコンピユータ、６
・・・ＣＲＴコント！−ラ、８ 、９ 、 Ｊ、！＋・
・・プレーンメモリ、」４・・・論理演算回路、１４ａ
ｐ １．４ｃ・・・１随理恒算ａ、１４ ｂ 、 １
．４ ｄ−・・モードレジスタ。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 表示画面のデータを記憶する複数のブレーンメモリと、
このプレーンメモリの内容から作成される々示データを
１間１即するＣＲＴコントローラと、こノ′しら金、
１ｌｉｌＪ １＋ｌｌするためのマイクロプロセッサを
千１−えた表示装置において、 ｒ’＋ｉＪ ：ｆｅ各プレーンメモリから読出したデー
タ間で一叩演９を行う１以上の論理演算器およびこれら
の論し′ｌｌｊ演豹−器の演算モードを前記マイクロプ
ロセッサの指令により選択するモードレジスタを備えた
論理演算回路と、前記プレーンメモリの内容および前記
論理１朗路の出力を前記ＣＲＴコントローラの指令によ
り選択するセレクタとヲ櫓する表示：ｉＡ晴。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190309A JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
| US06/546,041 US4613852A (en) | 1982-10-29 | 1983-10-27 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190309A JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979293A true JPS5979293A (ja) | 1984-05-08 |
| JPH0347514B2 JPH0347514B2 (ja) | 1991-07-19 |
Family
ID=16256012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190309A Granted JPS5979293A (ja) | 1982-10-29 | 1982-10-29 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4613852A (ja) |
| JP (1) | JPS5979293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009000582A (ja) * | 2007-06-19 | 2009-01-08 | Jfe Engineering Kk | 無終端水路 |
Families Citing this family (29)
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| US6028795A (en) | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
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