JPS62254185A - 図形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、図形表示装置に関し、特に、図形表示装置に
おける表示制御部に関する。

従来の技術 従来この種の装置は第４図に示すようなブロックで構成
されていた。

マイクロプロセッサ４０１はマイクロプログラムの実行
部であり、メモリ４０２はマイクロプログラム及びデー
タの格納部であり、インタフェース制御部４０３は上位
装置とのインタフェースを制御する部分である。

フレームバッファ４０４は、表示画素情報を格納する部
分であり、各プレーンを１ビットに対応ずけるカラーコ
ードの形式でデータが構築される。

ドツトシフタ４０Ｇはフレームバッファ４０４カラ読み
出される表示画素情報を画素シリアルな情報に変換する
部分である。

カラーパレット４０７は、ドツトシフタ４０６の出力を
アドレス情報として色階調データを出力する部分であり
、フレームバッファ４０４のプレーン数に対応したエン
トリィを有するテーブルメモリである。

Ｄ／Ａコンバータ４０８はカラーパレット４０７が出力
するディジタルな色階調データをアナログビデオ信号に
変換する部分である。

表示同期回路４０５はフレームバッファ４０４の読み出
しを制御するとともにＣＲＴ表示の為の同期信号を発生
する部分であり、ＣＲ１表示部４０９は、表示同期回路
４０５から提供される同期信号によって偏向制御し、Ｄ
／Ａコンバータ４０８から提供されるアナログビデオ信
号をブラウン管上に画面表示する部分である。

発明が解決しようとする問題点 しかしながら、上述した従来の技術では、描画時のデー
タワードをプレーン方向に構成した場合には比較的表現
色は小数で良いが、ラスクオペレーション等のマルチウ
ィンドウ操作を高速に実行したい場合の表示画面制御が
難しく、がっ低速であるという欠点があった。

又、描画時のデータワードを画素方向に構成した場合に
は、表現色の多い高機能グラフィック操作が難しく、か
つ低速であるという欠点があった。

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な図形表示装置を提
供することにある。

問題点を解決するための手段 上記目的を達成する為に、本発明の図形表示装置におけ
る表示制御部は、描画時のデータワードをプレーン方向
に構成し、カラーコードの形式で表示画素情報を格納す
る複数プレーン構成の第１のフレームバッファと、描画
時のデータワードを画素方向に構成し、カラーコードの
形式で表示画素情報を格納する複数プレーン構成の第２
のフレームバッファと、描画時のデータワードを画素方
向に構成し、第１のフレームバッファに格納すれた表示
画素情報と第２のフレームバッファに格納された表示画
素情報との表示に於ける論理指定情報を格納する第３の
フレームバッファと、第１のフレームバッファから出力
される表示画素情報をフドレス情報として色階調データ
を出力する第１のカラーパレットと、第２のフレームバ
ッファから出力される表示画素情報をアドレス情報とし
て色階調データを出力する第２のカラーパレットと、第
１のカラーパレットの出力する色階調データと第２のカ
ラーパレットの出力する色階調データとの間で、第３の
フレームバッファから読み出される論理指定情報が指定
する論理演算を実行する表示合成回路と、表示合成回路
が出力するディジタルな色階調データをアナログビデオ
信号に変換するＤ／Ａフンバータと、第１、第２及び第
３のフレームバッファの読み出しを制御するとともに、
ＣＲＴ表示の為の同期信号を発生する表示同期回路とを
具備して構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明に係る図形表示装置の一実施例を示すブ
ロック構成図である。

第１図を参照するに、マイクロプロセッサ＋０１はマイ
クロプログラムの実行部でありメモリ＋０２はマイクロ
プログラム及びデータの格納部であり、インタフェース
制御部１０３は上位装置とのインタフェースを制御する
部分である。即ち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって、上位装置からの
図形表示命令を解釈し、表示情報を画素パターンに展開
し、フレームバッファ＋０４あるいはフレームバッファ
１０５８ｍ格納する。

フレームバッファ＋０４は、各プレーンを１ビットに対
応ずけるカラーコードの形式で表示画素情報を格納する
プレーンと、フレームバッファ１０５が格納する表示画
素情報と合成表示する為の合成論理情報を格納するプレ
ーンとで構成される複数プレーン構成のメモリであり、
描画時のデータワードは画素方向に構成される。

即ち、Ｍ画素×Ｎラインの表示分解能で同時表現色２　
色の表示性能を実現し、フレームバッファ１０５が格納
する表示画素情報との表示合成論理を２Ｌ　　種類実現
する為には、少なくともＭＸＮビット／プレーンでプレ
ーン数Ｐ＋Ｌのフレームバッファを構成する必要がある
。

フレームバッファ＋０５は、各プレーンを１ビ・ノドに
対応すけるカラーコードの形式で表示画素情報を格納す
る複数プレーン構成のメモリであり、描画時のデータワ
ードはプレーン方向に構成される。

即ち、Ｍ画素×Ｎラインの表示分解能で同時表Ｐ′ 現色２　色の表示性能を実現する為には、少なくともＭ
ＸＮビット／プレーンでプレーン数Ｐ′のフレームバッ
ファを構成する必要がある。

ビットシフタ１０７はフレームバッフｙ　１０４から読
み出される表示画素情報及び表示合成論理情報を画素シ
リアルな情報に変換する部分であり、ドツトシフタ１０
Ｂはフレームバッファ１０５から読み出される表示画素
情報を画素シリアルな情報に変換する部分である。

カラーパレット１０９はドツトシフタ１０７の出力のう
ち表示画素情報をアドレス情報として色階調データを出
力するテーブルメモリであり、２　（Ｐ：フレームバッ
ファ１０４の表示画素情報の格納プレーン数）のエント
リィを有する。

カラーパレット１１０はドツトシフタ１０８の出力をア
ドレス情報として色階調データを出力するテＰ′ 一プルメモリであり、２（Ｐ’：フレームバッファ１０
５のプレーン数）のエントリィを有する。

表示合成回路１１１はカラーパレッ）　１０９が出力す
る色階調データとカラーパレッ）ＩＩＱが出カスる色階
調データとの間で論理演算を実行する部分であり、実行
する論理演算の種類はドツトシフタ１０７の出力のうち
の表示合成論理情報によって決定される。

Ｄ／Ａコンバーター１２は表示合成回路Ｉｌｌが出力す
るディジタルな色階調データをアナログビデオ信号に変
換する部分である。

表示同期回路１０６はフレームバッフｙ　１０４及びフ
レームバッファ１０５の読み出しを制御するとともにＣ
ＲＴ表示の為の同期信号を発生する部分であり、ＣＲＴ
表示部＋１３は、表示同期回路１０Ｅｉから提供される
同期信号によって偏向制御し、Ｄ／Ａフンバータ１１２
から提供されるアナログビデオ信号をブラウン管上に画
面表示する部分である。

第２図（ａ）、（ｂ）は第１図に示されたブロック構成
のフレームバッファ＋０４に於いて１０２４画素Ｘ画素
０２４ラインの表示分解能で同時表現色１６色、フレー
ムバッファ１０５が格納する表示画素情報との合成論理
２種類を実現することと仮定した時のフレームバッファ
１０４の描画のアドレス構成及びデータ構成を示す図で
ある。

第３図（ａ）、（ｂ）は、第１図に示されたブロック構
成のフレームバッファ＋０５に於いて１０２４画素Ｘ画
素０２４ラインの表示分解能で同時表現色２５６色を実
現することと仮定した時のフレームバッファ１０５の描
画のアドレス構成及びデータ構成を示す図である。

即ち、フレームバッファ＋０４に格納された表示画素情
報と、フレームバッファ＋０５に格納された表示画素情
報は、フレームバッファ＋０４に格納された表示合成論
理情報の指定によって論理合成さｌＯ− れ、ＣＲＴ表示部１１３のブラウン管上に画面表示され
る。

発明の詳細 な説明したように、本発明によれば、描画時のデータワ
ードをブレーン方向に構成した第１のフレームバッフγ
と、描画時のデータワードを画素方向に構成した第２の
フレームバッファと、描画時のデータワードを一画素方
向に構成した第３のフレームバッファとを具備し、高機
能グラフィック操作用の表示画素情報は第１のフレーム
バッファ上に描画し、マルチウィンドウ操作用の表示画
素情報は第２のフレームバッファ上に描画し、第１のフ
レームバッファに格納した表示画素情報と第２のフレー
ムバッファに格納した表示画素情報との表示合成論理情
報は第３のフレームバッファ上に描画することによって
、高機能グラフィック操作、マルチウィンドウ操作、双
方の操作速度を向上できる効果が得られる。

【図面の簡単な説明】

第１図は本発明に係る図形表示装置の一実施例を示すブ
ロック構成図である。 ＋０１　、　、　、マイクロプロセッサ、＋０２　、　
、　、　　メモリ、＋０３　、　、　、インタフェース
制御部、１０４゜≠ ０．フレームバッファ（１）、＋０５．、、フレームバ
ッファ（”２）、ＩＯＢ。０１表示同期回路、１０７　
、　、　、　　ドツトシフタ（ナー）、ｔｏｅｏ、、　
　ドツトシフタ（＄２）　、＋０９　、　、　、カラー
ノ望し・シト（−１）、ｔｌｏ、０．カラーパレット（
＃２）、Ｉｌｌ　、　、　、表示合成回路、１１２　、
　、　、　Ｄ／Ａコンノく−タ、１１３　、　、　、　
ＣＲＴ表示部第２図（ａ）、（ｂ）は第１図のフレーム
バッフア−０４の描画のアドレス構成、及びデータ構成
を示す図である。 第３図は第１図のフレームバッファ１０５の描画のアド
レス構成、及びデータ構成を示す図である。 第４図は従来技術での図形表示装置のプロ・ツク図であ
る。 ４０１　、　、　、マイクロプロセッサ、４０２　、　
、　、　　メモリ、４０３　、　、　、インタフェース
制御部、４０４゜０．フレームバッファ、４０５　、　
、　、表示同期回路、４０Ｇ　、　、　、　　ドツトシ
フタ、４０７　、　、　、　カラー／でレッド、４０Ｂ
　、　、　、　Ｄ／Ａ　コンバータ、４０９　、　、　
。 ＣＲＴ表示部

Claims (1)

1. 【特許請求の範囲】 描画時のデータワードをプレーン方向に構成し、各プレ
   ーンを１ビットに対応ずけるカラーコードの形式で表示
   画素情報を格納する複数プレーン構成の第１のフレーム
   バッファと、 描画時のデータワードを画素方向に構成し、各プレーン
   を１ビットに対応ずけるカラーコードの形式で表示画素
   情報を格納する複数プレーン構成の第２のフレームバッ
   ファと、 描画時のデータワードを画素方向に構成し、前記第１の
   フレームバッファに格納された表示画素情報と、前記第
   ２のフレームバッファに格納された表示画素情報との表
   示合成に於ける論理指定情報を格納する第３のフレーム
   バッファと、 前記第１のフレームバッファから読み出される表示画素
   情報をアドレス情報として色階調データを出力する第１
   のフレームバッファプレーン数に対応したエントリィを
   有する第１のカラーパレットと、 前記第２のフレームバッファから読み出される表示画素
   情報をアドレス情報として色階調データを出力する第２
   のフレームバッファプレーン数に対応したエントリィを
   有する第２のカラーパレットと、 前記第１のカラーパレットが出力する色階調データと、
   前記第２のカラーパレットが出力する色階調データとの
   間で、前記第３のフレームバッファから読み出される論
   理指定情報が指定する論理演算を実行する表示合成回路
   と、 該表示合成回路が出力するディジタルな色階調データを
   アナログビデオ信号に変換するＤ／Ａコンバータと、 前記、第１、第２、及び第３のフレームバッファの読み
   出しを制御するとともに、ＣＲＴ表示の為の同期信号を
   発生する表示同期回路と、 により表示制御部を構成したことを特徴とする図形表示
   装置。