JPS6319697A - 図形表示装置 - Google Patents
図形表示装置Info
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- JPS6319697A JPS6319697A JP61165370A JP16537086A JPS6319697A JP S6319697 A JPS6319697 A JP S6319697A JP 61165370 A JP61165370 A JP 61165370A JP 16537086 A JP16537086 A JP 16537086A JP S6319697 A JPS6319697 A JP S6319697A
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- 239000000872 buffer Substances 0.000 claims description 63
- 230000015572 biosynthetic process Effects 0.000 claims description 54
- 238000003786 synthesis reaction Methods 0.000 claims description 54
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910001387 inorganic aluminate Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は図形表示装置に関する。特に、複数フレームバ
ッファの表示合成に関する。
ッファの表示合成に関する。
本発明は、フレームバッファに格納される情（Ｕに従っ
て画素単位に合成され表示される図形表示装Ｕにおいて
、 複数フレームバッファ間の表示合成論理を１画素単位に
指定する表示合成用フレー１、バッファと、表示合成論
理の種類を指定する合成論理指定レジスタと、表示合成
の論理演算を１画素単位で実行する表示合成回路とを備
えることにより、表示合成用フレームバッファの機能の
柔軟な特性を実現し表示機能の向上ができるようにした
ものである。
て画素単位に合成され表示される図形表示装Ｕにおいて
、 複数フレームバッファ間の表示合成論理を１画素単位に
指定する表示合成用フレー１、バッファと、表示合成論
理の種類を指定する合成論理指定レジスタと、表示合成
の論理演算を１画素単位で実行する表示合成回路とを備
えることにより、表示合成用フレームバッファの機能の
柔軟な特性を実現し表示機能の向上ができるようにした
ものである。
従来、この種の装置は添付第３図に示すようなブロック
図に構成されていた。図のマイクロプロセッサ３０１は
マイクロプログラムを実行することによって上位装置か
らの図形表示命令を解釈し、表示情報を画素パターンに
展開し、フレームバッファＡ３０４あるいはフレー１３
バツフアＢ５０５に格納する。格納されｆこ表示情報は
表示合成用フレームバッファ３０６の格納情報に従って
１画素単位に論理合成され、ＣＲ′ｒ表示部３１５に画
面表示されるものであった。
図に構成されていた。図のマイクロプロセッサ３０１は
マイクロプログラムを実行することによって上位装置か
らの図形表示命令を解釈し、表示情報を画素パターンに
展開し、フレームバッファＡ３０４あるいはフレー１３
バツフアＢ５０５に格納する。格納されｆこ表示情報は
表示合成用フレームバッファ３０６の格納情報に従って
１画素単位に論理合成され、ＣＲ′ｒ表示部３１５に画
面表示されるものであった。
上述した従来の技術では表示合成用フレームバッファを
１プレーン具備した場合、表示合成論理は２種類しかと
れず、一方、フレームバッファは多量のメモリチップを
要するため、複数プレーン構成の表示合成用フレームバ
ッファを具備することは非常にコスト亮となり、また、
要求される表示合成論理の種類は非常に多いので現実的
には表示合成用フレームバッファとしては、せいぜい１
プレーンしか具備できず結果として表示合成機能が乏し
くなってしまう欠点があった。
１プレーン具備した場合、表示合成論理は２種類しかと
れず、一方、フレームバッファは多量のメモリチップを
要するため、複数プレーン構成の表示合成用フレームバ
ッファを具備することは非常にコスト亮となり、また、
要求される表示合成論理の種類は非常に多いので現実的
には表示合成用フレームバッファとしては、せいぜい１
プレーンしか具備できず結果として表示合成機能が乏し
くなってしまう欠点があった。
本発明は上記問題点を解決するものであり、表示合成論
理の設定の種類を変更する場合に既設の機能の柔軟性を
改善し、表示合成機能を自在に変更可能とした図形表示
装置を提供することを目的とする。
理の設定の種類を変更する場合に既設の機能の柔軟性を
改善し、表示合成機能を自在に変更可能とした図形表示
装置を提供することを目的とする。
本発明は、複数のフレームバッファ間の表示合成の論理
を１画素単位に措定する表示合成フレームバッファと、
上記指定に従って複数のフレームバッファ間の論理演算
を実行する表示合成回路とを含む表示合成制御部分を設
けた図形表示装置において、表示合成用フレームバッフ
ァが指定する表示合成論理の種類を指定する合成論理指
定レジスタを備えたことを特徴とする。
を１画素単位に措定する表示合成フレームバッファと、
上記指定に従って複数のフレームバッファ間の論理演算
を実行する表示合成回路とを含む表示合成制御部分を設
けた図形表示装置において、表示合成用フレームバッフ
ァが指定する表示合成論理の種類を指定する合成論理指
定レジスタを備えたことを特徴とする。
表示合成論理は合成論理指定レジスタ（１１６）によっ
て指示されるので、マイクロプロセッサからその都度指
示を与える必要がなくなる。このレジスタの値はマイク
ロプロセッサ（１０１）により所要値にセ・７トされる
。
て指示されるので、マイクロプロセッサからその都度指
示を与える必要がなくなる。このレジスタの値はマイク
ロプロセッサ（１０１）により所要値にセ・７トされる
。
例えば表示合成用フレームバッファ （１０６）の格納
情報が「１」または「０」の画素によって、前者はフレ
ームバッファＡとフレームバッファＢとの格納情報とが
論理和され、後者では排他的論理和されて合成表示され
る。カラーコード拡張用として動作し、表現色を拡張す
る作用がある。
情報が「１」または「０」の画素によって、前者はフレ
ームバッファＡとフレームバッファＢとの格納情報とが
論理和され、後者では排他的論理和されて合成表示され
る。カラーコード拡張用として動作し、表現色を拡張す
る作用がある。
次に本発明について添付図面を参照して説明する。
第１図は本発明の実施例装置のブロック構成図である。
マイクロプロセッサ１０１、メモリ１０２ならびにイン
タフェース制御部１０３は、マイクロプロセッサバスを
介して合成論理指定レジスタ１１６フレームハノフアＡ
ｌＯ４、フレームバッファＢ１０５、表示合成用フレー
ムバッファ １０６ならびに表示同月回路１１３の入力
に結合する。合成論理指定レジスタ１１６の出力はカラ
ーパレットＡｌｔｏ 、カラーパレットＢ１１１ならび
に表示合成回路１１２に入力する。フレームバッファＡ
１０４の出力はドツトシフタＡ１０７を介してカラー
パレットＡ１１０に入力する。フレームバッファＢ１０
５の出力はドツトシフタＢ１０８を介してカラーパレッ
トＢ１１１に人力する。表示同期回路１１３の出力はフ
レムーバ、ファＡｌＯ４トＢ１０５ 、表示合成用フレ
ームバッファ１０６およびＣＲＴ表示部１１５に人力す
る。表示合成用フレ−１３ツフア１０６の出力はドツト
シフタＣ１０９を介してカラーパレットＡ１１０とＢ１
１１および表示合成回路１１２に入力する。カラーパレ
ットＡ１１０とカラーパレットＢ１１１の出力は表示合
成回路１１２とＤ／Ａ Ａコンバータ１１４を介してＣ
ＲＴ表示部１１５に入力する。
タフェース制御部１０３は、マイクロプロセッサバスを
介して合成論理指定レジスタ１１６フレームハノフアＡ
ｌＯ４、フレームバッファＢ１０５、表示合成用フレー
ムバッファ １０６ならびに表示同月回路１１３の入力
に結合する。合成論理指定レジスタ１１６の出力はカラ
ーパレットＡｌｔｏ 、カラーパレットＢ１１１ならび
に表示合成回路１１２に入力する。フレームバッファＡ
１０４の出力はドツトシフタＡ１０７を介してカラー
パレットＡ１１０に入力する。フレームバッファＢ１０
５の出力はドツトシフタＢ１０８を介してカラーパレッ
トＢ１１１に人力する。表示同期回路１１３の出力はフ
レムーバ、ファＡｌＯ４トＢ１０５ 、表示合成用フレ
ームバッファ１０６およびＣＲＴ表示部１１５に人力す
る。表示合成用フレ−１３ツフア１０６の出力はドツト
シフタＣ１０９を介してカラーパレットＡ１１０とＢ１
１１および表示合成回路１１２に入力する。カラーパレ
ットＡ１１０とカラーパレットＢ１１１の出力は表示合
成回路１１２とＤ／Ａ Ａコンバータ１１４を介してＣ
ＲＴ表示部１１５に入力する。
次に本発明実施例装置の動作について述べる。
マイクロプロセッサ１０１はマイクロプログラムの実行
部であり、メモリ１０２はマイクロプログラムおよびデ
ータの格納部であり、インタフェース制御部１．０３は
上位装置とのインタフェースを制御する部分である。マ
イクロプロセッサ１０１ はマイクロプログラムを実行
することによって上位装置からの図形表示命令を解釈し
表示情報を画素パターンに展開し、フレームバッファＡ
ｌＯ４あるいはフレームバッファＢ１０５および表示合
成用フレームバッファ１０６に格納する。フレームバッ
ファＡ１０４は各プレーンを１ビットに対応づけるカラ
ーコードの形式で表示画素情報を格納する複数プレーン
構成のメモリであり、描画時のデータワードは画素方向
に構成される。従って、Ｍ画素×Ｎラインの表示分解能
で同時表現色２Ｐ色の表示性能を実現するためには少な
くともＭＸＮビット／プレーンでプレーンＤｐのフレー
ムバッファを構成する必要がある。
部であり、メモリ１０２はマイクロプログラムおよびデ
ータの格納部であり、インタフェース制御部１．０３は
上位装置とのインタフェースを制御する部分である。マ
イクロプロセッサ１０１ はマイクロプログラムを実行
することによって上位装置からの図形表示命令を解釈し
表示情報を画素パターンに展開し、フレームバッファＡ
ｌＯ４あるいはフレームバッファＢ１０５および表示合
成用フレームバッファ１０６に格納する。フレームバッ
ファＡ１０４は各プレーンを１ビットに対応づけるカラ
ーコードの形式で表示画素情報を格納する複数プレーン
構成のメモリであり、描画時のデータワードは画素方向
に構成される。従って、Ｍ画素×Ｎラインの表示分解能
で同時表現色２Ｐ色の表示性能を実現するためには少な
くともＭＸＮビット／プレーンでプレーンＤｐのフレー
ムバッファを構成する必要がある。
フレームバッファＢ１０５は各プレーンを１ビットに対
応づけるカラーコードの形式で表示画素情報を格納する
複数プレーン構成のメモリであり、描画時のデータワー
ドはプレーン方向に構成される。
応づけるカラーコードの形式で表示画素情報を格納する
複数プレーン構成のメモリであり、描画時のデータワー
ドはプレーン方向に構成される。
すなわちＭ画素×Ｎラインの表示分解能で同時表現色２
″′色の表示性能を実現するためには少なくともＭＸＮ
ビ・ノド／プレーンでプレーン数ｐ′のフレームバッフ
ァを構成する必要がある。表示合成用フレームバッファ
１０６はフレームバッファＡｌＯ４が格納する表示画素
情報とフレームバッファＢ１０５が格納する表示画素情
報とを合成表示するだめの合成論理情報を格納するｌプ
レーン構成のメモリであり、ＭＸＮビットの容量を持つ
。ドツトシフタＡ１０７、ドツトシフタ８１０８、ドツ
トシフタＣ１０９は、それぞれフレームバッファＡ １
０４、フレームバッファＢ１０５、表示合成用フレーム
バッファ１０６から読み出される情報を画素シリアルな
情報ルこ変換する部分である。カラーパレットΔ１１０
、カラーパレットＢ１１１ はそれぞれドツトシフタＡ
１０７、ドツトシフタ８１０８の出力をアドレス情報と
して色階調データを出力するそれぞれ２２゛１（ｐ：フ
レームバッファＡｌＯ４のプレーン数）、２９ ’ −
１（ｐ ’ ：フレームバッファＢ１０５のプレーン
数）エントリイのテーブルメモリである。
″′色の表示性能を実現するためには少なくともＭＸＮ
ビ・ノド／プレーンでプレーン数ｐ′のフレームバッフ
ァを構成する必要がある。表示合成用フレームバッファ
１０６はフレームバッファＡｌＯ４が格納する表示画素
情報とフレームバッファＢ１０５が格納する表示画素情
報とを合成表示するだめの合成論理情報を格納するｌプ
レーン構成のメモリであり、ＭＸＮビットの容量を持つ
。ドツトシフタＡ１０７、ドツトシフタ８１０８、ドツ
トシフタＣ１０９は、それぞれフレームバッファＡ １
０４、フレームバッファＢ１０５、表示合成用フレーム
バッファ１０６から読み出される情報を画素シリアルな
情報ルこ変換する部分である。カラーパレットΔ１１０
、カラーパレットＢ１１１ はそれぞれドツトシフタＡ
１０７、ドツトシフタ８１０８の出力をアドレス情報と
して色階調データを出力するそれぞれ２２゛１（ｐ：フ
レームバッファＡｌＯ４のプレーン数）、２９ ’ −
１（ｐ ’ ：フレームバッファＢ１０５のプレーン
数）エントリイのテーブルメモリである。
合成論理指定レジスタ１１６は表示合成回路１１２が実
行する論理演算の種類を指定するマイクロプロセッサ１
０１よりのデータセットが可能なレジスタである。表示
合成回路１１２ではドツトシフタＣ１０９の出力に従っ
て、合成論理指定レジスタ１１６が指定する種類の論理
演算を実行する部分であり、ここでフレームバッファＡ
ｌＯ４とフレー１、ハ゛ノファＢ１０５の格納表示情報
が表示合成される・Ｄ／＾コンバータ１１４は表示合成
回路１１２が出力するディジタルな色階調データをアナ
ログビデオ信号に変換する部分である。表示同期回路１
１３はフレームバッファＡｌＯ４、フレームバッファＢ
１０５オヨび表示合成用フレームバッファ１０６の表示
読出しを制御するとともに、ＣＲＴ表示のための同期信
号を発生する部分であり、ＣＲＴ表示部１１５は表示同
期回路１１３から提供される同期信号によって偏向制御
しＤ／Ａコンバータ１１４から提供されるアナログビデ
オ信号をブラウン管上に画面表示する部分である。
行する論理演算の種類を指定するマイクロプロセッサ１
０１よりのデータセットが可能なレジスタである。表示
合成回路１１２ではドツトシフタＣ１０９の出力に従っ
て、合成論理指定レジスタ１１６が指定する種類の論理
演算を実行する部分であり、ここでフレームバッファＡ
ｌＯ４とフレー１、ハ゛ノファＢ１０５の格納表示情報
が表示合成される・Ｄ／＾コンバータ１１４は表示合成
回路１１２が出力するディジタルな色階調データをアナ
ログビデオ信号に変換する部分である。表示同期回路１
１３はフレームバッファＡｌＯ４、フレームバッファＢ
１０５オヨび表示合成用フレームバッファ１０６の表示
読出しを制御するとともに、ＣＲＴ表示のための同期信
号を発生する部分であり、ＣＲＴ表示部１１５は表示同
期回路１１３から提供される同期信号によって偏向制御
しＤ／Ａコンバータ１１４から提供されるアナログビデ
オ信号をブラウン管上に画面表示する部分である。
第２図は第１図の合成論理指定レジスタ１１６の詳細な
機能を図示したものであり、この図を参照して本発明の
趣旨である表示合成論理の詳細を説明する。
機能を図示したものであり、この図を参照して本発明の
趣旨である表示合成論理の詳細を説明する。
このレジスタ１１６の値は必要に応じてマイクロプロセ
ッサ１０１により所要の値にセットされる。
ッサ１０１により所要の値にセットされる。
例えば ｂｏ、ｂ＋＝ｏｏです、−１の場合表示合成動
作は次のごとくになる。表示合成用フレームバッファ１
０６の格納情報が論理ｒｌＪの画素ではフレームバッフ
ァＡとフレームバッファＢの格納情報が論理ＯＲされて
合成表示される。また、表示合成用フレームバッファ１
０６の格納情報が論１ｒＯＪの画素ではフレームバッフ
ァ八とフレームバッファＢの格納情報が排他的論理和（
ＥＸ−ＯＲ）されて合成表示される。またす。、ｂ、
−〇、１でｂ２＝１の場合、表示合成用フレームバッフ
ァ１０６はフレームバッファＡの色（カラー）コード拡
張用として動作するのでフレームバッファへの同時表現
色は２倍にも拡張される。
作は次のごとくになる。表示合成用フレームバッファ１
０６の格納情報が論理ｒｌＪの画素ではフレームバッフ
ァＡとフレームバッファＢの格納情報が論理ＯＲされて
合成表示される。また、表示合成用フレームバッファ１
０６の格納情報が論１ｒＯＪの画素ではフレームバッフ
ァ八とフレームバッファＢの格納情報が排他的論理和（
ＥＸ−ＯＲ）されて合成表示される。またす。、ｂ、
−〇、１でｂ２＝１の場合、表示合成用フレームバッフ
ァ１０６はフレームバッファＡの色（カラー）コード拡
張用として動作するのでフレームバッファへの同時表現
色は２倍にも拡張される。
以上説明したように本発明は、新しく付加した合成論理
指定レジスタの設定値を必要に応して種々の条件に変更
することによって表示合成用フレームバッファが指定す
る表示合成論理の種類を変更する動作によって、既設の
表示合成用フレームバッファの機能の柔軟性を実現し、
表示合成式能を自在に変更し向上できる効果がある。
指定レジスタの設定値を必要に応して種々の条件に変更
することによって表示合成用フレームバッファが指定す
る表示合成論理の種類を変更する動作によって、既設の
表示合成用フレームバッファの機能の柔軟性を実現し、
表示合成式能を自在に変更し向上できる効果がある。
第１図は本発明の実施例である図形表示装置のブロック
構成図。 第２図は第１図合成論理指定レジスタ１１６の機能詳細
図。 第３図は従来技術、での図形表示装置のブロック構成図
。 １０１．３０１・・・マイクロプロセッサ、１０２．３
０２・・・メモリ、１０３．３０３・・・インタフェー
ス制御部、１０４．３０１１・・・フレームバッファ・
Ａ、 １０５．３０５・・・フレームバッファＢ、１０
６．３０６・・・表示合成用フレームバッファ、１０７
．３０７・・・ドツトシフタＡ１１０８．３０８・・・
ドツトシフタＢ 、 １０９．３０９・・・ドツトシフ
タＣ，１１０，３１０・・・カラーバレットＡ、、１１
１．３１１・・・カラーバレットＢ、 １１２．３１２
・・・表示合成回路、１１３．３１３・・・表示同期回
路、１１４．３１４・・・Ｄ／Ａコンバータ、１１５．
３１５・・・ＣＲＴ表示部、１１６・・・合成論理指定
レジスタ。
構成図。 第２図は第１図合成論理指定レジスタ１１６の機能詳細
図。 第３図は従来技術、での図形表示装置のブロック構成図
。 １０１．３０１・・・マイクロプロセッサ、１０２．３
０２・・・メモリ、１０３．３０３・・・インタフェー
ス制御部、１０４．３０１１・・・フレームバッファ・
Ａ、 １０５．３０５・・・フレームバッファＢ、１０
６．３０６・・・表示合成用フレームバッファ、１０７
．３０７・・・ドツトシフタＡ１１０８．３０８・・・
ドツトシフタＢ 、 １０９．３０９・・・ドツトシフ
タＣ，１１０，３１０・・・カラーバレットＡ、、１１
１．３１１・・・カラーバレットＢ、 １１２．３１２
・・・表示合成回路、１１３．３１３・・・表示同期回
路、１１４．３１４・・・Ｄ／Ａコンバータ、１１５．
３１５・・・ＣＲＴ表示部、１１６・・・合成論理指定
レジスタ。
Claims (1)
- （１）構成各プレーンを１ビットに対応付けるカラーコ
ードの形式で表示画素情報を格納する複数プレーン構成
の複数のフレームバッファと、上記複数のフレームバッ
ファ間の表示合成論理を１画素単位に指定する表示合成
用フレームバッファと、前記表示合成用フレームバッフ
ァの指定に従って前記フレームバッファ間の表示合成の
ための論理演算を１画素単位に実行する表示合成回路と
を備えた 図形表示装置において、 上記表示合成用フレームバッファが指示する表示合成論
理の種類を指定する合成論理指定レジスタを備えた ことを特徴とする図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165370A JPS6319697A (ja) | 1986-07-14 | 1986-07-14 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165370A JPS6319697A (ja) | 1986-07-14 | 1986-07-14 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319697A true JPS6319697A (ja) | 1988-01-27 |
Family
ID=15811081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165370A Pending JPS6319697A (ja) | 1986-07-14 | 1986-07-14 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6319697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01271792A (ja) * | 1988-04-25 | 1989-10-30 | Ascii Corp | カラーディスプレイ装置およびその色信号形成回路 |
| JPH0421895A (ja) * | 1990-05-16 | 1992-01-24 | Sanyo Electric Co Ltd | 画像表示装置 |
-
1986
- 1986-07-14 JP JP61165370A patent/JPS6319697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01271792A (ja) * | 1988-04-25 | 1989-10-30 | Ascii Corp | カラーディスプレイ装置およびその色信号形成回路 |
| JPH0421895A (ja) * | 1990-05-16 | 1992-01-24 | Sanyo Electric Co Ltd | 画像表示装置 |
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