JPH052381A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH052381A JPH052381A JP3152716A JP15271691A JPH052381A JP H052381 A JPH052381 A JP H052381A JP 3152716 A JP3152716 A JP 3152716A JP 15271691 A JP15271691 A JP 15271691A JP H052381 A JPH052381 A JP H052381A
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- JP
- Japan
- Prior art keywords
- display
- brightness
- converter
- color
- control circuit
- Prior art date
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- Pending
Links
- 230000004075 alteration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003086 colorant Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【構成】 カラーパレット１０７の出力信号ラインとＤ
／Ａコンバータ１０８の入力信号ラインとの接続関係を
制御する輝度制御回路１１０を付加し、その接続関係制
御情報を輝度設定レジスタ１１１へのデータ設定によっ
て実現できるように構成する。 【効果】 色調あるいは全体輝度レベルのプログラム設
定を可能とし、しかも、瞬時に簡易に設定変更できる。
／Ａコンバータ１０８の入力信号ラインとの接続関係を
制御する輝度制御回路１１０を付加し、その接続関係制
御情報を輝度設定レジスタ１１１へのデータ設定によっ
て実現できるように構成する。 【効果】 色調あるいは全体輝度レベルのプログラム設
定を可能とし、しかも、瞬時に簡易に設定変更できる。
Description
【０００１】
【産業上の利用分野】本発明は図形表示装置に関し、特
に、表示制御部に関する。
に、表示制御部に関する。
【０００２】
【従来の技術】従来、この種の装置は、図３に示すよう
なブロックで構成されている。
なブロックで構成されている。
【０００３】マイクロプロセッサ３０１はマイクロプロ
グラムの実行部であり、メモリ３０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部３０３は上位装置とのインタフェ―スを制御する部分
である。
グラムの実行部であり、メモリ３０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部３０３は上位装置とのインタフェ―スを制御する部分
である。
【０００４】フレームバッファ３０４は表示画素情報を
格納する部分であり、各プレーンを１ビットに対応づけ
るカラーコードの形式でデータが構築される。
格納する部分であり、各プレーンを１ビットに対応づけ
るカラーコードの形式でデータが構築される。
【０００５】ドットシフタ３０６はフレームバッファ３
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
【０００６】カラーパレット３０７はドットシフタ３０
６の出力をアドレス情報として色諧調データを出力する
部分であり、フレームバッファ３０４のプレーン数に対
応したエントリィを有するテーブルメモリである。
６の出力をアドレス情報として色諧調データを出力する
部分であり、フレームバッファ３０４のプレーン数に対
応したエントリィを有するテーブルメモリである。
【０００７】Ｄ／Ａコンバータ３０８はカラーパレット
３０７が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
３０７が出力するディジタルな色諧調データをアナログ
ビデオ信号に変換する部分である。
【０００８】表示同期回路３０５はフレームバッファ３
０４の表示読み出しを制御するとともにＣＲＴ表示のた
めの同期信号を発生する部分であり、ＣＲＴ表示部３０
９は表示同期回路３０５から提供される同期信号によっ
て偏向制御し、Ｄ／Ａコンバータ３０８から提供される
アナログビデオ信号をブラウン管上に画面表示する部分
である。
０４の表示読み出しを制御するとともにＣＲＴ表示のた
めの同期信号を発生する部分であり、ＣＲＴ表示部３０
９は表示同期回路３０５から提供される同期信号によっ
て偏向制御し、Ｄ／Ａコンバータ３０８から提供される
アナログビデオ信号をブラウン管上に画面表示する部分
である。
【０００９】
【発明が解決しようとする課題】上述した従来の技術で
は、色調および輝度レベルの変更のためには、カラーパ
レットのパレットデータの変更を必要とし、表示動作に
支障を与えるという欠点がある。
は、色調および輝度レベルの変更のためには、カラーパ
レットのパレットデータの変更を必要とし、表示動作に
支障を与えるという欠点がある。
【００１０】
【課題を解決するための手段】本発明の図形表示装置
は、各プレーンを１ビットに対応づけるカラーコードの
形式で表示画素情報を格納する複数プレーン構成のフレ
ームバッファと、このフレームバッファの出力する表示
画素情報をアドレス情報として３種類の色諧調データを
出力するカラーパレットと、このカラーパレットが出力
する色諧調データをＤ／Ａコンバータの入力データと関
連づけることによって、赤，青，緑各色個別に輝度レベ
ルを制御する輝度制御回路と、前記色諧調データとＤ／
Ａコンバータの入力データとの関連づけ情報を保持する
輝度設定レジスタと、前記輝度制御回路が出力するディ
ジタルな色諧調データをアナログビデオ信号に変換する
Ｄ／Ａコンバータと、前記フレームバッファの表示読み
出しを制御するとともにＣＲＴ表示のための同期信号を
発生する表示同期回路とで表示制御部を構成したもので
ある。
は、各プレーンを１ビットに対応づけるカラーコードの
形式で表示画素情報を格納する複数プレーン構成のフレ
ームバッファと、このフレームバッファの出力する表示
画素情報をアドレス情報として３種類の色諧調データを
出力するカラーパレットと、このカラーパレットが出力
する色諧調データをＤ／Ａコンバータの入力データと関
連づけることによって、赤，青，緑各色個別に輝度レベ
ルを制御する輝度制御回路と、前記色諧調データとＤ／
Ａコンバータの入力データとの関連づけ情報を保持する
輝度設定レジスタと、前記輝度制御回路が出力するディ
ジタルな色諧調データをアナログビデオ信号に変換する
Ｄ／Ａコンバータと、前記フレームバッファの表示読み
出しを制御するとともにＣＲＴ表示のための同期信号を
発生する表示同期回路とで表示制御部を構成したもので
ある。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の図形表示装置の一実施例の
ブロック図である。
ブロック図である。
【００１３】マイクロプロセッサ１０１はマイクロプロ
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
グラムの実行部であり、メモリ１０２はマイクロプログ
ラムおよびデータの格納部であり、インタフェ―ス制御
部１０３は上位装置とのインタフェ―スを制御する部分
である。すなわち、マイクロプロセッサ１０１はマイク
ロプログラムを実行することによって上位装置からの図
形表示命令を解釈し表示情報を画素パターンに展開し、
フレームバッファ１０４に格納する。
【００１４】フレームバッファ１０４は各プレーンを１
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわ
ち、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色
（Ｐはフレームバッファのプレーン数）の表示性能を実
現するためには少なくともＭ×Ｎビット／プレーンでプ
レーン数Ｐのフレームバッファを構成する必要がある。
ビットに対応づけるカラーコードの形式で表示画素情報
を格納する複数プレーン構成のメモリである。すなわ
ち、Ｍ画素×Ｎラインの表示分解能で同時表現色２Ｐ色
（Ｐはフレームバッファのプレーン数）の表示性能を実
現するためには少なくともＭ×Ｎビット／プレーンでプ
レーン数Ｐのフレームバッファを構成する必要がある。
【００１５】ドットシフタ１０６はフレームバッファ１
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
０４から読み出される表示画素情報を画素シリアルな情
報に変換する部分である。
【００１６】カラーパレット１０７はフレームバッファ
１０４が出力する表示画素情報をアドレス情報として３
種類の色諧調データを出力するテーブルメモリであり、
２Ｐのエントリィを有する。
１０４が出力する表示画素情報をアドレス情報として３
種類の色諧調データを出力するテーブルメモリであり、
２Ｐのエントリィを有する。
【００１７】輝度制御回路１１０はカラーパレット１０
７が出力する色諧調データをＤ／Ａコンバータ１０８の
入力データと関連づけることによって赤，青，緑各色個
別に輝度レベルを制御する部分であり、輝度設定レジス
タ１１１はマイクロプロセッサ１０１が設定する色諧調
データとＤ／Ａコンバータ入力データとの関連づけ情報
を保持し輝度制御回路１１０を制御する部分である。
７が出力する色諧調データをＤ／Ａコンバータ１０８の
入力データと関連づけることによって赤，青，緑各色個
別に輝度レベルを制御する部分であり、輝度設定レジス
タ１１１はマイクロプロセッサ１０１が設定する色諧調
データとＤ／Ａコンバータ入力データとの関連づけ情報
を保持し輝度制御回路１１０を制御する部分である。
【００１８】Ｄ／Ａコンバータ１０８は輝度制御回路１
１０が出力するディジタルな色諧調データをアナログビ
デオ信号に変換する部分である。
１０が出力するディジタルな色諧調データをアナログビ
デオ信号に変換する部分である。
【００１９】表示同期回路１０５はフレームバッファ１
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
０４の表示読み出しを制御するとともに表示同期のため
の同期信号を発生する部分であり、ＣＲＴ表示部１０９
は表示同期回路１０５から提供される同期信号によって
偏向制御し、Ｄ／Ａコンバータ１０８から提供されるア
ナログビデオ信号をブラウン管上に画面表示する部分で
ある。
【００２０】図２は輝度制御回路１１０の動作を、カラ
ーパレット１０７出力とＤ／Ａコンバータ１０８入力と
の関係で図示したものである。
ーパレット１０７出力とＤ／Ａコンバータ１０８入力と
の関係で図示したものである。
【００２１】すなわち、カラーパレット１０７の各出力
ライン（Ｌｂ０〜Ｌｂ７）および論理“０”ラインがＤ
／Ａコンバータ１０８の各入力ライン（Ｄｂ１〜Ｄｂ
９）に１対１接続され、その接続関係は輝度設定レジス
タ１１１の保持情報（図２中の０〜９）に従う。
ライン（Ｌｂ０〜Ｌｂ７）および論理“０”ラインがＤ
／Ａコンバータ１０８の各入力ライン（Ｄｂ１〜Ｄｂ
９）に１対１接続され、その接続関係は輝度設定レジス
タ１１１の保持情報（図２中の０〜９）に従う。
【００２２】例えば、輝度設定レジスタ１１１の保持情
報が０の場合、Ｌｂ０―Ｌｂ０，Ｌｂ１―Ｌｂ１，Ｌｂ
２―Ｌｂ２，Ｌｂ３―Ｌｂ３，Ｌｂ４―Ｌｂ４，Ｌｂ５
―Ｌｂ５，Ｌｂ６―Ｌｂ６，Ｌｂ７―Ｌｂ７，“０”―
Ｄｂ８，“０”―Ｄｂ９の接続関係となる。
報が０の場合、Ｌｂ０―Ｌｂ０，Ｌｂ１―Ｌｂ１，Ｌｂ
２―Ｌｂ２，Ｌｂ３―Ｌｂ３，Ｌｂ４―Ｌｂ４，Ｌｂ５
―Ｌｂ５，Ｌｂ６―Ｌｂ６，Ｌｂ７―Ｌｂ７，“０”―
Ｄｂ８，“０”―Ｄｂ９の接続関係となる。
【００２３】以上の動作により、輝度設定レジスタ１１
１へのプログラム設定だけで色調あるいは全体輝度レベ
ルが変更される。
１へのプログラム設定だけで色調あるいは全体輝度レベ
ルが変更される。
【００２４】
【発明の効果】以上説明したように、本発明は、カラー
パレットの出力信号ラインとＤ／Ａコンバータの入力信
号ラインとの接続関係を制御する輝度制御回路を付加
し、その接続関係制御情報を輝度設定レジスタへのデー
タ設定によって実現できるように構成することによっ
て、色調あるいは全体輝度レベルのプログラム設定を可
能とし、しかも、瞬時に簡易に設定変更できる効果を奏
する。
パレットの出力信号ラインとＤ／Ａコンバータの入力信
号ラインとの接続関係を制御する輝度制御回路を付加
し、その接続関係制御情報を輝度設定レジスタへのデー
タ設定によって実現できるように構成することによっ
て、色調あるいは全体輝度レベルのプログラム設定を可
能とし、しかも、瞬時に簡易に設定変更できる効果を奏
する。
【図１】本発明の一実施例のブロック図である。
【図２】図１中の輝度制御回路の動作を示す図である。
【図３】従来例のブロック図である。
１０１ マイクロプロセッサ
１０２ メモリ
１０３ インタフェ―ス制御部
１０４ フレームバッファ
１０５ 表示同期回路
１０６ ドットシフタ
１０７ カラーパレット
１０８ Ｄ／Ａコンバータ
１０９ ＣＲＴ表示部
１１０ 輝度制御回路
１１１ 輝度設定レジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ０９Ｇ 5/10 Ｚ 8121−5Ｇ
5/36 8121−5Ｇ
Claims (2)
- 【請求項１】 各プレーンを１ビットに対応づけるカラ
ーコードの形式で表示画素情報を格納する複数プレーン
構成のフレームバッファと、このフレームバッファの出
力する表示画素情報をアドレス情報として３種類の色諧
調データを出力するカラーパレットと、このカラーパレ
ットが出力する色諧調データをＤ／Ａコンバータの入力
データと関連づけることによって、赤，青，緑各色個別
に輝度レベルを制御する輝度制御回路と、前記色諧調デ
ータとＤ／Ａコンバータの入力データとの関連づけ情報
を保持する輝度設定レジスタと、前記輝度制御回路が出
力するディジタルな色諧調データをアナログビデオ信号
に変換するＤ／Ａコンバータと、前記フレームバッファ
の表示読み出しを制御するとともにＣＲＴ表示のための
同期信号を発生する表示同期回路とで表示制御部を構成
した図形表示装置。 - 【請求項２】 マイクロプログラムを実行することによ
って上位装置からの図形表示命令を解釈し表示情報を画
素パターンに展開し、前記フレームバッファに格納する
マイクロプロセッサを具備することを特徴とする請求項
１記載の図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152716A JPH052381A (ja) | 1991-06-25 | 1991-06-25 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152716A JPH052381A (ja) | 1991-06-25 | 1991-06-25 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052381A true JPH052381A (ja) | 1993-01-08 |
Family
ID=15546597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152716A Pending JPH052381A (ja) | 1991-06-25 | 1991-06-25 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052381A (ja) |
-
1991
- 1991-06-25 JP JP3152716A patent/JPH052381A/ja active Pending
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