JPH02156293A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH02156293A JPH02156293A JP63310899A JP31089988A JPH02156293A JP H02156293 A JPH02156293 A JP H02156293A JP 63310899 A JP63310899 A JP 63310899A JP 31089988 A JP31089988 A JP 31089988A JP H02156293 A JPH02156293 A JP H02156293A
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- JP
- Japan
- Prior art keywords
- color
- pallet
- frame buffer
- display
- color palette
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000003086 colorant Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１五匪ヱ
本発明は図形表示装置に関し、特にカラー情報を表示す
る図形表示装置に関するものである。
る図形表示装置に関するものである。
疋克弦１
従来の図形表示装置の例が第３図に示されている。マイ
クロプロセッサ１はマイクロプログラムの実行部であり
、メモリ２はマイクロプログラム及びデータの格納部で
ある。インタフェース制御部３は上位装置（図示せず）
とのインタフェースを制御する部分である。
クロプロセッサ１はマイクロプログラムの実行部であり
、メモリ２はマイクロプログラム及びデータの格納部で
ある。インタフェース制御部３は上位装置（図示せず）
とのインタフェースを制御する部分である。
フレームバッファ４は表示画素情報を格納する部分であ
り、カラー表示が例えば２５６色の表示が可能な場合、
このフレームバッファ４は第４図に示す様な８プレーン
からなる。各プレーンは少くともビットマツプのカラー
モニタの容量分を有しており、第４図の例は横１２８０
ピクセル、縦１０２４ピクセルの同時２５６色表示のカ
ラーモニタの場合のカラー用フレームバヅファの構成で
ある。＃０〜＃７の８個のプレーンを有し、各プレーン
は横２０４８ビット（このうち１２８０を使用） 、ｆ
ｉ１０２４ビットからなる。
り、カラー表示が例えば２５６色の表示が可能な場合、
このフレームバッファ４は第４図に示す様な８プレーン
からなる。各プレーンは少くともビットマツプのカラー
モニタの容量分を有しており、第４図の例は横１２８０
ピクセル、縦１０２４ピクセルの同時２５６色表示のカ
ラーモニタの場合のカラー用フレームバヅファの構成で
ある。＃０〜＃７の８個のプレーンを有し、各プレーン
は横２０４８ビット（このうち１２８０を使用） 、ｆ
ｉ１０２４ビットからなる。
これ等各プレーンの対応ビットである８ビットによりカ
ラーコードが表示されるようになっており、この８ビッ
トのカラーコードがドツトシフタ６によりシリアルな情
報とされる。この８ビットシリアルデータがカラーパレ
ット７のアドレス入力となる。
ラーコードが表示されるようになっており、この８ビッ
トのカラーコードがドツトシフタ６によりシリアルな情
報とされる。この８ビットシリアルデータがカラーパレ
ット７のアドレス入力となる。
このカラーパレット７は２５Ｇ（２”）の色１ｔｔＪｉ
ｌデータを各エントリに有しており、例えば第５図に示
す様なテーブルメモリ構成である。フレームバッファ４
からの８ビットカラーコードにより索引される２５６個
のエントリを有し、各エントリはＲ（赤）、Ｇ（緑）、
Ｂ（青）の輝度を８ビットで与えるものである。
ｌデータを各エントリに有しており、例えば第５図に示
す様なテーブルメモリ構成である。フレームバッファ４
からの８ビットカラーコードにより索引される２５６個
のエントリを有し、各エントリはＲ（赤）、Ｇ（緑）、
Ｂ（青）の輝度を８ビットで与えるものである。
このカラーパレット７の色階調ディジタルデータはＤ／
Ａコンバータ８によりアナログビデオ信号に変換され、
表示同期回路５の制御によってＣＲ７表示部９にてカラ
ー表示されることになる。
Ａコンバータ８によりアナログビデオ信号に変換され、
表示同期回路５の制御によってＣＲ７表示部９にてカラ
ー表示されることになる。
上述した従来の図形表示装！では、マイクロプロセッサ
１によってパレットデータをカラーパレット７へ格納す
るためには長時間を必要とし、よってパレットデータの
全てをカラーパレットヘセットするまでに、図形表示動
作ができなくなるという欠点がある。
１によってパレットデータをカラーパレット７へ格納す
るためには長時間を必要とし、よってパレットデータの
全てをカラーパレットヘセットするまでに、図形表示動
作ができなくなるという欠点がある。
良肌座ｌ旬
そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とおするところは、図
形表示動作に影響を与えることなくパレットデータの更
新設定が可能な図形表示装置を提供することにムる。
なされたものであって、その目的とおするところは、図
形表示動作に影響を与えることなくパレットデータの更
新設定が可能な図形表示装置を提供することにムる。
１匪百１羞
本発明によれば、Ｐ（Ｐは１以上の整数）のプレーンか
らなり、各プレーンを夫々１ビットに対応付けるＰビッ
トのカラーコードの形式で表示画素情報を格納するフレ
ームバッファと、前記フレームバッファの出力によりア
ドレスされる２′個のエントリを有し、各エントリに予
め定められたアドレスコードを格納した第１のカラーパ
レットと、前記アドレスコードによりアドレスされる２
′個のエントリを有し、各エントリに予め定められた表
示色データを格納した第２のカラーパレットとを含み、
この第２のカラーパレットの出力に従って図形表示をな
すようにしたことを特徴とする図形表示装！が得られる
。
らなり、各プレーンを夫々１ビットに対応付けるＰビッ
トのカラーコードの形式で表示画素情報を格納するフレ
ームバッファと、前記フレームバッファの出力によりア
ドレスされる２′個のエントリを有し、各エントリに予
め定められたアドレスコードを格納した第１のカラーパ
レットと、前記アドレスコードによりアドレスされる２
′個のエントリを有し、各エントリに予め定められた表
示色データを格納した第２のカラーパレットとを含み、
この第２のカラーパレットの出力に従って図形表示をな
すようにしたことを特徴とする図形表示装！が得られる
。
Ｕ贋
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である図形表示装置のブロッ
ク図であり、第３図と同等部分は同一符号により示して
いる。マイクロプロセッサ１はマイクロプログラムの実
行部であり、メモリ２はマイクロプログラム及びデータ
の格納部であり、インタフェース制御部３は上位装置と
のインタフェースを制御する部分である。すなわち、マ
イクロプロセッサ１はマイクロプログラムを実行するこ
とによって上位装置からの図形表示命令を解釈し、表示
情報を画素パターンに展開し、フレームバッファ４に格
納する。
ク図であり、第３図と同等部分は同一符号により示して
いる。マイクロプロセッサ１はマイクロプログラムの実
行部であり、メモリ２はマイクロプログラム及びデータ
の格納部であり、インタフェース制御部３は上位装置と
のインタフェースを制御する部分である。すなわち、マ
イクロプロセッサ１はマイクロプログラムを実行するこ
とによって上位装置からの図形表示命令を解釈し、表示
情報を画素パターンに展開し、フレームバッファ４に格
納する。
フレームバッファ４は各プレーンを１ビットに対応付け
るカラーコードの形式で表示画素情報を格納する複数プ
レーン構成のメモリである。すなわち、Ｍ画素ＸＮライ
ンの表示分解能で同時表現色２′色の表示性能を実現す
るためには、少くともＭＸＮビット／プレーンでプレー
ン数Ｐのフレームバッファを構成する必要がある。
るカラーコードの形式で表示画素情報を格納する複数プ
レーン構成のメモリである。すなわち、Ｍ画素ＸＮライ
ンの表示分解能で同時表現色２′色の表示性能を実現す
るためには、少くともＭＸＮビット／プレーンでプレー
ン数Ｐのフレームバッファを構成する必要がある。
ドツトシフタ６はフレームバッファ４から読出される表
示画素情報を画素シリアルな情報に変換する部分である
。
示画素情報を画素シリアルな情報に変換する部分である
。
カラーパレット１０はフレームバッファ４が出力する表
示画素情報をアドレス情報としてカラーパレット７のア
ドレス情報を出力するテーブルメモリであり、２Ｆのエ
ントリを有する。カラーパレット７はカラーパレット１
０の出力データをアドレス情報として色階調データを出
力するテーブルメモリであり、２′のエントリを有する
。
示画素情報をアドレス情報としてカラーパレット７のア
ドレス情報を出力するテーブルメモリであり、２Ｆのエ
ントリを有する。カラーパレット７はカラーパレット１
０の出力データをアドレス情報として色階調データを出
力するテーブルメモリであり、２′のエントリを有する
。
Ｄ／Ａコンバータ８はカラーパレット７が出力するディ
ジタルな色１１ＦＩＩデータをアナログビデオ信号に変
換する部分である０表示量期回路５はフレームバッファ
４の表示読出しを制御するとともにＣＲＴ表示のための
同期信号を発生する部分であり、ＣＲ７表示部９は表示
同期回路５から提供される同期信号によって偏向制御し
、Ｄ／Ａコンバーク８から提供されるアナログビデオ信
号７をブラウン管上に画面表示する部分である。
ジタルな色１１ＦＩＩデータをアナログビデオ信号に変
換する部分である０表示量期回路５はフレームバッファ
４の表示読出しを制御するとともにＣＲＴ表示のための
同期信号を発生する部分であり、ＣＲ７表示部９は表示
同期回路５から提供される同期信号によって偏向制御し
、Ｄ／Ａコンバーク８から提供されるアナログビデオ信
号７をブラウン管上に画面表示する部分である。
第２図はフレームバッファ４から出力される表示画素情
報、すなわちカラーコードがカラーパレット１０及びカ
ラーパレット７を参照することにより、ディジタルな色
階調データに変換されるメカニズムを示したものである
。カラーコード：ＡＢ（旧でカラーパレット１０が参照
されてＣＤ（ＩＩ）を出力する。更に、ＣＤ（ＩＩ）に
よってカラーパレット７が参照され、ＲＥＤ ： ａｌ
ｂｌ（旧、ＧＲＮ ： ａ２ ｂ２（Ｈ）、 ＢＬＵ
： ａ３ ｂ３（旧を出力する。
報、すなわちカラーコードがカラーパレット１０及びカ
ラーパレット７を参照することにより、ディジタルな色
階調データに変換されるメカニズムを示したものである
。カラーコード：ＡＢ（旧でカラーパレット１０が参照
されてＣＤ（ＩＩ）を出力する。更に、ＣＤ（ＩＩ）に
よってカラーパレット７が参照され、ＲＥＤ ： ａｌ
ｂｌ（旧、ＧＲＮ ： ａ２ ｂ２（Ｈ）、 ＢＬＵ
： ａ３ ｂ３（旧を出力する。
以上の動作によってカラーコード： ＡＢ（旧はａｌｂ
ｌ（ＩＩ）の赤成分、 ａ２ ｂ２（旧の緑成分、ａ３
ｂ３（旧の青成分の混合色で画面表示される。
ｌ（ＩＩ）の赤成分、 ａ２ ｂ２（旧の緑成分、ａ３
ｂ３（旧の青成分の混合色で画面表示される。
九哩曵１羞
以上説明したように本発明によれば、フレームバッファ
と色ｖａ調データ出力のため第２のカラーパレットとの
間に、カラーコードとカラーパレットのエントリとの関
係を定義するテーブルメモリである第１のカラーパレッ
トを付加する事により、カラーコードと色階調データと
の関係をより柔軟に定義することかでき、しかも簡易に
高速に設定変更出来るという効果がある。
と色ｖａ調データ出力のため第２のカラーパレットとの
間に、カラーコードとカラーパレットのエントリとの関
係を定義するテーブルメモリである第１のカラーパレッ
トを付加する事により、カラーコードと色階調データと
の関係をより柔軟に定義することかでき、しかも簡易に
高速に設定変更出来るという効果がある。
この場合、第１のカラーパレットの設定変更は、第２の
カラーパレットに比較して３分の１の時間で可能であり
、従って、ＣＲＴの垂直帰線期間内での設定変更が可能
であるので、表示動作に支障を与えることなくカラーパ
レットの設定変更が可能となるのである。
カラーパレットに比較して３分の１の時間で可能であり
、従って、ＣＲＴの垂直帰線期間内での設定変更が可能
であるので、表示動作に支障を与えることなくカラーパ
レットの設定変更が可能となるのである。
第１図は本発明の実施例のブロック図、第２図は第１図
のフレームバッファ４とカラーパレット７．１０との関
係を示した図、第３図は従来の図形表示装置のブロック
図、第４図はフレームバッファの構成例を示す図、第５
図はカラーパレットの内容を示す図である。 主要部分の符号の説明 ４・・・・・・フレームバッファ ７．１０・・・・・・カラーパレット ９・・・・・・ＣＲＴ表示部 第４図 第５図
のフレームバッファ４とカラーパレット７．１０との関
係を示した図、第３図は従来の図形表示装置のブロック
図、第４図はフレームバッファの構成例を示す図、第５
図はカラーパレットの内容を示す図である。 主要部分の符号の説明 ４・・・・・・フレームバッファ ７．１０・・・・・・カラーパレット ９・・・・・・ＣＲＴ表示部 第４図 第５図
Claims (1)
- （１）Ｐ（Ｐは１以上の整数）のプレーンからなり、各
プレーンを夫々１ビットに対応付けるＰビットのカラー
コードの形式で表示画素情報を格納するフレームバッフ
ァと、前記フレームバッファの出力によりアドレスされ
る２＾Ｐ個のエントリを有し、各エントリに予め定めら
れたアドレスコードを格納した第１のカラーパレットと
、前記アドレスコードによりアドレスされる２＾Ｐ個の
エントリを有し、各エントリに予め定められた表示色デ
ータを格納した第２のカラーパレットとを含み、この第
２のカラーパレットの出力に従って図形表示をなすよう
にしたことを特徴とする図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310899A JPH02156293A (ja) | 1988-12-08 | 1988-12-08 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310899A JPH02156293A (ja) | 1988-12-08 | 1988-12-08 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156293A true JPH02156293A (ja) | 1990-06-15 |
Family
ID=18010724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310899A Pending JPH02156293A (ja) | 1988-12-08 | 1988-12-08 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156293A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167392A (ja) * | 1986-12-29 | 1988-07-11 | 住友電気工業株式会社 | 表示信号処理装置 |
-
1988
- 1988-12-08 JP JP63310899A patent/JPH02156293A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167392A (ja) * | 1986-12-29 | 1988-07-11 | 住友電気工業株式会社 | 表示信号処理装置 |
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