JPH087555B2

JPH087555B2 - 表示合成装置

Info

Publication number: JPH087555B2
Application number: JP1204054A
Authority: JP
Inventors: 市郎大橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-08-07
Filing date: 1989-08-07
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH0367296A

Description

【発明の詳細な説明】技術分野本発明は表示合成装置に関し、特に図形表示装置の表
示合成方式に関するものである。

従来技術従来のこの種の装置は第３図に示すようなブロックで
構成されている。図において、マイクロプロセッサ１は
マイクロプログラムの実行部であり、メモリ２はマイク
ロプログラム及びデータの格納部であり、インタフェー
ス制御部３は上位装置とのインタフェースを制御する部
分である。

フレームバッファ＃１（４）及び＃２（５）は表示画
素情報を格納する部分であり、複数プレーンからなり各
プレーンを１ビットに対応づけるカラーコードの形式で
データが構築されている。

カラーパレット＃１（11）及び＃２（12）はフレーム
バッファ＃１及び＃２の出力を夫々アドレス情報として
色階調データを出力する部分であり、フレームバッファ
4,5のプレーン数に対応したエントリを有するテーブル
メモリである。

表示合成回路14はフレームバッファ選択メモリ６の選
択情報に応じてカラーパレット＃1,＃２の色階調データ
を選択的に合成するためのものである。D/Aコンバータ1
5は表示合成回路14からのディジタルな色皆調データを
アナログビデオ信号に変換する部分である。

表示同期回路13はフレームバッファ4,5の読出し及び
フレームバッファ選択メモリ６の読出しを制御すると共
にCRT表示部16の表示のための同期信号を発生する部分
である。

表示合成回路14は例えば第４図に示す様な構成となっ
ており、フレームバッファ選択メモリ６の内容が“1"の
場合、アンドゲート41がオンとなり、カラーパレット＃
１の出力がオアゲート43を介して出力される。また、フ
レームバッファ選択メモリ６の内容が“0"の場合、アン
ドゲート42がオンとなって、カラーパレット＃２の出力
がオアゲート43を介して出力される。

この場合、フレームバッファ＃1,2が共に８プレーン
構成で、１画素が８ビットであれば、第４図に示す回路
は、R,G,Bの各色８ビットずつ必要となり、合計24ビッ
ト分の24回路必要となる。

この様に、従来の表示合成装置では、合成すべき論理
信号の入力ビット幅が広いので、表示合成回路14の金物
量が増大してコストアップの要因となる。また、単純合
成方式（第３図の例では、調理和合成方式）であるの
で、表示合成の柔軟性に欠けるという欠点がある。

発明の目的本発明の目的は、表示合成の柔軟性を大幅に向上せし
めると共に金物量の削減を図ってローコスト化を可能と
した表示合成装置を提供することである。

発明の構成本発明によれば、各プレーンを１ビットに対応づける
コード形式で表示画像情報を格納する複数プレーン構成
の第１及び第２のフレームバッファと、前記第１及び第
２のフレームバッファの表示画像情報により夫々アドレ
スされて色階調データを出力する第１及び第２のカラー
パレットを有し、これ等第１及び第２のカラーパレット
の出力を合成して単一の表示器に表示するようにした図
形表示装置の表示合成装置であって、前記第１及び第２
のカラーパレットの所定アドレスを夫々指定する第１及
び第２のアドレス指定手段と、前記第１及び第２のカラ
ーパレットのアドレスとして、前記第１及び第２のフレ
ームバッファの格納情報を用いるか前記第１及び第２の
アドレス指定手段のアドレス情報を用いるかを表示画素
単位に指示する手段とを有することを特徴とする表示合
成装置が得られる。

実施例次に本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例のブロック図である。マイ
クロプロセッサ１はマイクロプログラムの実行部であ
り、メモリ２はマイクロプログラム及びデータの格納部
であり、インタフェース制御部３は上位装置とのインタ
フェースを制御する部分である。すなわち、マイクロプ
ロセッサ１はマイクロプログラムを実行することによっ
て上位装置からの図形表示命令を解釈し、表示情報を画
素パターンに展開し、フレームバッファ＃１（４）、あ
るいはフレームバッファ＃２（５）に格納する。

フレームバッファ＃1,＃２は各プレーンを１ビットに
対応ずけるカラーコードの形式で表示画素情報を格納す
る複数プレーン構造のメモリである。すなわち、Ｍ画素
×Ｎラインの表示分解能で同時表現色2^P色の表示性能を
実現するためには、少くともＭ×Ｎビット／プレーンで
プレーン数Ｐのフレームバッファを構成する必要があ
る。

アドレスレジスタ＃１（７）はカラーパレット＃１
（11）の特定アドレス情報を指定するレジスタであり、
アドレスレジスタ＃２（８）はカラーパレット＃２（1
2）の特定アドレス情報を指定するレジスタである。

アドレス切替回路＃１（９）はカラーパレット＃１
（11）のアドレス情報をフレームバッファ＃１（４）で
与えるか、アドレスレジスタ＃１（７）で与えるかを選
択制御する部分であり、アドレス切替回路＃２（10）は
カラーパレット＃２（12）のアドレス情報をフレームバ
ッファ＃２（５）で与えるか、アドレスレジスタ＃２
（８）で与えるかを選択制御する部分である。

カラーパレット＃１はアドレス切替回路＃１（９）の
出力をアドレス情報として色階調データを出力するテー
ブルメモリであり、カラーパレット＃２はアドレス切替
回路＃２（10）の出力をアドレス情報として色階調デー
タを出力するテーブルメモリである。これ等テーブルメ
モリは2^P（Ｐはフレームバッファ＃１及び＃２のプレー
ン数）のエントリを有し、表示動作時、RED,GREEN,BLUE
の３種の色階調データを出力する。

フレームバッファ選択メモリ６はアドレス切替回路＃
１（９）及び＃２（10）に対して画素単位に選択情報を
与えるメモリである。

表示合成回路14は、カラーパレット＃１と＃２との出
力データ間で、マイクロプロセッサ１が指定する論理合
成をする部分であり、D/Aコンバータ15は表示合成回路1
4が出力するディジタルな色階調データをアナログビデ
オ信号に変換する部分である。

以上の動作によって、フレームバッファ＃１（４）と
＃２（５）の格納表示情報が、フレームバッファ選択メ
モリ６の格納情報の制御を受けて論理合成され、CRT表
示部16に画面表示される。

第５図は第１図の表示合成回路14の具体例を示す回路
図であり、カラーパレット＃1,＃２の各出力を２入力と
するオアゲート53のみからなる。もっとも、R,G,B各８
ビットであれば、合計24ビットで第５図の回路が24回路
必要となる。

第６図はアドレス切替回路＃１（９）及び＃２（10）
の具体例を示す図であり、フレームバッファ選択メモリ
６の内容が“1"であれば、アンドゲート61がオンとなっ
てフレームバッファ＃１（若しくは＃２）の出力がオア
ゲート63を介して出力され、“0"であれば、アンドゲー
ト62がオンとなってアドレスレジス＃１（若しくは＃
２）の出力がオアゲート63を介して出力される。

この第６図に示した回路は、フレームバッファ＃1,＃
２を各８ビットで256色表示とすれば、８ビット×２＝1
6個必要となる。

第２図はマイクロプロセッサ１が表示合成回路14に論
理和を指定し、アドレスレジスタ＃１及び＃２に00_Hを
格納し、カラーパレット＃１及び＃２に00_H,00_H,00_Hを
格納した場合の表示合成メカニズムを図示したものであ
る。

すなわち、第２図（Ａ）のようにフレームバッファ選
択メモリ６の内容が論理“0"の表示領域には、フレーム
バッファ＃１の格納情報が、第２図（Ｂ）のように論理
“1"の表示領域には、フレームバッファ＃２の格納情報
が夫々表示される。

以上述べた如く、従来技術においては、表示合成回路
として、第４図に示す回路が24個必要であるが、本実施
例では、第５図に示す回路が24個必要でかつ第６図に示
す回路が16個必要となる。よって、本発明によるものが
明らかにハードウェア量は少なくなって有利となる。

尚、本実施例では、論理和合成として単純合成（表示
切替）としているが、複雑な合成（排他的調理和合成
等）を考えると、ハードウェア量の差は更に大となって
有利である。

また、本実施例において示した如く、カラーパレット
の特定領域（アドレスレジスタ＃1,＃２で指定される領
域）の内容を工夫し、更に表示合成回路への指定論理を
工夫することにより、合成方法等が柔軟となるものであ
る。

発明の効果叙上の如く、本発明によれば、カラーパレットのアド
レスをフレームバッファの格納情報にて指定するか、レ
ジスタにより特定アドレスによって指定するかを、表示
画素単位に選択制御するようにしているので、２つのフ
レームバッファの格納情報の表示合成が、低コストでか
つ柔軟に可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の表示合成のメカニズムを示す図、第３図は従
来技術を示すブロック図、第４図は従来の表示合成回路
の例を示す図、第５図は本発明の実施例の表示合成回路
の例を示す図、第６図はアドレス切替回路の例を示す図
である。主要部分の符号の説明 4,5……フレームバッファ６……フレームバッファ選択メモリ 7,8……アドレスレジスタ 9,10……アドレス切替回路 11,12……カラーパレット 14……表示合成回路

Claims

【特許請求の範囲】

【請求項１】各プレーンを１ビットに対応づけるコード
形式で表示画像情報を格納する複数プレーン構成の第１
及び第２のフレームバッファと、前記第１及び第２のフ
レームバッファの表示画像情報により夫々アドレスされ
て色階調データを出力する第１及び第２のカラーパレッ
トを有し、これ等第１及び第２のカラーパレットの出力
を合成して単一の表示器に表示するようにした図形表示
装置の表示合成装置であって、前記第１及び第２のカラ
ーパレットの所定アドレスを夫々指定する第１及び第２
のアドレス指定手段と、前記第１及び第２のカラーパレ
ットのアドレスとして、前記第１及び第２のフレームバ
ッファの格納情報を用いるか前記第１及び第２のアドレ
ス指定手段のアドレス情報を用いるかを表示画素単位に
指示する手段とを有することを特徴とする表示合成装
置。