JPS6360395B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 この発明は、ビデオ デイスプレイ プロセツ
サ、特に、単一の半導体基板に集積されたビデオ
デイスプレイ プロセツサに関する。

(ロ) 従来の技術 従来のビデオ デイスプレイ システム、特
に、その表示装置に、その背景上を任意の方向に
移動できる前景を表示するビデオ デイスプレイ
システムとして以下のようなものが知られてい
る。

従来のビデオ デイスプレイ システムの第１
の例は、中央処理装置と表示装置と外部ランダム
アクセス メモリとビデオ デイスプレイ プ
ロセツサとを含んで構成されている。表示装置の
画面は、Ｍ列、Ｎ行の小領域に分割されており、
各小領域は複数のビデオ表示要素（ピクセル）、
例えば８ピクセル×８ピクセルにて構成されてい
る。外部ランダム アクセス メモリには、パタ
ーン名称テーブル（表）とパターン発生テーブル
とが設定されており、パターン発生テーブルに
は、上記例では各列８バイトを必要とするパター
ン情報が所定数記憶されている。各パターン情報
は、記号、文字、模様等を「１」値と「０」値と
の組合せで表現したものであり、各「１」値また
は「０」値は各ピクセルに対応している。例え
ば、「一」なる文字を表わすパターン情報は、第
１乃至第３バイトおよび第６乃至第８バイトを全
て「０」値とし、第４および第５バイトに「０、
1.1.1.1.1.1.0」のデイジタル値で構成されている。
一方、パターン名称テーブルには各小領域に表示
すべき記号等を記憶しているパターン発生テーブ
ルの先頭アドレスが順次記憶されており、Ｍ列、
Ｎ行の小領域で構成される画面の場合、パターン
名称テーブルはＭ×Ｎ個の先頭アドレスにて構成
されている。例えば、画面の最左列の最上部の小
領域に「一」なる文字（例えば、パターン発生テ
ーブル中2050番地から始まる８バイトにパターン
情報が記憶されているとする）を表わそうとする
場合、パターン名称テーブルの前記小領域に対応
する所には、パターン発生テーブルの先頭番地
「2050」を示すデイジタル値が記憶されることに
なる。

したがつて、ビデオ デイスプレイ プロセツ
サは、各小領域毎に第１サイクルでパターン名称
テーブルにアクセスし、該パターン名称テーブル
から表示すべき記号等のパターン情報を記憶して
いるパターン発生テーブルの先頭アドレスを読み
出してくる。続く第２サイクルでは、該先頭アド
レスに基きパターン情報を読み出し、該パターン
情報に基き表示装置に出力信号を送るものであ
る。

このような従来のビデオ デイスプレイ シス
テムにて、最左列、最上部の小領域（０列、０
行）に表示されている前景模様を画面を斜行させ
て最右列、最下部の小領域まで移動させるには、
中央処理装置により０列、０行の小領域に対応す
るパターン名称テーブル中のアドレスを無模様、
あるいは他の背景模様を記憶しているパターン発
生テーブル中の特定先頭アドレスに書き換え、次
いで、１列、１行の小領域に対応するパターン名
称テーブル中のアドレスを前記前景模様を記憶し
ているパターン発生テーブル中の先頭アドレスに
書き換える。さらに、前景模様の移動に伴い、順
次前景模様を記憶しているパターン発生テーブル
中の先頭アドレスを無模様、あるいは他の背景模
様を記憶しているパターン発生テーブル中の先頭
アドレスに書き換えてゆけばよい。

次に、従来のビデオ デイスプレイ システム
の第２の例について説明する。この第２の例も、
中央処理装置と表示装置と、外部メモリと、ビデ
オ デイスプレイ プロセツサとを含む構成であ
り、外部メモリには画面の各ピクセルに表示すべ
き色のカラーコードを各ピクルスに対応させて記
憶している。したがつて、画面の最左列、最上部
の64ピクセルに表示している前景模様を最右列、
最下部まで、画面を斜行させて移動させるには、
中央処理装置は、前景模様が１ピクセル動く毎
に、30ピクセル分のカラーコードを書き換えなけ
ればならない。

(ハ) 発明が解決しようとする問題点 上記従来のビデオ デイスプレイ システムの
第１の例においては、前景模様の移動に際して
は、中央処理装置はパターン名称テーブル中の先
頭アドレスのみ書き換えればよいので、中央処理
装置の実行しなければならない演算数は少なくて
よいものの、前景模様は小領域を単位として移動
するので、前景模様の移動が不自然になるという
問題点があつた。

一方、第２の例においては、前景模様が画素単
位で移動できるため、その動作は滑かで、自然で
あるものの、中央処理装置の実行しなければなら
ない演算数が多くなるという問題点があるうえ、
各画素毎にカラーコードを対応させなければなら
ないので、外部メモリの記憶容量を大きくしなけ
ればならないという問題点もあつた。

(ニ) 問題点を解決するための手段 本発明に係るビデオ デイスプレイ プロセツ
サは、中央処理装置により指定されるアドレスを
一時的に記憶するアドレス レジスタと中央処理
装置から送られるデータを一時的に記憶するデー
タ レジスタとを有する制御レジスタ手段と、複
数のアドレス可能な記憶領域を有する外部メモリ
に接続可能であり、書込みモード時には前記アド
レスレジスタに記憶されているアドレスを順次変
更しながら該アドレス レジスタ内のアドレスに
て指定される前記外部メモリの記憶領域に前記デ
ータを順次書込み、前記外部メモリに背景画面を
構成する画素パターンに関する第１表示情報の表
と前景画面を構成する画素パターンに関する第２
表示情報の表と前記背景画面と前記背景画面とに
基き形成される表示画面の基準位置に対する前記
前景画面の偏位を画素単位で指定する偏位情報の
表とを設定し、ビデオ モード時にはメモリ リ
クエスト信号に応答して外部メモリにアクセス
し、前記第１表示情報と前記第２表示情報と前記
偏位情報とを読み出す外部メモリ制御手段と、外
部表示装置のラスタ走査の位置情報に基き前記メ
モリリクエスト信号を出力し、前記外部メモリか
ら読み出される前記第１表示情報と前記第２表示
情報と前記偏位情報とに基き、前記背景画面中で
前記前景画面に重なる部分を定め、該重なる部分
では前記第２表示情報を選択し、前記背景画面中
の前記重なる部分以外の部分では前記第１表示情
報を選択し、これら選択された第１表示情報およ
び選択された第２表示情報に基き前記表示画面を
表わす出力信号を発生させる出力信号発生手段と
を単一の半導体基板に集積して構成したことを要
旨とする。

(ホ) 作用 次に上記構成に係る本願発明の作用を述べれ
ば、中央処理装置から出力される背景画面を構成
する画素パターンに関する第１表示情報と前景画
面を構成する画素パターンに関する第２表示情報
と表示画面上の基準位置に対する前景画面の偏位
を画素単位で指定する偏位情報とに基き、外部メ
モリの第１領域に第１表示情報を、第２領域に第
２表示情報を、第３領域に偏位情報をそれぞれ記
憶させた後、出力信号発生手段がラスタ走査の位
置情報に基きメモリ リクエスト信号を出力する
と、外部メモリ制御手段が該メモリリクエスト信
号に応答して外部メモリから第１表示情報と第２
表示情報と偏位情報とを読み出す。出力信号発生
手段は読み出された第１表示情報、第２表示情
報、および偏位情報に基き、まず、背景画面中の
前景画面との重なる部分を定め、次いで、該重な
る部分なら第２表示情報を、重なる部分ではない
ときには第１表示情報を選択し、これら選択され
た第１表示情報と選択された第２表示情報とに基
き出力信号を形成してラスタ走査式表示装置に出
力するので、該表示装置は前記出力信号に応答し
て、表示画面を表示することができる。

(ヘ) 実施例 この発明のその他の特徴及び効果は、この発明
の好適な一実施例を示す付図を参照し、以下の詳
細な説明を読むことにより明らかとなる。

システムの概要説明 第１図は、この発明の好適な一実施例に係るデ
ジタル計算システム１０を示す。通常、デジタル
計算システム１０は、中央処理装置（以下CPU
という）12メモリ サブシステム１４、入出力サ
ブシステム１６及びビデオ デイスプレイ サブ
システム１８から構成される。CPU１２は例え
ばテキサス インスツルメンツ9985によるモノリ
シツク マイクロプロセツサでよく、通常、入出
力サブシステム１６を介して入力されるリクエス
トの処理に応答してメモリ サブシステム１４に
格納されているデジタル制御プログラムの制御に
従い、通常の方法で動作する。入出力サブシステ
ム１６において、Ｉ／Ｏ制御装置２０は、例えば
テキサス インスツルメンツ9901によるモノリシ
ツク集積回路でよく、通常の方法で動作して
CPU通信バス２２と一台以上のＩ／Ｏ制御装置
２０に接続されたＩ／Ｏバス２４とのインターフ
エイスをする。一例として、Ｉ／Ｏ装置２６は次
のような通常の装置であればよい。即ち、キーボ
ード２８、複数の携帯装置３０及び各種のリモー
ト センサ３２を含む入力装置と、例えばスピー
チ シンセサイザ装置３１及びハード コピー
プリンタ３６を含む出力装置と、例えば磁気デイ
スク装置３８、磁気テープ装置４０及び通信用モ
デム４２を含む両方向性入出力装置とがある。

メモリ サブシステム１４においては、多量の
リード オンリ メモリ（以下、ROMという）
と多量の読み出し及び書き込みランダム アクセ
ス メモリ（以下、RAMという）を結合させる
ことを必要とすることがしばしばある。このよう
なときは、適当なオペレーテイング システム、
及び必要とするアセンブラもしくはコンパイラの
ようなサポート プログラムROMに格納し、一
方ユーザ プログラム及び揮発性データをROM
に格納する。この形式においては、比較的スタテ
イクなプログラム及びデータが比較的安いROM
に記憶されるので、比較的過度的なプログラム及
びデータが全般的により高価なRAMに記憶され
る。

第１図に示したこの発明の実施例では、メモリ
サブシステム１４もCPU１２のパーフオーマン
スを実質的に低下させることなく、比較的低速の
ROM及びダイナミツクRAMの低価格の利点を
生かせるように構成される。特に、メモリ サブ
システム１４のROM部分では、テキサス イン
スツルメンツ4732のようにＮチヤンネルMOS型
が望ましく、比較的限定量の高速ROM４４が
CPUメモリ バス４６を介してCPU１２に直接
接続される。一方、テキサス インスツルメンツ
0430のようにＰチヤンネルMOS型が好ましく、
大量の比較的低速ROM４８がCPUメモリ バス
４６と補助バス５２との間に設置され、例えばテ
キサス インスツルメンツ74LS245によるバス
バツフア５０を介してCPU１２に接続される。
低速ROM４８から成る各装置に自動的にアドレ
スを増加させるカウンタを備えて低速ROM４８
を逐次アクセスすることに関連したCPU１２の
オーバヘツドを大いに減少させている。更に、低
速ROM４８を構成する各装置に前記0430のよう
に固有のROMアドレスのページ番号が割り付け
られたときは、更に複数、このような装置により
ROMライブラリ モジユール５４を形成するよ
うにして、適当なプラグ イン式のポートを介し
て補助バス５２に接続することができる。このた
め、ROMライブラリ モジユール５４はプラグ
イン モジユールを形成する。

メモリ サブシステム１４のRAM部分におい
て、例えばテキサス インスツルメンツ4027よう
にＮチヤンネルMOS型が好ましいブロツクのダ
イナミツクRAM（以下RAMという）５６が
RAMバス５８、ビデオ デイスプレイ プロセ
ツサ（以下VDPという）６０を介してCPUメモ
リ バス４６に接続される。特に、VDP６０は、
以下で説明する他の機能と共に、低速ROM４８
から成る装置に設けられているものと同じよう
に、自動的に増加されるアドレス カウンタの機
能も得るようにされている。更に、VDP６０は、
RAM５６を構成する各種装置の内容を周期的に
更新するようになつている。このようにして
CPU１２は、RAM５６に対して一連の逐次アク
セスをする際にアドレスをいちいち供給する負担
と、ダイナミツクRAMを周期的に更新すること
に通常関連した相当量のオーバヘツドとから解放
される。

ビデオ デイスプレイ サブシステム１８にお
いて、VDP６０は、CPUメモリ バス４６を介
してCPU１２により動作され、CPU１２により
以前生成され、かつRAM５６に格納された一組
の表示データをラスタ走査式のテレビジヨン装置
上に表示するのに必要とする全てのビデオ信号、
制御信号及び同期信号を発生させることができ
る。その結果の複合ビデオ信号は、信号路６２を
介して出力され、専用のモニタ装置又は通常の
RF変調器６４に供給され、次いで通常のテレビ
ジヨン受像機に供給される。この実施例において
例えばテキサス インスツルメンツ9919による音
声発生器６６は、補助バス５２を介してCPU１
２に接続され、CPU制御の音声信号を信号路７
０を介して補助スピーカ６８に供給し、また信号
路７２を介してRF変調器６４に供給してVDP６
０から供給される複合ビデオ信号と混合すること
ができる。

システムの初期化設定及び同期を容易にするた
め、VDP６０は、信号路７４のアニマル リセ
ツト又は外部同期信号に応答し、その種々の制御
部を既知状態に設定するのが好ましい。同様に、
VDP６０は、信号路７６を介して外部で発生し
た複合ビデオ信号を受信し、この複合ビデオ信号
を内部で発生した複合ビデオ信号と混合し、信号
路６２を介して出力できるのが好ましい。例えば
場合によつては、VDP６０により発生した複合
ビデオ信号を補助テレビジヨン カメラで発生し
又は放送テレビジヨン信号から得た複合ビデオ信
号と組み合せるのが必要となる。このような場合
は、VDP６０は、通常の方法で信号路７６の外
部ビデオ信号から適当な同期部分を抽出すること
により、外部ビデオ源と適宜同期して信号路７４
を介してVDP６０に出力をすることができる。
当業者において容易に理解されるように、VDP
６０の外部ビデオを入力して同期可能なので、２
台以上のVDP６０をチエーン接続させることに
より、デジタル計算システム１０のデータ表示及
びアニメーシヨン能力を非常に高めることができ
る。

ビデオ デイスプレイ プロセツサの概要説明 第２図は、第１図に示したビデオ デイスプレ
イ プロセツサ６０を構成する回路のブロツク図
を示す。通常、VDP６０は、ほぼ同じような頻
度でRAM制御モード及びビデオ制御モードの両
方で動作するように構成されている。更に、
RAM制御機能を得る多くの回路を付加回路と共
に適宜接続してビデオ制御の機能を得てもよい。
このようにして時間と回路の相当な節約が実現で
きる。

通常、CPUインターフエイス７８は、CPUメ
モリ バス４６を介するCPU１２からのリクエ
ストのアクセスに応答する。CPUアクセスのリ
クエストを最初に受け取つたときは、CPUイン
ターフエイス７８は、選択したRAMアドレスを
レジスタ バス８２を介してレジスタ制御部８０
に転送し、一組の制御レジスタ８４の特定の一つ
に記憶する。書き込みリクエストの場合は、
CPUインターフエイス７８は、CPUメモリ バ
ス４６からの書き込みデータをVDPアドレス及
びデータ バス８８を介してCPUデータ レジ
スタ８６にラツチし、CPU書き込みアクセスリ
クエストを出力してRAM制御部９０にサービス
をする。書き込みリクエストに応答してRAM制
御９０は、レジスタ制御部８０を介して制御レジ
スタ８４からRAMアドレスを取り出し、RAM
バス５８を介してRAMアドレスをRAM５６に
転送する。その後、RAM制御部９０はCPUデー
タ レジスタ８６の書き込みデータRAMバス５
８を介してRAM５６に転送する。読み出しリク
エストの場合は、CPUインターフエイス７８は、
CPU読み出しリクエストを単に出力し、RAM制
御部９０にサービスをする。書き込みリクエスト
の場合のように、RAM制御部９０は、RAMア
ドレスを制御レジスタ８４からRAM５６に転送
する。その後、RAM制御部９０は、RAM５６
と共に働き、RAMバス５８を介してRAM５６
から得た読み出しデータをCPUデータ レジス
タ８６にラツチする。CPU１２がデータを要求
するときは、CPUインターフエイス７８は、
VDPアドレス及びデータ バス８８上のCPUデ
ータ レジスタ８６から読み出したデータを
CPUメモリ バス４６を介してCPU１２に転送
する。

書き込みリクエストを受け取ると、直ちに
RAM制御部９０が制御レジスタ８４を記憶して
いるRAMアドレスを自動的に増加させるので、
次のCPU書き込みリクエストは、CPUインター
フエイス７８を介してCPU１２の書き込みデー
タをCPUデータ レジスタ８６に転送するだけ
でRAM５６において連続した次のアドレス位置
のものとなる。同様に、RAM制御部９０が読み
出しリクエストを受け取つた後に、制御レジスタ
８４に記憶しているRAMアドレスが自動的に増
加されるので、次のCPU読み出しリクエストは
CPUインターフエイス７８が前の読み出しデー
タをCPU１２に転送すると、直ちにRAM５６に
おいて連続した次のアドレス位置のものとなる。
従つて、CPU１２は、アクセス リクエストが
出力された後、最小の待ち時間を費すだけでデー
タを転送する。

VDP６０のレジスタ アクセス リクエスト
を受け付けると、CPUインターフエイス７８は
一組の制御レジスタ８４の特定の一アドレスをレ
ジスタ バス８２を介してレジスタ制御部８０に
転送する。レジスタ書き込みリクエストの場合は
CPUインターフエイス７８は、CPUメモリ バ
ス４６からの書き込みデータをレジスタ バス８
２に転送し、レジスタ制御部８０を介して選択し
た制御レジスタ８４にラツチする。レジスタ読み
出しリクエストの場合は、レジスタ制御８０は選
択した制御レジスタ８４をレジスタ バス８２に
接続し、次いで、CPUインターフエイス７８は
レジスタ バス８２をCPUメモリ バス４６に
接続する。

VDP６０がRAM制御モードだけで動作してい
るときは、RAM９０は、通常方法て動作し、
RAM５６における各リフレツシユ部分を周期的
にアクセスする。このようにしてRAM５６の内
容は、CPU１２が通常のRAMアクセスにより各
リフレツシユ部をアクセスするのを失敗しても保
護される。

ビデオ制御モードにおいて、VDP６０は、制
御レジスタ８４に記憶している一組の制御パラメ
ータに従つてRAM５６に記憶している一組の表
示データ配列を用い、複合ビデオ信号を発生す
る。通常、複合ビデオ信号は、適当なビデオ デ
イスプレイ装置に表示されたときは、Ｍ例Ｎ行で
個別的かつ離離的なビデオ表示要素即ちピクセル
（pixels）から成るビデオ デイスプレイ像を発
生する。しかし、情報を表示する都合から、Ｍ×
Ｎピクセスは、通常のキヤラクタ ジエネレータ
と同じように、識別可能なキヤラクタ即ち“パタ
ーン”を形成するように配列即ち定められ、連続
した小さなグループ即ちブロツクへ論理的に関係
付けされるものとすることができる。更に、実施
例のVDP６０は、複数の可動ブロツク即ち“ス
プライト（sprite）”を適応させたもので、この
スプライトは、その上方左端を表示することにな
る特定のＵ列、Ｖ行を指定即ち選択することによ
り、固定した表示像に対して自由に移動できる。
従つて、VDP６０は、ラスタ走査の瞬時Ｘ列及
びＹ行の位置に同期して複合ビデオ信号を発生す
ることにより、適宜固定したパターン又は可動の
スプライトを表示する。

この実施例において、VDPは、CPU選択の３
種類のビデオ表示モード 即ちパターン グラフ
イク マルチカラー及びテキスト モードの一つ
で動作する。簡単にいうと、パターン グラフイ
ク モードでは、VDP６０は、パターン名テー
ブル（768 パターン名）に従い、パターン発生
テーブル（256 パターン指定ブロツク）から選
択した32列、24行のパターン（８×８ピクセル）
像を発生して更に、パターン像に関する各スプラ
イトの偏位も指定するスプライト名テーブル（32
スプライト記述ブロツク）に従いスプライト発
生テーブル（256 スプライト指定ブロツク）か
ら選択した32可動パターン即ちスプライト（８×
８ピクセル）を重ね合せる。マルチカラー モー
ドでは、VDP６０は、パターン名テーブル（192
パターン名）に従い、パターン カラー テー
ブル（1536 要素）から選択した32列、６行のカ
ラー パターン（それぞれ４×４ピクセルの２×
８ブロツク）像を、32スプライトまでパターン
グラフイク モードとほぼ同じ方法で発生する。
テキスト モードにおいては、VDP６０は、パ
ターン名テーブル（960 パターン名）に従い、
パターン発生テーブル（256 パターン指定ブロ
ツクから選択した40行、24列のパターン（６×８
ピクセル）像を発生する。これら３つのビデオ表
示モードのそれぞれにおいて、VDP６０は、以
下で詳細に説明するが、白色、灰色、黒色及び特
別の透過状態を含む16種類の色を選択できる。マ
ルチカラー及びテキスト モードでのVDP６０
の動作は前述の相異を除くと、パターン グラフ
イクモードとほぼ同一なので、以下、パターン
グラフイク モードの動作を中心にして詳細に説
明をする。

システムの初期設定のとき及びその後で必要に
なつたときは、メモリ制御モードで動作している
VDP６０は、CPU１２と共に働き、３つのビデ
オ表示モードから選択した一つのものに適当な
種々の表示データ配列をRAM５６に確立する。
例えば、パターン グラフイク モードでVDP
６０を動作させるために、CPU１２は、RAM５
６にVDP６０により確保されている各種のパタ
ーン及びスプライトを記憶させる。特に、パター
ン発生テーブルは、それぞれ８ビツトのバイトか
ら成り、通常のキヤラクタ ジエネレータのよう
に、各パターンのビツト パターンを定める連続
した複数のパターン指定ブロツクから成る。これ
に対し、パターン名テーブルは、全画面のビデオ
パターン像から成り、それぞれ32列、24行のパ
ターンへパターン指定ブロツクを設定する行列順
のパターン化された名前の配列から成る。更にパ
ターン カラー テーブルは、連続した32組の８
パターン指定ブロツクのパターン発生テーブル
と、それぞれ関連して一対のビデオ カラー コ
ードを確立すると共に、各ビデオ カラー コー
ドを可能な16色の特定の一つに対応させる。従つ
て、パターン名テーブル、パターン発生テーブル
及びパターン カラー テーブルは順序立された
配列を表わし、一つのパターン指定ブロツクを構
成する各ビツトは、パターン カラーテーブルで
割り当てられたビデオ カラー コードを全画面
のビデオ パターン像を構成するＭ列Ｎ行の各ピ
クセルに設定する。同様の方法で、スプライト発
生テーブルは、それぞれ８ビツトの３バイトから
成り、スプライトとして用いられる各パターンの
ために特定のビツト パターンを定める連続的な
複数のスプライト指定ブロツクにより構成され
る。一方、スプライト名テーブルは、１≦Ｕ≦
Ｍ、１≦Ｖ≦Ｎのときは、ビデオ パターン像に
関連する特定のスプライトを表示するために特定
の列偏位Ｕ及び行偏位Ｖを定める４ビツトの32ス
プライト記述ブロツクから成る。更に、スプライ
ト名テーブルにおける各スプライト記述ブロツク
は、スプライト発生テーブルにおけるスプライト
指定ブロツクの特定の一つに対応されたスプライ
ト名と、スプライトの活性部分が受け持ち可能と
する16色から特定の一つを指定するビデオ カラ
ー コードとを含む。従つて、スプライト名テー
ブル及びスプライト発生テーブルは順序立てられ
た配列を表わし、スプライト指定ブロツクを構成
する各ビツトはスプライト記述ブロツクにより割
り付けられたビデオ カラー コードを１≦Ｓ≦
Ｍ及び１≦Ｔ≦Ｎのときは特定のビデオ スプラ
イト像を構成するＳ列、Ｔ行のピクセルを設定す
る。基準の統一をするため、パターン及び像の寸
法並びにパターン像に関連するスプライト像の偏
位は、ここでは各ピクセルに特有の表現とする。
これは、RAM５６における種種のテーブルが主
として、離散的なシンボルの行列の特定数又は選
択されたビデオ表示モードのキヤラクタ特性に関
係して形成されるためである。

通常、シークエンス制御部９２は、通常の方法
で動作してビデオ デイスプレイ装置のラスタ走
査の特定足部分を表わすサイクリツクの列カウン
トＸおよびサイクリツクの行カウントＹを保持す
る。当業者において明らかであるが、全ラスタ走
査期間の一部のみがビデオ デイスプレイ装置上
で実際に表示されるパターンに寄与する。これ
は、各行の水平走査の一部が水平帰線期間に与え
られ、一方、完全にして多数の行である水平走査
が垂直帰線及び関連の同期を得るのに必要とされ
るためである。しかし、少なくとも有効な表示帰
間中はシークエンス制御部９２は、VDPアドレ
ス及びデータ バス８８を介して列カウントＸ及
び行カウントＹを利用できるようにする。シーク
エンス制御部９２は、更に信号路９４を介して
NTSC3.5MHzの搬送波に関連した周波数を有す
る色基準信号と、同期（SYNC）バス９６を介し
て実質的に通常の形式にある一組の同期信号を供
給する。信号路７４のリセツト及び外部同期信号
に応答しシークエンス制御部９２は、列及び行カ
ウントをクリアし、色基準信号及び同期信号を外
部信号源に大体同期させている。この実施例で
は、シークエンス制御部９２は通常形式のクロツ
ク回路と、一対の制御プログラマブル論理アレー
（PLA）から成り、現在の列及び行カウントに従
い、制御バス９８を介して各種の制御信号を供給
する。

オーバレイ（overlay）制御部１００は、列及
び行カウントに応答してRAM制御部９０を周期
的にリクエストし、RAM５６から選択されたパ
ターン部分及びスプライト テーブルを抽出す
る。表示データRAMバス５８を介してRAM５
６から得るに従い、オーバレイ制御部１００は、
パターン データを受け取り、パターン バス１
０２を介して第１のパターン信号を出力する。こ
の第１のパターン信号は、１≦Ｘ≦Ｍ、１≦Ｙ≦
ＮのときはＸ列、Ｙ行のピクセルを設定するパタ
ーン発生テーブルのビツトから成る。オーバレイ
制御部１００もスプライト データを受け取り、
パターン バス１０２を介して第２のパターン信
号を供給する。この第２のパターン信号は、Ｕ≦
Ｘ≦（Ｕ＋Ｓ）及びＶ≦Ｙ＜（Ｖ＋Ｔ）のときは、
（Ｘ−Ｕ＋１）列、（Ｙ−Ｖ＋１）行のビデオ ス
プライトにおけるピクセルを設定するスプライト
発生テーブルのビツトから成る。更に、オーバレ
イ制御部１００は、その表示中にも各パターン及
びスプライトに割り当てられたビデオ カラー
コードを受け取る。換言すれば、オーバレイ制御
部１００は、パターン データ配列を有し、表示
が有効な全期間中選択したパターンに対し適当な
ビツト パターンを供給するが、しかし、スプラ
イト データ配列を有するので、その表示に指定
された有効な部分の表示期間でのみ選択した各ス
プライトに対して適当なビツト パターンを供給
する。

第１及び第２のパターン信号並びに関連のビデ
オ カラー コードは、パターン バス１０２を
介して優先セレクタ１０４に供給される。第１の
パターン信号を受け取つたときにのみ、優先セレ
クタ１０４は、応答してその時のデジタル値に従
い、第１のパターン信号に関連するビデオ カラ
ー コードから対応した一つを選択する。一方、
第２のパターン信号を受け取つたときは、第１の
パターン信号を受信しているか否かに拘らず、優
先セレクタ１０４は第２のパターン信号に関連し
たビデオ カラー コードを選択する。もし、第
１及び第２のパターン信号を受け取らなかつたと
きは、優先セレクタ１０４は、欠落カラー コー
ド バス１０６を介して制御レジスタ８４の一つ
から供給される欠落カラー コードを全般に選択
する。この実施例のように、オーバレイ制御部１
００が活性な複数のスプライトに対してそれぞれ
第２のパターン信号を供給するときは、優先セレ
クタ１０４は、可能とするスプライト像の所定優
先順位に従い、最高優先度を有するスプライト像
に対応した第２のパターン信号を選択する。例え
ば、オーバレイ制御部１００が32スプライトから
成る優先順位組からの４つを代表する４種類の各
スプリツトに対し、第２のパターン信号を供給す
るものとすると、優先セレクタ１０４は、最高優
先度を有する４つのスプライトの一つに対応した
第２のパターン信号を選択する。この場合には、
選択した現在のパターン信号に対応したビデオ
カラー コードをビデオ制御信号としてカラー
バス１０８を介して供給する。複合ビデオ発生器
１１２の一部を形成するカラー位相発生器１１０
は、信号路９４を介してシークエンス制御部９２
から供給されるカラー基準信号を受け取り、カラ
ー基準信号に対し、位相をそれぞれ所定量だけシ
フトさせた６つの6NTSCカラー位相信号を発生
する。カラー デコーダ１１４では、カラー バ
ス１０８を介して優先セレクタ１０４から供給さ
れるビデオ制御信号より成るビデオ カラー コ
ードがデコードされ、カラー位相発生器１１０か
ら供給されるカラー位相信号と共にビデオ ミキ
サ１１６に供給される。ビデオ ミキサ１１６で
は、カラー デコーダ１１４によりデコードされ
た各カラー コードを後述するゲート回路網によ
り相補的な一対のカラー位相信号と組み合せて複
合ビデオ信号の情報部分を発生させ、信号路６２
を介して生力する。更に、ビデオ ミキサ１１６
は同期バス９６を介してシークエンス制御部９２
から供給される同期信号を受け取るのに応答して
複合ビデオ信号における水平同期、垂直同期及び
カラー バースト部分を発生する。この実施例で
は、ビデオ ミキサ１１６を外部ビデオモードに
設置してもよい。このモードでは、信号路７６を
介して受信した外部ビデオ信号が信号路６２を介
し、内部で発生した複合ビデオ信号と選択的に合
成される。

オーバレイ制御部の説明 第３図は、オーバレイ制御部１００（第２図）
の動作を全搬的に示すブロツク図であり、全体と
して第５図に示す論理図に従い、第４図に示す制
御レジスタ８４にCPU１２により格納された情
報を用いて示すものである。特に、オーバレイ制
御部１００はシークエンス制御９２から供給され
る列及び行カウントに主に応答する。従つて、ラ
スタ走査が活性表示領域における一水平列のスタ
ートに位置するときは、オーバレイ制御部１００
は、パターン処理手順１１８（判定ブロツク１２
０）に入り、RAM制御部９０にリクエストし、
パターン名テーブルの現在の列及び行カウントに
関連するパターン名をネーム ラツチ１２２（処
理ブロツク１２４）にロードさせる。すなわち、
このVDPアクセス リクエストに応答してRAM
制御部９０はパターン名テーブル ベース レジ
スタ１２６（第４図）に記憶されているパターン
名テーブル ベース アドレスを現在の行カウン
トＹ及び現在の列カウントＸと結合してRAMア
ドレスを得、RAM５６へ出力する。例えば、パ
ターン グラフイク モードにおいて、行カウン
トＹの上位５ビツト及び列カウントＸの上位５ビ
ツトを各パターン名にアクセスする。

パターン名がネーム ラツチ１２２にラツチさ
れると、オーバレイ制御部１００は、RAM制御
部９０をリクエストし、パターン カラー テー
ブルから一対のビデオ カラー コードを一対の
パターン カラー レジスタ１２８（処理ブロツ
ク１３０）にロードする。このVDPアクセス
リクエストに応答し、RAM制御部９０は、パタ
ーン カラー テーブル ベース レジスタ１３
２（第４図）に記憶されているパターン カラー
テーブル ベース アドレスを適当な高順位部
分のパターン名と結合してRAMアドレスを得、
RAM５６へ出力する。例えば、この実施例では
パターン名の上位５ビツトがパターン名テーブル
において連続的な各組の８パターン名に対し、32
対のビデオ カラー コードから対応する一つを
アクセスさせる。この実施例では、特定のパター
ンに割り当てられたビデオ カラー コードの一
つにより、パターン像の前影即ち情報部分の色を
定める。一方、ビデオ カラー コードの残りに
より、パターン像の背景即ち一定した部分の色を
定める。

パターン カラー コードがパターン カラー
レジスタ１２８にロードされると、オーバレイ制
御部１００は、RAM制御部９０にリクエストし
パターン発生テーブルから特定した一つの８ビツ
ト バイト即ちパターン線をパターン シフト
レジスタ１３４（処理ブロツク１３６）にロード
させる。すなわち、このVDPアクセス リクエ
ストに応答し、RAM制御部９０は、パターン発
生テーブル ベース レジスタ１３８（第４図）
に記憶されているパターン発生テーブル ベース
アドレスと、ネーム ラツチ１２２に記憶されて
いるパターン名と、現在の行カウントＹの適当な
下位部分とを結合してRAMアドレスを得、
RAM５６に出力する。例えば、この実施例で
は、行カウントＹの下位３ビツトは、パターン名
により選択されたパターン指定ブロツクから成
り、特定の一つの８ビツト バイトをアクセスさ
せる。

ロードされると、パターン シフト レジスタ
１３４は、シークエンス制御部９２により信号路
９８を介して供給される行制御信号に応答し、活
性表示領域内のラスタ走査の縦方向移動に同期し
てパターン線の連続したビツトをそれぞれ供給す
る。このようにして、信号路１０２ａの第２のパ
ターン信号は、ラスタ走査が活性表示領域を横切
るに従い、前画面を時間逐次的にデジタル表示す
る。

パターン線がパターン シフト レジスタ１３
４にロードされると、オーバレイ制御部１００
は、内部CPUアクセス インデツクス（処理ブ
ロツク１４０）をモジロ４で増加する。その結
果、CPUアクセス インデツクスの値が３に等
しくなく（判定ブロツク１４２）、かつ以下で説
明する方法でストツプ フラグがセツトされてい
なかつたとき（判定ブロツク１４４）は、オーバ
レイ制御部１００は、スプライト前処理手順１４
６に入り、スプライト カウンタ１４８（処理ブ
ロツク１５０）に保持されている現在のスプライ
ト数を増加する。その後、オーバレイ制御部１０
０は、RAM制御部９０にリクエストし、スプラ
イト名テーブル（処理ブロツク１５２）から現在
のスプライト数の行偏位Ｖを取り出させる。すな
わち、このVDPアクセス リクエストに応答し、
RAM制御部９０は、スプライト名テーブル ベ
ース レジスタ１５４（第４図）に記憶している
スプライト名テーブル ベース アドレスと、現
在のスプライト数と、行偏位Ｖを定めるスプライ
ト記述とブロツクにおける特定バイトを表わす属
性数とを結合してRAMアドレスを得、RAM５
６に出力する。例えば、この実施例では、行偏位
Ｖは、スプライト名テーブルにおいて定められて
いる各スプライトに対してスプライト記述ブロツ
クの第１バイトに含まれている。

引算及び比較部１５６において、オーバレイ制
御部１００は、抽出した行偏位Ｖと所定のストツ
プ コード（判定ブロツク１５８）を比較する。
ストツプ コードは、ありのときはスプライト名
における次の全の入力を無視し、なしのときは処
理なしとなる。しかし、列カウントの活性領域外
にある値は実質的に使用可能であつても、この実
施例では、総計した列カウントが０〜255以内を
除き、活性表示領域外の０〜192であるストツプ
コード値を用いる。このため、RAMアクセス
サイクルのかなりのものは、有効な32スプライ
トより小さいものを用いたいときは、CPU１２
で用いることが可能である。

行偏位Ｖがストツプ コードに等しくないとき
は、引算及び比較部１５６は、現在の行カウント
Ｙが所望とする表示領域の現在のスプライト数内
にあるかどうかについて判定をする（判定ブロツ
ク１６０）。現在の行カウントＹが現在のスプラ
イト数（第６図を参照）に対して表示領域内にあ
るときは、オーバレイ制御部１００は現在のスプ
ライト数をフアースト イン、フアースト アン
トのスプライト スタツク１６２（処理ブロツク
１６４）に記憶する。

もし行偏位Ｖがストツプ コードに等しい（判
定ブロツク１５８）、又は現在のスプライト数を
収容した（処理ブロツク１６４）の後でスプライ
ト スタツク１６２がフルのときは、（判定ブロ
ツク１６６）、前述のストツプ フラグはセツト
される（処理ブロツク１６８）。その後、現在の
スプライト数を収容した（処理ブロツク１０４参
照）でスプライト スタツク１６２がフル、又は
現在の行カウントＹが現在のスプライト数の表示
領域内でないときは（判定ブロツク１６０）、オ
ーバレイ制御部１００は再び現在の列及び行カウ
ントを調べる（判定ブロツク１２０）。

一方、CPUアクセス インデツクスの値が３
のとき（判定ブロツク１４２）、又はストツプ
フラグがセツトされているときは（判定ブロツク
１４４）、オーバレイ制御部１００は、CPUアク
セス フラグをセツトし（処理ブロツク１７０）、
必要ならばRAMアクセス サイクルがCPU１２
により使用されていることを表示する。その後、
オーバレイ制御部１００は、再び現在の列及び行
を調べる（判定ブロツク１２０）。

列カウントＸ及び行カウントＹにより、ラスタ
走査が活性表示領域における水平行の終りと次の
水平行の始りとの間にあることを示すときは、オ
ーバレイ制御部１００は、スプライト後処理（判
定ブロツク１２０）に入る。スプライト スタツ
ク１６２があきでないときは（判定ブロツク１７
４）、オーバレイ制御部１００は、“先頭”即ちフ
アスト インのスプライト数（処理ブロツク１７
６）を取り出す。次にオーバレイ制御部１００
は、RAM制御部９０にリクエストし、特定のス
プライト数に対する列偏位Ｕをスプライト名テー
ブルからスプライト ダウン カウンタ１７８
（処理ブロツク１８０）にロードさせる。すなわ
ち、このVDPアクセス リクエストに応答し、
RAM制御部９０は、スプライト名テーブル ベ
ース レジスタ１５４（第４図）に記憶している
スプリツト名テーブル ベース アドレスと、特
定のスプリツト数と、列偏位Ｕを定めるスプライ
ト記述ブロツクにおいて特定バイトを示す属性数
とを結合してRAMアドレスを得、RAM５６に
出力する。例えば、この実施例では列偏位Ｕによ
りRAMアドレスを得、RAM５６に出力する。
例えば、この実施例では、列偏位Ｕは、スプライ
ト名テーブルにおいて定められている各スプライ
トに対し、スプライト記述ブロツクの第２バイト
に含まれている。

列偏位Ｕがスプライト ダウン カウンタ１７
８にロードされると、オーバレイ制御部１００
は、RAM制御部９０にリクエストし、特定のス
プライト数のビデオ カラー コードをスプライ
ト名テーブルからスプライト カラー レジスタ
１８２にロードさせる（処理ブロツク１８４）。
すなわち、このVDPアクセス リクエストに応
答し、RAM制御部９０は、スプライト名テーブ
ル ベース レジスタ１５４（第４図）に記憶さ
れたスプライト名テーブル ベース アドレス
と、特定のスプライト数と、ビデオ カラー コ
ードを定めるスプライト記述ブロツクにおいて特
定バイトを示す属性数とを結合してRAMアドレ
スを得、RAM５６に出力する。例えば、この実
施例ではビデオ カラー コードは、スプライト
名テーブルで定められている各スプライトに対
し、スプライト記述ブロツクの第４バイトに含ま
れている。

スプライト ビデオ コードがスプライト カ
ラー レジスタ１８２にロードされると、オーバ
レイ制御部１００は、RAM制御部９０のリクエ
ストし、スプライト名テーブルから特定のスプラ
イト数の行偏位Ｖを取り出させる（処理ブロツク
１８０）。すなわち、このVDPアクセス リクエ
ストに応答し、RAM制御部９０は、スプライト
名テーブル ベース レジスタ１５４（第４図）
に記憶されているスプライト名テーブル ベース
アドレスと、特定のスプライト数と、行偏位Ｖを
定めるスプライト記述ブロツクにおける特定バイ
トの属性数とを結合してRAMアドレスを得、
RAM５６に出力する。

引算及び比較部１５６において、オーバレイ制
御部１００は、現在の行カウントＹから抽出した
行偏位Ｖを引算してオフセツトを算出する。次に
オーバレイ制御部１００は、RAM制御部９０に
リクエストし、特定スプライト数のスプライト名
をスプライト名テーブルからネーム ラツチ１２
２にロードさせる（処理ブロツク１９０）。すな
わち、このVDPアクセス リクエストに応答し、
RAM制御部９０は、スプライト名テーブル ベ
ース レジスタ１５４（第４図）に記憶されてい
るスプライト名テーブル ベースアドレスと、特
定のスプライト数と、スプライト名を定めるスプ
ライト記述ブロツクにおける特定バイトを示す属
性数とを結合してRAMアドレスを得、RAM５
６に出力する。例えばこの実施例では、スプライ
ト名は、スプライト名テーブルに定められている
各スプライトに対し、スプライト記述ブロツクの
第３バイトに含まれている。

スプライト名がネーム ラツチ１２２にロード
されると、オーバレイ制御部１００は、RAM制
御部９０にリクエストし、一以上のバイト（第７
図参照）即ちスプライト線をスプライト発生テー
ブルからスプライト シフト レジスタ１９２へ
ロードさせる（処理ブロツク１９４）。すなわち、
このVDPアクセス リクエストに応答し、RAM
制御部９０は、スプライト発生テーブル ベース
レジスタ１９６（第４図）に記憶されているス
プライト発生テーブルベース アドレスと、ネー
ム、ラツチ１２２に記憶されているスプライト名
と、算出したオフセツト（処理ブロツク１８８を
参照）とを結合してRAMアドレスを得、RAM
５６に出力する。

スプライト線がスプライト シフト レジスタ
１９２にロードされると、オーバレイ制御部１０
０は、CPUアクセス フラグをセツトし（処理
ブロツク１９８）、必要ならばRAMアクセス
サイクルがCPU１２により使用されていること
を表示する。

スプライト スタツク１６２があきならば（判
定ブロツク１７４）、オーバレイ制御部１００は
ストツプ フラグをリセツトして（処理ブロツク
２００）、スプライト処理手順１４６を可能にさ
せる（判定ブロツク１４４を参照）。更に、オー
バレイ制御部１００は、次のスプライト処理手順
１４６による使用に備え、スプライト カウンタ
１４８に記憶しているスプライト数をクリアする
（処理ブロツク２０２）。その後、再びオーバレイ
制御部１００は、現在の列及び行カウントを調べ
る（処理ブロツク１２０）。

ラスタ走査が活性表示領域に再び入ると、スプ
ライト ダウン カウンタ１７８は、信号路１３
４を介してシークエンス制御部９２から供給され
る列制御信号に応答し、その内容を連続的に減少
させる。減少によりゼロとなると、スプライト
ダウン カウンタ１７８は列制御信号をスプライ
ト シフト レジスタ１９２に入力する。列制御
信号に応答し、スプライト シフト レジスタ１
９２は、スプライト線の次の各ビツトを連続的に
供給する。このようにして信号路１０２ｂの第１
のパターン信号は、スプライトを表示するために
選択したラスタ走査の部分でのみ、時間逐次的に
デジタル表示される特定スプライト像を形成す
る。

この実施例では、スプライト名テーブルにおい
て指定された組のスプライトは、４種類のサイズ
（SIZE）から選択して表示することができる。例
えば、CPU１２は、コマンド レジスタ２０４
（第４図参照）のMAGビツトをリセツトし、オ
ーバレイ制御部１００に対してスプライト指定ブ
ロツクにおける各ビツトを単一の表示ピクセルへ
設定するようにリクエスト、又はMAGビツトを
セツトし、オーバレイ制御部１００に対し、スプ
ライト指定ブロツクにおける各ブロツクを２×２
ブロツクの表示ピクセルへ設定するようにリクエ
ストできる。同様に、CPU１２は、コマンド
レジスタ２０４のSIZEビツトをリセツし、オー
バレイ制御部１００に対し、連続した８つの８ビ
ツト バイトをスプライト記述ブロツクとして用
いることにより各スプライトを８×８パターンの
表示ピクセルとして結合させるようにリクエスト
するか、又はSIZEビツトをセツトし、オーバレ
イ制御部１００に対し、連続した32の８ビツト
バイトをスプライト記述ブロツクとして用いるこ
とにより各スプライトを16×16パターンの表示ピ
クセルとして結合するようにリクエストすること
ができる。CPU１２がMAG及びSIZEビツトの
両方をセツトしたときは、オーバレイ制御部１０
０は、32の８ビツト バイトをスプライト記述ブ
ロツクとして用いることにより各スプライトを16
×16パターンの２×２ブロツクのピクセルを形成
することができる。標準又は欠落スプライト イ
メージとの比較においてSIZEビツトのみで詳細
な解像度の損失なしにスプライト像を４倍する
が、一方MAGビツトのみでは詳細な解像度にお
いて４倍の損失でスプリツト像領域を４倍する。
従つて、各スプライトの実効表示範囲は、通常、
選択した寸法特性の関数となる（第５図の判定ブ
ロツク１６０を参照）。

例えば、スプライト処理手順１４６において、
オーバレイ制御部１００は、現在の行カウントＹ
がスプライト名テーブルにおいて定められた各ス
プライトの表示領域内にあるか否かを決定する
（判定ブロツク１６０を参照）。この判定を行う
際、オーバレイ制御部１００は、現在の行カウン
トＹから特定のスプライト数の行偏位Ｖを引算す
ることによりオフセツトを算出する（第６図の処
理ブロツク２０６）。算出したオフセツトがゼロ
より小さいときは（判定ブロツク２０８）、行カ
ウントＹは指定された行偏位Ｖに未だ達せず、オ
ーバレイ制御部１００は、現在の列及び行カウン
トを調べるために戻る（第５図の判定ブロツク１
２０）。しかし、算出したオフセツトがゼロより
大きいときは（判定ブロツク２０８）、現在の行
カウントＹは特定のスプライト数の表示領域内で
クリアされ、オーバレイ制御部１００は、先に進
み、スプライト スタツク１６２における特定の
スプライト数を記憶する（第５図の処理ブロツク
１６４を参照）。

算出したオフセツトが７より大きく（判定ブロ
ツク２１０）、かつSIZEビツト及びMAGビツト
がセツトされていないときは（判定ブロツク２１
２）、現在の行カウント１は特定のスプライト数
の表示領域外にあり、オーバレイ制御部１００は
現在の列及び行カウントを調べるために戻る（第
５図の判定ブロツク１２０）。しかし、SIZEビツ
ト及びMAGビツトがセツトされており（判定ブ
ロツク２１２）、かつ算出したオフセツトが15よ
り大きくないときは（判定ブロツク２１４）、現
在の行カウントＹは現在のスプライト数の拡張表
示領域内にあり、またオーバレイ制御部１００は
先に進み、スプライト スタツク１６２における
現在のスプライト数を記憶する（第５図の処理ブ
ロツク１６９を参照）。これに対し、算出したオ
フセツトが15より大きく（判定ブロツク２１４）、
かつSIZEビツト及びMAGビツトが共にセツトさ
れていないときは（判定ブロツク２１６）、現在
の行カウントＹは特定スプライトの拡張領域外に
あり、オーバレイ制御部１００は、現在の列及び
行カウントを調べるために戻る（第５図の判定ブ
ロツク１２０を参照）。同様に、SIZEビツト及び
MAGビツトが共にセツトされ（判定ブロツク２
１６）、かつ算出したオフセツトが31より大きい
ときは（判定ブロツク２１８）、現在の行カウン
トＹは特定スプライトの最大表示領域内にあり、
オーバレイ制御部１００は現在の列及び行カウン
トを調べるために戻る（第５図の判定ブロツク１
２０を参照）勿論、SIZEビツト及びMAGビツト
が共にセツトされ（判定ブロツク２１６）、かつ
算出したオフセツトが３１より大きくないときは
（判定ブロツク２１８）、現在の行カウントＹは特
定スプライトの最大表示領域外にあり、オーバレ
イ制御部１００は、先に進み、スプライト スタ
ツク１６２における特定スプライト数を記憶する
（第５図の処理ブロツク１６４を参照）。

スプライト後処理手順１７２において、スプラ
イト シフト レジスタ１９２がロードされる場
合に（第５図の判定ブロツク１９４）、MAGビ
ツトがセツトされるものであるときは（第５図の
判定ブロツク１９４）、オーバレイ制御部１００
は、算出したオフセツト（第５図の処理ブロツク
１８８を参照）を２で割り（第７図の処理ブロツ
ク２２２）、次いでRAM制御部９０にリクエス
トし、スプライト発生テーブルから一つのバイト
即ちライト線をスプライト シフト レジスタ１
９２にロードさせる（第５図及び第７図の処理ブ
ロツク１９４）。従つて、特定のスプライト判定
ブロツクの各バイトはスプライト像の連続した２
つの行をアクセスする。一方、SIZEビツトがセ
ツトされたときは（第７図の判定ブロツク２２
４）、オーバレイ制御部１００は、算出したオフ
セツトに16を加算し（処理ブロツク２２６）
RAM制御部９０にリクエストし、32バイトのス
プライト判定ブロツクの上位半分から第２バイト
即ちスプライト パターンをロードさせる（処理
ブロツク２２８）。勿論、MAGビツトもセツト
されているときは（判定ブロツク２２０）、算出
したオフセツトは、既に調整されており（処理ブ
ロツク２２２）、拡張したスプライト判定ブロツ
クの上位半分における各バイトに対し、連続して
２回アクセスさせる。勿論、スプライト シフト
レジスタ１９２（第３図）は、スプライト判定
ブロツクの16ビツト又は２スプライト線までを収
容するように構成されている。更に、スプライト
シフト レジスタ１９２は、スプライト ダウ
ン カウンタ１７８を介して供給される他の全て
の制御信号に対してのみ応答するので、各スプラ
イト線の各ビツトは、２つの行位置のラスタ走査
の移動中は第１のパターン信号として供給され
る。

要約すると、オーバレイ制御部１００は、ラス
タ走査が活性表示領域内の各行を横切る期間中は
パターン配列の連続した部分を処理する。このた
め、特定行のパターン データは直ちに表示可能
となる。オーバレイ制御部１００は、ほぼ同時に
スプライト配列を処理し、次の行で表示されるべ
きこれらのスプライトを選択する。介在する水平
帰線期間中、オーバレイ制御部１００は選択した
スプライトに関連したスプライト配列のこれらの
特定部分のみを処理する。従つて、スプライト
データは、ラスタ走査が新しい行の適当な行に達
したときに利用可能となる。このようにして、オ
ーバレイ制御部１００は、必要とする全てのパタ
ーン及びスプライト処理の機能を実行することが
できると共に、依然としてCPU１２がRAM５６
に対して周期的にアクセスするのを可能にさせ
る。

RAM制御部の説明 第８図は、第２図に示したRAM制御部９０の
概要動作を示す論理図である。特に、RAM制御
部９０は、VDPアドレス及びデータ バス８８
を介し、シークエンス制御部９２から供給される
行カウントＹに対して主に応答する。従つて、例
えば、ラスタ走査が活性表示領域に位置している
ことを現在の行カウントが表示をしているとき
（第８図の判定ブロツク２３０）で、かつCPUア
クセス フラグ（第５図の処理ブロツク１７０を
参照）がセツトされているとは（第８図の判定ブ
ロツク２３２）、RAM制御部９０は、CPUアク
セス フラグをリセツトする（処理ブロツク２３
４）。CPUアクセス リクエストがCPUインター
フエイス７８を介して出力されたときは（判定ブ
ロツク２３６）、RAM制御部９０は、CPUアク
セス処理２３８を実行する。もし出力されていな
いときは、RAM制御部９０は現在の行カウント
Ｙを調べるために戻る（判定ブロツク２３０）。

CPUアクセス処理２３８において、RAM制御
部９０は、最初CPUアドレス レジスタ２４０
（第４図）に記憶されていたRAMアドレスを
CPUインターフエイス７８、RAMバス５８を介
してRAM５６に転送し（処理ブロツク２４４）、
RAM５６を読み出し状態に設定し、CPUデータ
レジスタ８６にRAM５６から供給されるデー
タをラツチする適当な制御信号を出力する（処理
ブロツク２４６）。これに対し、CPUアクセス
リクエストが書き込みのときは、RAM制御部９
０は、RAM５６を書き込み状態に設定し、CPU
データ レジスタ８６に貯えられているデータを
RAMバス５８に転送してRAM５６に貯える
（処理ブロツク２４８）。いずれの場合も、RAM
制御部９０は、CPUアドレス レジスタ２４０
の内容のRAMアドレスを自動的に増加させる
（処理ブロツク２５０）。その後、RAM制御部９
０は再び現在の行カウントＹを調べる（判定ブロ
ツク２３０）。

ラスタ走査が活性表示領域内であることを行カ
ウントＹが表示し（判定ブロツク２３０）、CPU
アクセス フラグがセツトされておらず（判定ブ
ロツク２３２）、かつVDPアクセスリクエストが
待機中のときは（判定ブロツク２５２）、RAM
制御部９０は、前述の方法で適当なRAMアドレ
スを生成し、適当なRAM制御信号と共にRAM
バス３８上にRAMアドレスを送出する（処理ブ
ロツク２５４）。その後、RAM制御部９０は適
当な制御信号を供給し、RAM５６により供給さ
れたデータを適当なレジスタにラツチする（処理
ブロツク２５６）。次いで、VDPアクセス リク
エストが待機されていないときは（判定ブロツク
２５２）、RAM制御部９０は再び現在の行カウ
ントＹ（判定ブロツク２３０）を調べる。

ラスタ走査が活性表示領域外にあることを現在
の行カウントＹが示し（判定ブロツク２３０）、
かつフレーム即ち画面の終端に未だ到達していな
いときは（判定ブロツク２５８）、RAM制御部
９０はリフレツシユ処理２６０に入る。リフレツ
シユ処理２６０において、RAM制御部９０は、
必要なRAMアクセスを実行し、RAM５６の内
容が周期的に更新されていることを確認する。特
にRAM制御部９０は、内部リフレツシユ カウ
ンタを用い、リフレツシユ処理２６０が実行され
た度にリフレツシユ アドレスを出力する（処理
ブロツク２６２）。その後、RAM制御部９０は
選択した適当量によりリフレツシユ カウンタを
増加し（処理ブロツク２６４）、RAM５６にお
いて更新する各部分を逐次アドレスする。次に、
RAM制御部９０は、CPUアクセス リクエスト
が保留になつているかについて判断をする（判定
ブロツク２３６）。

ラスタ走査が活性表示領域外にあることを現在
の行カウントＹが示し（判定ブロツク２５８）、
かつフレーム即ち画面の終端に丁度到達したとき
は（判定ブロツク２５８）、RAM制御部９０は
CPUインターフエイス７８と共に働き、適当な
方法でCPU１２をインクラプトする（処理ブロ
ツク２６６）。次いで、RAM９０はリフレツシ
ユ処理２６０を実行する。

優先セレクタの説明 第９図は、第２図に示す優先セレクタ１４０を
構成する回路図を示す。優先セレクタ１４０は、
スプライト選択部２６８、パターン前影選択部２
７０、パターン背影選択部２７２及び欠落選択部
２７４から構成されるのを基本とする。スプライ
ト選択部２６８において、アンド ゲート２７６
は信号路１０２ａを介してスプライト シフト
レジスタ１９２から供給される第２のパターン信
号を受信する。更に、アンド ゲート１７６は、
ラスタ走査が活性走査領域内にあることを列及び
行カウントが示すときは、信号路９８ａを介して
シークエンス制御部９２から供給される表示活性
制御信号も受信する。当業者において明らかなよ
うに、アンド ゲート２７６は、第２のパターン
信号及び表示活性制御信号が共に“ハイ”状態に
あるときにのみ、“ハイ”状態になるスプライト
選択信号を出力し、信号路２８０を介してスプラ
イト カラー ゲート２７８に供給する。従つて
例えば、信号路９８ａの表示活性信号が“ロー”
状態にあり、ラスタ走査が活性表示領域外にある
ことを示すときは、スプライト選択信号は“ロ
ー”状態となる。同様に、信号路１０２ａの第２
のパターン信号がデジタル値の“ゼロ”を有し、
ビデオ スプライト像の対応部分における不活性
のピクセルを示すときは、スプライト選択信号は
“ロー”状態にある。“ハイ”状態のスプライト選
択信号を受信したのに応答し、スプライト カラ
ー ゲート２７８は、信号路１０２ｂを介してス
プライト カラー レジスタ１８２から供給され
るビデオ カラー コードをカラー バス１０８
を介してカラー デコーダ１１４に転送する。

この発明の実施例においては、スプライト選択
部２６８もオア ゲート２８２を有し、これは信
号路１０２ｂを介してスプライト カラー レジ
スタ１８２から供給されるビデオ カラー コー
ドの状態を示す出力信号を得、これを信号路１８
４を介して、アンド ゲート２７６に供給する。
特に、信号路１０２ｂを介してスプライト カラ
ー レジスタ１８２から受け取つたビデオ カラ
ー コードが“ゼロ”以外のデジタル値を有する
ときは、オア ゲート２８２は信号路２８４を介
して“ハイ”状態の出力信号を供給する。これに
対し信号路１０２ｂを介してスプライト カラー
コードが“ゼロ”のデジタル値を有するとき
は、オア ゲート２８２は“ロー”状態の出力信
号を供給する。後者の場合は、アンド ゲート２
７６は“ロー”状態のスプライト選択信号を供給
し、スプライト カラー ゲート２７８は信号路
１０２ｂのビデオ カラー コードをカラー バ
ス１０８に転送しない。従つて、“ゼロ”のデジ
タル値を有するスプライト ビデオ カラー コ
ードは、スプライト像の特定ピクセルに設定され
たときは、実質的に消去即ち透明状態をもたら
す。

パターン前影選択部２７０において、アンド
ゲート２８６は、信号路１０２ｃを介してパター
ン シフト レジスタ１３４から供給される第１
のパターン信号を受け取る。更に、アンド ゲー
ト２８６は、信号路９８ａを介してシークエンス
制御部９２から供給される表示活性制御信号を受
け取る。更に、アンド ゲート２８６は、信号路
２８０、信号路２９０間に置かれたインバータ２
８８を介し、アンド ゲート２７６より供給され
るスプライト選択信号の反転論理を受け取る。当
業者において明らかなように、第１のパターン信
号と表示活性信号とが“ハイ”状態にあり、かつ
スプライト選択信号が“ロー”状態にあるときに
のみ、アンド ゲート２８６は、“ハイ”状態に
ある前影選択信号を出力し、信号路２９４を介し
て前影カラー ゲート２９２に供給する。従つ
て、例えば、信号路９８ａの表示活性制御信号が
“ロー”状態にあり、ラスタ走査が活性表示領域
外にあることを示すときは、前影選択信号は“ロ
ー”状態にある。同様に、信号路１０２ｃの第１
のパターン信号が“ゼロ”のデジタル値を有し、
ビデオ パターン像の対応部分における不活性ピ
クセルを示すときは、パターン選択信号は“ロ
ー”状態になる。しかし、信号路２８０のスプラ
イト選択信号が“ハイ”状態にあり、スプライト
が特定のピクセルで活性であることを示すとき
は、前影選択信号は“ロー”状態になる。換言す
れば、スプライト選択部２６８が活性のときは、
前影選択信号は無効即ち禁止されるので、スプラ
イト像は実質的にパターン像の上に“重ね合せ”
られる。これに対し、スプライト選択部２６８が
不活性であるが、パターン前影選択部２７０が活
性のときは、前影カラー ゲート２９２は、“ハ
イ”状態の前影選択信号に応答し、信号路１０２
ｄを介してパターン カラー レジスタ１２８の
前影部分から供給されるビデオ カラー コード
をカラーバス１０８を介してカラー デコーダ１
１４に転送する。

スプライト選択部２６８のときのように、この
実施例のパターン前影選択部２７０はオア ゲー
ト２９６も有する。オア ゲート２９６は、信号
路１０２ｄを介してパターン カラー レジスタ
１２８の前影部から供給されるビデオ カラー
コードの状態を示す出力信号を出力し、信号路２
９８を介してアンド ゲート２８６に供給する。
特に、信号路１０２ｄを介してパターン カラー
レジスタ１２８の前影部から受け取つたビデオ
カラー コードが“ゼロ”以外のデジタル値を有
するときは、オア ゲート２９６は、信号路２９
８を介して“ハイ”状態の出力信号を供給する。
これに対し、信号路１０２ｄを介して受け取つた
ビデオ カラー コードが“ゼロ”のときは、オ
ア ゲート２９６は“ロー”状態の出力信号を供
給する。後者の場合には、アンド ゲート２８６
は“ロー”状態の前影選択信号を供給し、前影カ
ラー ゲート２９２は信号路１０２ｄのビデオ
カラー コードををカラー バス１０８に転送し
ない。従つて、“ゼロ”のデジタル値を有するパ
ターン前影ビデオ カラー コードは、パターン
像の特定ピクセルに描くときは、実質的に消去即
ち透明状態をもたらす。

パターン背影選択部２７２において、アンド
ゲート３００は、信号路１０２ｃ、信号路３０４
間に設けられたインバータ３０２を介してパター
ン シフト レジスタ１０２ｃから供給される第
１のパターン信号の論理反転を受け取る。更に、
アンド ゲート３００は信号路９８ａを介しシー
クエンス制御９２より供給される表示活性制御信
号も受け取る。パターン前影選択部２７０のとき
のように、アンド ゲート３００は、信号路２９
０を介してインバータ２８８から供給されるスプ
ライト選択信号の論理反転を受け取る。更に、ア
ンド ゲート３００は、信号路２９４、信号路３
０８間に設けられたインバータ３０６を介してパ
ターン前影選択信号の反転論理を受け取る。当業
者において明らかなように、(1)表示活性制御信号
が“ハイ”状態、(2)第１のパターン信号が“ロ
ー”状態、(3)スプライト選択信号が“ロー”状
態、そして(4)前影選択信号が“ロー”状態にある
ときにのみ、アンド ゲート３００は、“ハイ”
状態の前影選択信号を出力し、信号路３１２を介
して前影カラー ゲート３１０に供給する。従つ
て、例えば、信号路９８ａの表示活性制御信号が
“ロー”状態にあり、ラスタ走査が活性表示領域
外にあることを示すときは、背影選択信号は“ロ
ー”状態となる。同様に、信号路１０２ｃの第１
のパターン信号が“１”のデジタル値にあり、ビ
デオパターン像の対応部分に活性ピクセルがある
ことを示すときは、背影選択信号は“ロー”状態
になる。更に、信号路２８０のスプライト選択信
号又は信号路２９４の前影選択信号のいずれかが
“ハイ”状態のときは、背影選択信号は“ロー”
状態になる。換言すれば、スプライト選択部２６
８及びパターン前影選択部２７０が共に不活性で
あるが、ラスタ走査が表示領域にあるときは、背
影選択信号は“ハイ”状態になる。“１”状態の
背影選択信号を受け取るのに応答し、背影カラー
ゲート３１０は、信号路１０２ｄを介してパタ
ーンカラー レジスタ１２８の背影部から供給さ
れるビデオ カラー コードをカラー バス１０
８を介してカラー デコーダ１１４に転送する。

この実施例において、背影選択部２７２はオア
ゲート３１４も備えており、これは、信号路１０
２ｄを介してパターン カラー レジスタ１２８
の背影部より供給されるビデオ カラーコードの
状態を示す出力信号を出力し、信号路３１６を介
してアンド ゲート３００に供給する。特に、信
号路１０２ｄを介してパターン カラーレジスタ
１２８の背影部から受け取るカラー コードが
“ゼロ”以外のデジタル値を有するときはオア
ゲート３１４は信号路３１６を介して“ハイ”状
態の出力信号を供給する。これに対し、信号路１
０２ｄを介して受け取るカラー コードが“ゼ
ロ”のデジタル値を有するときは、オア ゲート
３１４は“ロー”状態の出力信号を供給する。後
者の場合において、アンド ゲート３００は“ロ
ー”状態の背影選択信号を供給し、背影カラー
ゲート３１０は信号路１０２ｄのビデオ カラー
コードをカラー バス１０８に転送しない。従
つて、“ゼロ”のデジタル値を有するパターン背
影ビデオ カラー コードは、パターン像の特定
ピクセルに設定されると、実質的に消去即ち透明
状態をもたらす。

欠落セレクタ部２７４において、アンド ゲー
ト３１８は信号路９８ａを介してシークエンス制
御部９２から供給される表示活性制御信号を受け
取る。背影セレクタ部２７２のときのように、ア
ンド ゲート３１８は、信号路２９０を介してイ
ンバータ２８８から供給されるスプライト選択信
号の論理反転と、信号路３０８を介してインバー
タ３０６から供給される前影選択信号の論理反転
とを受け取る。更に、アンド ゲート３１８は、
信号路３１２、信号路３２２間に設けられたイン
バータ３２０を介して背影選択信号の論理反転も
受け取る。当業者において明らかなように、(1)表
示活性制御信号が“ハイ”状態、(2)スプライト選
択信号が“ロー”状態、(3)前影選択信号が“ロ
ー”状態、そして(4)背影選択信号が“ロー”状態
にあるときは、アンド ゲート３１８は、“ハイ”
状態にある欠落選択信号を出力し、信号路３２６
を介して欠落カラー ゲート３２４に供給する。
従つて、例えば、信号路９８ａの表示活性制御信
号が“ロー”状態にあり、ラスタ走査が活性表示
領域外にあることを示すときは、欠落選択信号は
“ロー”状態になる。同様に、スプライト即ちパ
ターン像の各対応部分において、信号路２８０，
２９４及び３１２の各スプライト選択信号、前影
選択信号及び背影選択信号のいずれかが“ゼロ”
のデジタル値を有し、不活性ピクセルを示すとき
は、スプライト選択信号は“ロー”状態となる。
換言すれば、スプライト選択部２６８、パターン
前影セレクタ部２７０及びパターン背影セレクタ
部２７２がいずれも不活性であるが、ラスタ走査
が活性表示領域にあるときにのみ、欠落選択信号
は“ハイ”状態になる。“１”状態の欠落選択信
号を受け取るのに応答し、欠落カラー ゲート３
２４は、欠落カラー レジスタ３２８（第４図を
参照）に貯えられており、欠落カラー バス１０
６を介して供給されたビデオ カラー コードを
カラー バス１０８を介してカラー デコーダ１
１４に転送する。

要約すると、優先セレクタ１０４は、ラスタ走
査が活性領域にあることを、シークエンス制御部
９２より供給される表示活性制御信号が示すとき
は、オーバレイ制御部１００から供給される第１
及び第２パターン信号に応答する。特に、スプラ
イトが現在のピクセルで活性であることを第２の
パターン信号を示すときは、優先セレクタ１０４
はスプライト カラー レジスタ１８２の非透明
スプライト ビデオ カラー コードをカラー
デコーダ１１４に転送する。これに対し、スプラ
イトが不活性であることを第２のパターン信号が
示し、かつパターンが現在のピクセルで活性であ
ることを第１のパターンが示すときは、優先セレ
クタ１０４は、非透明の前影ビデオ カラー コ
ードをパターン カラー レジスタ１２８の前影
部よりカラー デコーダ１１４に転送する。スプ
ライトとパターンが現在のスプライトで不活性で
あることを第１及び第２のパターン信号が示すと
きは、優先セレクタ１０４は、非透明の背影ビデ
オ カラー コードをパターン カラー レジス
タ１２８の背影部よりカラー デコーダ１１４に
転送する。周辺領域のように、他の非透明ビデオ
カラー コードが表示のために選択されなかつた
ときは、優先セレクタ１０４は、欠落ビデオ カ
ラー コードを欠落カラー レジスタ３２８から
カラー デコーダ１１４に転送する。

カラー位相発生器の説明 第１０図は、第２図に示したカラー位相発生器
１１０を構成する回路図を示す。通常、カラー位
相発生器１１０は、信号路９４を介してシークエ
ンス制御部９２から供給されるカラー基準信号に
応答する（第２図参照）。この実施例において、
シークエンス制御部９２は10、738、635MHz即ち
NTSC3.57MHz色搬送波の３倍の周波数を有する
一対の相補的なクロツク信号φ₁，φ₃としてカラ
ー基準信号を供給する。カラー基準信号に応答
し、カラー位相発生器１１０は、NTSC3.57MHz
カラー搬送波周波数を有するが、位相において所
定度数だけシフトされ、黄、赤、マゼンタ、青、
シアン及び緑色に対する６つのNTSC標準のカラ
ー基準信号を近似する６つのカラー位相信号を供
給する。

この実施例において、カラー位相発生器１１０
は３段のリング カウンタを備え、各段は相補的
な出力を組み合せて供給する。特に、カラー位相
発生器１１０は、第１段３３０、第２段３３２、
第３段及びフイードバツク回路網３３６から成
る。第１段３３０、第２段３３２及び第３段３３
８において、第１段３３０の入力は、ゲート ト
ランジスタ３４０を介してフイードバツク回路網
３３６の出力に接続され、信号路９４ａを介して
そのゲートに供給されるクロツク信号φ₁により
同周される。インバータ３３８は、ゲート トラ
ンジスタ３４４を介してインバータ３４２の入力
に接続された出力を有し、信号路９４ｂを介して
そのゲートに供給されるクロツク信号φ₃により
同期される。第２段３３２において、インバータ
３４６は、ゲート トランジスタ３４８を介して
第１段３３０のインバータ３４２の出力に接続さ
れた入力を有し、信号路９４ａを介してそのゲー
トに供給されるクロツク信号φ₁により同期され
る。インバータ３４６は、ゲート トランジスタ
３５２を介してインバータ３５０の入力に接続さ
れた出力を有し、信号路９４ｂを介してそのゲー
トに供給されるクロツク信号φ₃により同期され
る。第３段３３４において、インバータ３５４
は、ゲート トランジスタ３５６を介して第２段
３３２のインバータ３５０の出力に接続された入
力を有し信号路９４ａを介してそのゲートに供給
されるクロツク信号φ₁により同期される。イン
バータ３５４は、ゲート トランジスタ３６０を
介してインバータ３５８の入力に接続された出力
を有し信号路９４ｂを介してそのゲートに供給さ
れるクロツク信号φ₃により同期される。フイー
ドバツク回路網３３６において、ノア ゲート３
６２は第１段３３０のインバータ３４２の出力に
接続された一の入力、第２段３３２のインバータ
３５０の出力に接続された他の入力及びゲートト
ランジスタ３４０を介して第１段３３０のインバ
ータ３３８の入力に接続された出力を有する。

当業者において明らかなように、カラー位相発
生器１１０は、インバータ３３８，３４６及び３
５４のうちの一つのみがクロツク信号φ₁の各サ
イクルにおいて“ロー”状態の出力信号を供給す
るように構成されている。同様に、インバータ３
４２，３５０及び３５８のうちの一つのみがクロ
ツク信号φ₃の各サイクルにおいて“ハイ”状態
の出力信号を供給する。従つて、インバータ３４
２，３５０及び３５８の出力をインバータ３６
４，３６６及び３６８によりそれぞれ反転させる
ことにより、６組のカラー基準信号が得られこの
うちの二つのカラー基準信号のみがクロツク信号
φ₁，φ₂の各半サイクルにおいて“ロー”状態に
ある。説明の便宜上から、インバータ３３８，３
６４，３４６，３６６，３５４及び３６８の出力
は、第１０図及び第１１図において6NTSCカラ
ー基準信号、即ち黄、赤、マゼンタ、シアン及び
緑のうちの適当な一つにより表わされている。

カラー デコーダ及びビデオ ミキサの説明 第１１図は、第２図に示したカラー デコーダ
１１４及びビデオ ミキサ１１６を示す回路図で
ある。カラー デコーダ１１４及びビデオ ミキ
サ１１６の動作を説明するため、第１２図に示す
波形図を適宜に参照するものとする。

通常、カラー デコーダ１１４は、カラー バ
ス１０８を介して優先セレクタ１０４から供給さ
れるビデオ カラー コードのカラー選択部分を
受け取る。この実施例においては、ビデオ カラ
ー コードのカラー選択部分は３カラー選択ビツ
トから構成される。３カラー選択ビツトにつき各
個有の組み合せに応じ、カラー デコーダ１１４
は、特定のカラー選択線３７０を介して“ハイ”
状態の出力信号を出力する。例えば、通常の３−
８線デコーダのように、カラー デコーダ１１４
は、パターン“011”のカラー選択ビツトを受け
取るのに応答し、カラー選択線３７０ａを介して
“ハイ”状態の出力信号を供給する。同様に、カ
ラー デコーダ１１４は、パターン“111”のカ
ラー選択ビツトを受け取るのに応答し、カラー選
択線３７０ａを介して“ハイ”状態の出力信号を
供給する。パターン“000”のカラー選択ビツト
を受け取るのに応答し、カラー デコーダ１１４
はカラー選択線３７０ａを介して“ハイ”状態の
出力信号を供給する。

通常、ビデオ ミクサ１１６は、信号路９６を
介してシークエンス制御部９２から供給される同
期信号の状態に従い、カラー発生モード、同期発
生モード又は外部ビデオ モードで動作する。カ
ラー発生モードにおいて、ゲート回路網３７２は
分圧器３７４から供給される基準電圧を選択的に
ミキサ トランジスタ３７６のゲートに供給し、
全体としてカラー位相発生器１１０から供給され
る相補対のカラー基準信号に同期される。この実
施例において、ビデオ カラー コードのカラー
選択部分におけるデジタル値の“011”は、ビデ
オ カラー コードの輝度部分のデジタル値に従
い、シアンヌは赤の色を表わす。従つて、例え
ば、カラー選択線３７０ａの“ハイ”状態の信号
を受け取るのに応答し、アンド ゲート３７８は
分圧器３７４のタツプ点３８０で上側のシアン基
準電圧をゲート トランジスタ３８４を介して高
輝度トランジスタ３８２に供給し、同期に分圧器
３７４のタツプ点３８６で下側のシアン基準電圧
をゲート トランジスタ３９０を介して低輝度ト
ランジスタ３８８に供給し、カラー位相発生器１
１０のインバータ３５４から供給されるシアンカ
ラー基準信号と同期している。同じような方法
で、アンド ゲート３９２は、分圧器３７４のタ
ツプ点３９４で上側の赤基準電圧をゲート トラ
ンジスタ３９６を介して低輝度トランジスタ３８
８に供給し、同時に分圧器３７４のタツプ点３９
８で下側の赤基準電圧をゲート トランジスタ４
００を介して高輝度トランジスタ３８２に供給
し、カラー位相発生器１１０のインバータ３６４
から供給される赤基準信号と同期している。

この実施例において、高輝度トランジスタ３８
２は、カラー バス１０８を介して優先選択１０
４から供給されるビデオ カラー コードの輝度
ビツト部分により制御される。これに対し、低輝
度トランジスタ３８８はインバータ４０２を介し
て輝度ビツトの論理反転により制御される。従つ
て、カラー バス１０２のビデオ カラー コー
ドの輝度ビツトが“ハイ”状態のときは、上側シ
アン基準電圧及び下側赤基準電圧は、シアン及び
赤基準信号と全般的に交播する方法でそれぞれ同
期しミキサ トランジスタ３７６のゲートに供給
される。これに対し、カラー バス１０８のビデ
オ カラー コードの輝度ビツトが“ロー”の状
態のときは、上側シアン基準電圧及び下側赤基準
電圧は、シアン及び赤基準信号と全般的に交播す
る方法でそれぞれ同期し、ミキサ トランジスタ
３７６のゲートに供給される。

この実施例においては、上側シアン基準電圧及
び下側赤基準電圧は、シアン色の色値特性に比例
した電位差４０４及び中間輝度値に比例した平均
電位を有するように選択される。このため高輝度
トランジスタ３８２を介してミキサ トランジス
タ３７６のゲートに印加された信号は、信号路６
２に複合ビデオ信号を発生する。この複合ビデオ
信号は、第１２図において４０６で示すシアン色
に対する標準ビデオ波形でデジタル的に近似する
ものである。同じような方法で、下側シアン基準
電圧及び上側赤基準電圧は、赤色の色値特性に比
例した電位差４０８及び比較的低輝度値に比例し
た平均電位を有するように選択される。このた
め、低輝度トランジスタ３８８を介してミキサ
トランジスタ３７６のゲートに印加された信号は
信号路６２に第１２図において４１０で示す暗赤
色に対する標準ビデオ波形がデジタル的に近似さ
れた複合ビデオ信号を発生する。同様構成のアン
ド ゲート及びゲート トランジスタが“000”
及び“111”以外のカラー選択部を有するビデオ
カラー コードと関連された各カラー選択線３
７０に対して設けられる。

当業者において明らかなように、白及び灰色に
対応するビデオ波形は、固定された輝度値をもつ
が、色値をもたない。この実施例では、ビデオ
カラーのカラー選択部分におけるデジタル値の
“111”は、ビデオ カラー コードの輝度部のデ
ジタル値に従い、白又は灰色を表わす。従つて、
カラー選択線３７０ｂを介してカラー デコーダ
１１４から供給される出力信号は、同時に分圧器
３７４のタツプ点４１２での白基準電圧をゲート
トランジスタ４１４を介して高輝度トランジス
タ３８２と分圧器３７４のタツプ点４１６での灰
基準電圧をゲート トランジスタ４１８を介して
低輝度トランジスタ３８８とに供給するのに用い
られる。白基準信号が白色の輝度値に比例して選
択されたときは、高輝度トランジスタ３８２を介
してミキサ トランジスタ３７６のゲートに供給
された信号は、第１２図において４２０で示す白
色に対するビデオ波形をデジタル的に近似した複
合ビデオ信号を信号路６２に発生する。同様に、
灰基準電圧が灰色の輝度値に比例して選択された
ときは、低輝度トランジスタ３８８を介してミキ
サ トランジスタ３７６のゲートに供給された信
号は、信号路６２に灰色（第１２図に図示せず）
に対するビデオ波形をデジタル的に近似した複合
ビデオ信号を発生する。

白及び灰色の場合と同様に、黒色は、固定した
輝度値をもつが、色値をもたない。この実施例で
は、ビデオ カラー コードのカラー選択部分に
おけるデジタル値の“000”は、ビデオ カラー
コードの輝度ビツト部分のデジタル値に従い、
黒色又は透明状態を表わす。従つて、カラー選択
線３７０ｃを介してカラー デコーダ１１４から
供給される出力信号は、分圧器３７４のタツプ点
４２２での基準電圧をゲート トランジスタ４２
４を介して高輝度トランジスタ３８２に印加する
のに用いられる。従つて、輝度ビツトが“ハイ”
状態にあるときは、高輝度トランジスタ３８２を
介してミキサ トランジスタ３７６のゲートに供
給された信号は、第１２図において４２６で示す
黒色に対するビデオ波形がデジタル的に近似され
た複合ビデオ信号を複合路６２に発生する。これ
に対し、輝度ビツトが“ロー”状態にあるとき
は、アンド ゲート４２８は、ゲートトランジス
タ４２４によりゲートされた黒基準電圧をゲート
トランジスタ４３０を介してミキサトランジス
タ３７６のゲートに供給する。そして、信号路６
２の複合ビデオ信号は、第１２図において４３２
で示すように、黒色に対するビデオ波形をデジタ
ル的に近似する。

同期発生モードにおいて、ゲート回路網３７２
は、信号路９６を介してシークエンス制御部９２
から供給される同期信号に主に応答し、分圧器３
７４により供給される基準電圧をミキサ トラン
ジスタ３７６のゲートに選択的に供給する。例え
ば、信号路９６ａを介して“ハイ”状態の同期信
号を受け取つたのに応答し、アンド ゲート４３
４は、分圧器３７４のタツプ点４３６での同期基
準電圧をゲート トランジスタ４３８を介してミ
キサ トランジスタ３７６のゲートに供給する。
同期基準電圧が標準同期値に比例するように選択
されたときは、ミキサ トランジスタ３７４のゲ
ートに供給された信号は、第１２図において４４
０で示すように水平同期パルスに対するビデオ波
形をデジタル的に近似した複合ビデオ信号を信号
路６２に発生する。

信号路９６ｂから“ハイ”状態のバースト信号
を受け取つたのに応答し、アンド ゲート４４２
はカラー位相発生器１１０のインバータ３３８か
ら供給される黄基準信号に同期し、分圧器３７４
のタツプ点４４４での上側バースト基準電圧をゲ
ート トランジスタ４４６を介してミキサ トラ
ンジスタ３７６のゲートに印加する。同様にし
て、アンド ゲート４４８は、カラー位相発生器
１１０のインバータ３３８から供給される青基準
信号に同期し、分圧器３７４のタツプ点４５０で
の下側バースト基準電圧をゲート トランジスタ
４５２を介してミキサ トランジスタ３７６のゲ
ートに印加する。従つて、上側基準電圧及び下側
基準電圧は、黄及び青色基準信号と全体として交
播する方法で同期し、ミキサ トランジスタ３７
６のゲートに印加される。上側及び下側バースト
基準電圧がNTSCカラー バーストのピーク ピ
ーク値特性に比例した電位差４５４及び照準ブラ
ンキング レベルに比例した平均電位を有するよ
うに選択することにより、ミキサ トランジスタ
３７６のゲートに供給された信号は、第１２図に
おいて４５６で示すカラー バーストに対する標
準ビデオ波形をデジタル的に近似した複合ビデオ
信号を信号路６２に発生する。

信号路９６ｃを介して“ハイ”状態のブランキ
ング信号を受け取つたのに応答し、インバータ４
５８は、“ロー”状態の出力信号を出力し、ノア
ゲート４６０に供給する。ノア ゲート４６０
は更に信号路９６ａ及び９６ｂを介してそれぞれ
供給される同期及びバースト信号を受け取る。当
業者において明らかなように、ブランキング信号
が“ハイ”状態にあり、かつ同期及びバースト信
号の両方が同時に“ロー”状態にあるときは、ノ
ア ゲート４６０は“ハイ”状態の出力信号を出
力する。従つて、ノア ゲート４６０は、これら
通常のブランキング期間の部分が水平同期パルス
及びカラー バーストに用いられている間にの
み、分圧器３７４のタツプ点４２２での黒基準電
圧をゲート トランジスタ４６２を介してミキサ
トランジスタ３７６のゲートに印加する。黒基
準電圧が標準ブランキング レベルに比例した電
位を有するように選択されているので、ゲート
トランジスタ４６２を介してミキサ トランジス
タ３７６のゲートに供給された信号は、第１２図
において４６４で示すブランキング期間に対する
標準ビデオ波形をデジタル的に近似した複合ビデ
オ信号を信号路６２に発生する。信号路９６ｃの
ブランキング信号もカラー デコーダ１１４に供
給されているので、各カラー選択線３７０の出力
信号はブランキング期間中は“ロー”状態にあ
る。

外部ビデオ モードにおいて、インバータ４６
６は、信号路９６ｄを介してシークエンス制御９
２から供給される外部ビデオ信号付勢信号を受け
取るのに応答し、“ロー”状態の出力信号を出力
し、アンド ゲート４３４，４４２及び４４８に
それぞれ供給する。信号路９６ｄの外部ビデオ付
勢信号もノア ゲート４６０に供給される。その
結果アンド ゲート４３４，４４２，４４８及び
ノア ゲート４６０から出力される出力信号は、
全ブランキング期間で“ロー”状態に留まる。こ
の期間では、複合ビデオ信号の発生が禁止され
る。シークエンス制御部９２が通常の方法で外部
ビデオ信号の外部源と同期しているとすると、そ
の結果による信号路６２の複合ビデオ信号は、外
部ビデオ信号に含まれたブランキング、同期及び
バースト信号に比例したこれらの信号を有する。

外部ビデオ信号の同期部分を内部で発生した値
と代替するのに加え、この実施例のビデオ ミキ
サ１１６も、優先セレクタ１０４から供給される
ビデオ カラー コードが透明状態に対応すると
きは、外部ビデオ信号の情報部分を有する。特に
信号路９６ｄの外部ビデオ付勢信号が“ハイ”状
態のときは、インバータ４６６から供給される出
力信号もアンド ゲート４２８に供給され、これ
より出力される出力信号を“ロー”状態に保持さ
せる。従つて、ゲート トランジスタ４２４，４
３０を介して黒基準電圧を互にゲートさせるのを
阻止する働きをする。その代りに、カラー選択線
３７０ｃ及びインバータ４０２から供給される輝
度ビツトの論理反転に応答し、アンド ゲート４
７４は、オア ゲート４７０に“ハイ”状態の出
力信号を供給し、外部ビデオ付勢信号も“ハイ”
状態のときは、アンド ゲート４６８を付勢させ
る。その結果、アンド ゲート４６８は信号路７
６の外部ビデオ信号をゲート トランジスタ４７
２を介してミキサ トランジスタ３７６のゲート
に供給する。換言すれば、ビデサ ミキサ１１６
が外部ビデオ モードでないときは、透明状態に
対当するビデオ カラー コードは、黒色を近似
するデジタル波形（第１２図において４２６で示
す）を備えた信号路６２の複合ビデオ信号とな
る。しかし、ビデオ ミキサ１１６が外部ビデオ
モードにあるときは、複合ビデオ信号は信号路
７６の外部ビデオ信号とほぼ同一となる。

ROMの説明 第１３図は、主として第１４図に示す論理図に
従い、低速ROMから成る離散的な装置の動作を
示すブロツク図である。全般に、低速ROM４８
は、メモリバス４６、バス バツフア５０、補助
バスを介してCPU１２より供給されるROMアク
セス リクエストに応答する。特に、CPU１２
は、低速ROM４８におけるアドレス カウンタ
４７６に新しいアドレスを書き込み、アドレス
カウンタ４７６における現在のアドレスを読み出
し、又はアドレス カウンタ４７６にあるアドレ
スをもつて、ROM配列４７８にあるデータを読
み出す。この実施例では、ROM配列４７８は、
6144×８ビツト バイトの処理情報を有し、それ
ぞれ16ビツト アドレスの下位13ビツトにより連
続的に又はランダムにアドレス可能である。16ビ
ツト アドレスの上位３ビツトは、以下で述べる
方法で、低速ROM４８を構成する８つの個別的
な装置において所望の一つを指定するページ指定
を構成する。

主として補助バス５２を介してCPU５２から
書き込み（判定ブロツク４８０）アドレス（判定
ブロツク４８２）ROMアクセス リクエストを
受け取ると、シークエンス制御４８４は、アドレ
ス カウンタ４７６の下位８ビツト位置に含まれ
ているアドレス ビツトをその上位８ビツト位置
にシフトすることにより新しいアドレスから成る
16ビツトのうちの８ビツトを受け取る用意をする
（処理ブロツク４８６）。新しいアドレスの最初の
８ビツトのアドレス ビツトが補助バス５２に準
備されると、シークエンス制御４８４は入力バツ
フア４８８を付勢し、入力バス４９０を介してア
ドレス カウンタ４７６の下位８ビツト位置へ最
初の８アドレス ビツトをロードする。シークエ
ンス制御４８４は、新しいアドレスの最初の８ビ
ツトを既にロードしたことを“記憶”するため
に、内部のフラグ（処理ブロツク４９４）を反転
させる（処理ブロツク４９４）。その結果、フラ
グがセツト状態であるときは（判定ブロツク４９
６）、シークエンス制御４８４はレデイ信号を発
生し（処理ブロツク４９８）、補助バス５２を介
してCPU１２に入力し、低速ROM４８がアドレ
スの次の８ビツトを受け取り得る状態になつたこ
とを示す。

シークエンス制御４８４は、次の書き込み（判
定ブロツク４８０）アドレス（判定ブロツク４８
２）ROMアクセス リクエストを受け取ると、
新しいアドレスの最初の８ビツトをアドレスカウ
ンタ４７６の下位８ビツト位置からその上位の８
ビツト位置へシフトする（判定ブロツク４８６）。
シークエンス制御４８４は、新しいアドレスの次
の８ビツトが補助バス１２を介してCPU１２か
ら供給されると、入力バツフア４８８を付勢し、
入力バス４９０を介してアドレス カウンタ４７
６の下位８ビツトに新しいアドレスの次の８ビツ
トをロードする（判定ブロツク４９２）。フラグ
が２回反転されると（処理ブロツク４９４）、フ
ラグはリセツト状態になり（判定ブロツク４９
６）、シークエンス制御４８４は、自動増加処理
５００を実行する。

自動増加処理５００において、シークエンス制
御４８４はアドレス カウンタ４７６にもつ現在
のアドレスをアドレス ラツチ５０２にロードす
る（処理ブロツク５０４）。次に、シークエンス
制御４８４はアドレス カウンタ４７６の内容の
アドレスを増加する（処理ブロツク５０６）。そ
して、シークエンス制御４８４は、アドレス ラ
ツチ５０２の内容のアドレスを用い、ROM配列
４７８の特定アドレス位置にある処理情報をデー
タ ラツチ５０８へ転送する（処理ブロツク５１
０）。シークエンス制御４８４は、自動増加処理
５００を増加すると、フラグがセツトされている
ことを確認し（処理ブロツク５１２）、次いでレ
デイ信号を発生し（処理ブロツク４９８）、低速
ROM４８がCPU１２から次のROMアクセス
リクエストを受け取り得る状態であることを
CPU１２に示す。

シークエンス制御４８４は、次のROMアクセ
ス リクエストが読み出し（判定ブロツク４８
０）データ（判定ブロツク５１４）命令のとき
は、データ ラツチ５０８に貯えられている処理
情報を出力ラツチ５１６（処理ブロツク５１８）
に転送する。アドレス カウンタ４７６にあるア
ドレスのページ指定が発生の時点で特定の装置に
割り付けられた個有のページ数に対応するときは
（判定ブロツク５２０）、ページ選択５２２は、信
号路５２６を介して出力バツフア５２４を付勢し
（処理ブロツク５２８）、出力バス５３０を介して
出力ラツチ５１６から供給される処理情報を補助
バス５２へ供給する。その後、又はページ数が対
応しなかつたときは（判定ブロツク５２０）、シ
ークエンス制御４８４は、前述の自動増加処理５
００を実行し、フラグがリセツトされているのを
確認し（処理ブロツク５１２）、レデイ信号を発
生して（処理ブロツク４９８）、要求したデータ
が補助バス５２に準備されていることを示す。

シークエンス制御４８４は、読み出し（判定ブ
ロツク４８０）アドレス（判定ブロツク５１４）
ROMアクセス リクエストを受け取ると、アド
レス カウンタ４７６の上位８ビツト位置にある
８アドレス ビツトを出力ラツチ５１６へ転送す
る（処理ブロツク５３２）。次に、シークエンス
制御４８４は、出力バツフア５２４を付勢し（処
理ブロツク５３４）、出力バス５３０を介して出
力ラツチ５１６から供給される上位アドレス バ
イトを補助バス５２へ供給する。そして、シーク
エンス制御４８４は、アドレス カウンタ４７６
の下位８ビツト位置にある８アドレス ビツトを
その上位８ビツト位置へシフトする（処理ブロツ
ク５３６）。その後、シークエンス制御４８４は
フラグがリセツトされているのを確認して（処理
ブロツク５１２）レデイ信号を発生し（処理ブロ
ツク４９８）、アドレスの上位バイトが補助バス
５２に準備されていることを示す。

シークエンス制御４８４は、次の読み出し（判
定ブロツク４８０）アドレス（判定ブロツク５１
２）命令を受け取ると、現在、アドレス カウン
タ４７６の上位８ビツト位置にあるアドレスの下
位バイトを出力ラツチ５１６へ転送し（処理ブロ
ツク５３２）、出力バツフア５２４を付勢し（処
理ブロツク５３４）、下位アドレス バイトを補
助バス５２に出力する。前と同じように、シーク
エンス制御４８４は、次にアドレス カウンタ４
７６の下位８ビツト位置にある８ビツトをその上
位８ビツト位置へシフトし（処理ブロツク５３
６）、フラグがリセツトされているのを確認して
（処理ブロツク５１２）、レデイ信号を発生し（処
理ブロツク４９８）、下位アドレス バイトが補
助バス５２に準備されていることをCPU１２に
示す。

シークエンス制御４８４は、書き込み（判定ブ
ロツク４８０）データ（判定ブロツク４８２）
ROMアクセス リクエストを受け取ると、単に
自動増加処理５００を実行し、次いでフラグをリ
セツトし（処理ブロツク５１２）、レデイ信号を
発生し（処理ブロツク４９８）、命令の終了を示
す。このように、書き込みデータ命令は、フラグ
をリセツトするのに便利な方法であると共に、自
動増加の動作を達成する。

この実施例においては、CPU１２は最初書き
込みデータ命令を出力してフラグをリセツトす
る。次に、CPU１２は連続した２つの書き込み
アドレス命令により選択したスタート アドレス
を出力する。その後、ROM４８は、CPU１２が
出力した次の各読み出しデータ命令に応答し、連
続的な高位のアドレス位置にある処理情報を出力
する。低速ROM４８は、各読み出しデータ命令
に応答して実行した自動増加処理５００の一部と
して、連続した次のバイトをデータ ラツチ５０
８に導くので、CPU１２に対する高速転送を可
能にする。従つて、CPU１２は、読み出しデー
タ命令を出力した後、データに対する待ち時間が
最小のものとなる。

以上、この発明の特定の実施例を説明したが、
特許請求の範囲で限定したように、この発明の精
神及び範囲から逸脱することなく、この発明で開
示した種々の実施例につき、部分又は要素の構
造、構成又は動作において、変更が可能である。

(ト) 発明の効果 本願発明に係るビデオ デイスプレイ プロセ
ツサによると、中央処理装置から送られるデータ
を外部メモリに転送し、第１表示情報の表および
第２表示情報の表だけでなく、偏位情報の表を設
定でき、該偏位情報に基き表示画面中の前景画面
の位置を画素単位で指定できるため、前景画面を
表示画面中を移動させる場合、第１表示情報およ
び第２表示情報を書き換えることなく、偏位情報
のみ書き換えればよく、中央処理装置で実行しな
ければならない演算数を減少させることができる
という効果が得られる。さらに、偏位情報は画素
単位で前景画面の偏位を指定できるので、前景画
面の移動を滑かにできるという効果も得られる。

さらに、本願発明に係るビデオ デイスプレイ
プロセツサは、書込みモードおよびビデオ モー
ドの実行に必要な機能を全て単一の半導体基板に
集積して構成されているので、本願発明に係るビ
デオ デイスプレイ プロセツサを採用すること
により、ビデオ デイスプレイ システムを小型
化できるという効果も得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例についてのデジタ
ル計算システムを示すブロツク図、第２図は第１
図に示したビデオ デイスプレイ プロセツサの
ブロツク図、第３図はビデオ デイスプレイ プ
ロセツサのオーバレイ制御部の動作の全般を示す
ブロツク図、第４図はビデオ デイスプレイ プ
ロセツサのレジスタ制御部及び制御レジスタ部を
示すブロツク図、第５図は第３図との関連におい
てビデオ デイスプレイ プロセツサのオーバレ
イ制御部の動作全般を説明する論理図、第６図は
第５図の論理図の他の一部を示す論理図、第７図
は第５図の論理図の他の一部を示す論理図、第８
図はビデオ デイスプレイ プロセツサにおける
RAM制御部の動作を示す論理図、第９図はビデ
オ デイスプレイ プロセツサの優先セレクタを
示すブロツク図、第１０図はビデオ デイスプレ
イ プロセツサのカラー位相発生器を示す回路
図、第１１図はビデオ デイスプレイ プロセツ
サのカラー デコーダ及びビデオ ミキサを示す
回路図、第１２図はビデオ デイスプレイ プロ
セツサのビデオ発生部分の動作を示す多数の波形
図、第１３図は第１図に示す低速ROMのブロツ
ク図、第１４図は第１３図に示す低速ROMの動
作を示す論理図である。 ８０，８４，８６……制御レジスタ手段（レジ
スタ制御部、制御レジスタ、CPUデータ レジ
スタ）、９０……外部メモリ制御手段（RAM制
御部）、９２，１００，１０４，１１２……出力
信号発生手段（シーケンス制御部、オーバレイ制
御部、優先セレクタ、複合ビデオ発生器）。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置により指定されるアドレスを一
   時的に記憶するアドレス レジスタと中央処理装
   置から送られるデータを一時的に記憶するデータ
   レジスタとを有する制御レジスタ手段と、 複数のアドレス可能な記憶領域を有する外部メ
   モリに接続可能であり、書込みモード時には前記
   アドレス レジスタに記憶されているアドレスを
   順次変更しながら該アドレス レジスタ内のアド
   レスにて指定される前記外部メモリの記憶領域に
   前記データを順次書込み、前記外部メモリに背景
   画面を構成する画素パターンに関する第１表示情
   報の表と前景画面を構成する画素パターンに関す
   る第２表示情報の表と前記背景画面と前記前景画
   面とに基き形成される表示画面の基準位置に対す
   る前記前景画面の偏位を画素単位で指定する偏位
   情報の表とを設定し、ビデオ モード時にはメモ
   リ リクエスト信号に応答して外部メモリにアク
   セスし、前記第１表示情報と前記第２表示情報と
   前記偏位情報とを読み出す外部メモリ制御手段
   と、 外部表示装置のラスタ走査の位置情報に基き前
   記メモリ リクエスト信号を出力し、前記外部メ
   モリから読み出される前記第１表示情報と前記第
   ２表示情報と前記偏位情報とに基き、前記背景画
   面中で前記前景画面に重なる部分を定め、該重な
   る部分では前記第２表示情報を選択し、前記背景
   画面中の前記重なる部分以外の部分では前記第１
   表示情報を選択し、これら選択された第１表示情
   報および選択された第２表示情報に基き前記表示
   画面を表わす出力信号を発生させる出力信号発生
   手段とを単一の半導体基板に集積してなるビデオ
   デイスプレイ プロセツサ。 ２ 前記外部メモリ制御手段が、さらに読み出し
   モードを実行可能であり、読み出しモード時に
   は、前記アドレスレジスタに記憶されているアド
   レスを順次変更しながら該アドレス レジスタ内
   のアドレスにて指定される前記外部メモリの記憶
   領域に記憶されているデータを順次前記データ
   レジスタに読み出せることを特徴とする特許請求
   の範囲第１項記載のビデオ デイスプレイ プロ
   セツサ。 ３ 前記制御レジスタ手段がリフレツシユ アド
   レス レジスタを有し、前記出力信号発生手段が
   リフレツシユ アドレスを周期的に出力する手段
   を有し、前記外部メモリ制御手段が前記リフレツ
   シユ信号に応答して前記リフレツシユ アドレス
   レジスタ内のアドレスを順次変更しながら前記リ
   フレツシユ アドレス レジスタ内のアドレスに
   て指定される外部メモリの記憶領域のデータを順
   次リフレツシユする手段を有することを特徴とす
   る特許請求の範囲第１項記載のビデオ デイスプ
   レイ プロセツサ。