JPS60125887A - ビデオ デイスプレイ プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（イ）産業上の利用分野 この発明は、ビデオ　ディスプレイ　プロセラ１ノ、狛
に、単一の半導体基板に集積されたビデオディスプレイ
　プロセッサに関する。 （ロ）従来の技術 従来のビデオ　ディスプレイ　システム、特に、その表
示装置に、その背姐上を仔魚の方向に移動できる前用を
表示するビデオ　ディスプレイ　システムとして以下の
ようなものが知られている。 従来のビデオ　ディスプレイ　システムの第１の例は、
中央処理装置と表示装置と外部ランダムアクセス　メモ
リとビデオ　ディスプレイ　プロセッサとを含んで構成
されている。表示装置の画面は、Ｍ列、Ｎ行の小領域に
分割されており、各小領域は複数のビデオ表示要素（ピ
クセル）、例えば８ピクゼル×８ピクセルにて構成され
ている。 外部ランダム　アクセス　メモリには、パターン名称テ
ーブル（表）とパターン発生テーブルとが設定されてお
り、パターン発生テーブルには、に記憶では各列８バイ
トを必要とするパターン情報が所定数記憶されている。 各パターン情報は、記号、文字、模様等を「１」値と「
０」伯との組合せで表現したものであり、各「１」値ま
たはｒＯＪ値は各ビクセルに対応している。例えば、「
−」なる文字を表わＪパターン情報は、第１乃至第３パ
イ１−および第６乃至第８バイトを全て「Ｏ」値とし、
第４および第５バイトにＩＱ、１．１．１゜１．１．１
．０−１のディジタル値で構成されている。−ｈ、パタ
ーン名称テーブルには各小領域に表承すベき記号等を記
憶しているパターン発生テーブルの先０ｆ１アドレスが
順次記憶されており、Ｍ列、Ｎ行の小領域で構成される
画面の場合、パターン名称デープルはＭＸＮｌ［Ｗの先
頭アドレスにて（１４成されている。例えば、画面の最
左列の最上部の小領域に「−」なる文字（例えば、パタ
ーン発生テーブル中２０５０番地から始まる８バイトに
パターン情報が記憶されているとする）を表わそうとづ
る場合、パターン名称テーブルの前記小領域に対応りる
所には、パターン発生テーブルの先ＩＪｆｌ　？ｒＴ地
ｒ　２０５０．１を示すディジタル値が記憶されること
になる。 したがって、どデＡ　ディスプレイ　プロセッサは、各
小領域毎に第１サイクルでパターン名称子−−ｆノ１．
（１−７）’ｙ　（７）ｌ、、該パターン名称テーブル
から表示すべき記号等のパターン情報を記憶しているパ
ターン発生テーブルの先頭アドレスを読み出してくる。 続く第１サイクルでは、該先頭アドレスに塞ぎパターン
情報を読み出し、該パターン情報に基ぎ表示装置に出力
信号を送るものである。 このような従来のビデオ　ディスプレイ　システムにて
、最左列、最上部の小領域（０列、０行）に表示されて
いる前用模様を画面を斜行させて最右列、最下部の小領
域まで移動させるには、中央処理装置により０列、０行
の小領域に対応するパターン名称テーブル中のアドレス
を無模様、あるいは他の背景模様を記憶しているパター
ン発生テーブル中の特定先頭アドレスに書き換え、次い
で、１列、１行の小領域に対応するパターン名称テーブ
ル中のアドレスを前記前用模様を記憶しているパターン
発生テーブル中の先頭アドレスに書ぎ換える。さらに、
前狽模様の移動に伴い、順次前用模様を記憶しているパ
ターン発生テーブル中の先頭アドレスを無模様、あるい
は他の前傾模様を記憶しているパターン発生テーブル中
の先頭アドレスに書き換えてゆけばよい。 次に、従来のビデオ　ディスプレイ　システムの第２の
例について説明する。この第２の例も、中央処理装置と
表示装置と、外部メモリと、ビデＡ　ディスプレイ　プ
ロセッサとを含む構成であり、外部メモリには画面の各
ビクセルに表示すべき色のカラーコードを各ビクセルに
対応させて記憶している。したがって、画面の最左列、
最上部の６４ビクセルに表示している前景模様を最右列
、最Ｆ部まで、画面を斜行させて移動させるには、中央
処理装置は、前景模様が１ピクヒル動く毎に、３０ビク
は部分のカラーコードを書き換えなＣノればならない。 （ハ）発明が解決しようとする問題点 上記従来のビデオ　ディスプレイ　システムの第１の例

【こＪ３いては、前頭模様の移動に際しては、中央処理
装置はパターン名称テーブル中の先頭アドレスのみより
換えればにいので、中央処理装置の実行しな【Ｊればな
らない演算数は少なくてよいものの、前…模様は小領域
を単位として移動するので、前景模様の移動が不自然に
なるという問題点があった。 一方、第２の例においては、前頭模様が画素単位で移動
できるため、その動作は滑かで、自然であるものの、中
央処理装置の実行しな【ノればならない演算数が多くな
るという問題点があるうえ、各画素毎にカラーコードを
対応さけなければならないので、外部メモリの記憶容量
を大きくしなければならないという問題点もあった。 （ニ）問題点を解決するだめの手段 本発明に係るどデＡ　ディスプレイ　プ［１ｔ？ツサは
、中火処Ｎ装置により指定されるアドレスを一時的に記
憶するアドレス　レジスタと中央処理装置から送られる
データを一時的に記憶するデータ　レジスタとを右りる
制御レジスタ手段と、複数のアドレス可能な記憶領域を
右づ−る外部メ−しりに接続可′能であり、書込みモー
ド時には前記アドレスレジスタに記憶されているアドレ
スを順次変更しながら該アドレス　レジスタ内のアドレ
スにて指定される前記外部メモリの記憶領域に前記デー
タを順次書込み、前記外部メモリに背東画面を構成する
画素パターンに関する第１表示情報の表と前頭画面を構
成する画素パターンに関する第２表示情報の表と前記前
頭画面と前記前頭画面とに塞ぎ形成される表示画面の基
準位置に対する前記菌類画面の偏（ｆｆを画素単位で指
定する偏位情報の表とを設定し、ビデオ　モード時には
メモリ　リクエスト信号に応答して外部メモリにアクセ
スし、前記第１表示情報と前記第２表示情報と前記偏位
情報とを読み出す外部メモリ制御手段と、外部表示装置
のラスク走査の位置情報に基き前記メモリリクエスト信
号を出力し、前記外部メモリから読み出される前記第１
表示情報と前記第２表示情報と前記−位情報とに基き、
前記背景画面中で前記前−画面に重なる部分を定め、核
用なる部分では前記第２表示情報を選択し、前記背景画
面中の前記Φなる部分以外の部分では前記第１表示情報
を選択し、これら選択された第１表示情報および選択さ
れＩこ第２表示情報に基き前記表示画面を表わす出力信
号を発９−させる出力信号発生手段とを単一の半導体基
板に集積して構成したことを要旨とする。 〈ホ）作用 次に上記構成に係る本願発明の作用を述べれば、中央処
理装置６から出力される背崇画面を構成する画素パター
ンに関する第１表示情報と前頭画面を構成する画素パタ
ーンに関する第２表示情報と表示画面」−の基準位置に
対Ｊる前頭画面の偏位を画素単位で指定する偏位情報と
に基さ、外部メモリの第１領域に第１表示情報を、第２
領域に第２表示情報を、第３領域に偏位情報をそれぞれ
記憶させた後、出力信号発生手段がラスク走査の位ｈ“
情報に基きメモリ　リクエスト信号を出ツノＪると、外
部メモリ制御手段が該メモリリフニスト１８月に応答し
て外部メモリから第１表示情報と第２表示情報と偏位情
報どを読み出１１．出力信号発生手段は読み出された第
１表示情報、第２表示情報、および偏位情報に基き、ま
ず、背如画面中の前ｕｌ　ｉ！！ｊ面との重なる部分を
定め、次いで、核用なる部分なら第２表示情報を、重な
る部分ではないときには第１表示情報を選択し、これら
選択された第１表示情報と選択された第２表示情報とに
基き出カイ１）月を形成してタスク走査式表示装置に出
力するのＣ１該表示装置（よ前記出力信号に応答して、
表示両面を表示づることができる。 （へ）実施例 この発明のその他のＢｉ徴及び効果は、この発明の！Ｉ
ｆ適な一実施例を示す付図を参照し、以下の詳細な説明
を読むことにＪ、り明らかと４する。 システムのｌｌ■要説明 第１図（ま、この発明の好適な一実施例に係るデジタル
１，１韓システム１０をボす。通常、デジタル６１剪１
システ１１１０は、中央処理装置（以下ＣＰＵという）
１２メ七り　」Ｊブシステム１４、人出力りＪシステム
１６及びビデオ　ディスプレイ　１ノｆシステム１８か
ら構成される。ＣＰＵ１２は例えばｊ−１−リス　イン
スツルメンツ９９８５によるしノリシック　マイク１］
ゾロレツリ−ぐよく、通常人出力りＪシステム１６を介
して人力されるリクＩス１への処理に応答してメモリ　
サブシステム１４に格納されているデジタル制御ブ１］
ダラムの制御に従い、通常の方法で動性Ｊる。入出力リ
ブシステム１６において、１１０制１ｌｌｌ装置１イ２
０は、例えばテキサス　インスッルメンツ９９０１にＪ
、るモノリシック集積回路でよく、通常の方法で動作し
てＣＰＵ通信バス２２と一台以上のＩ１０制御装置２０
に接続されたＩ１０バス２４どのインターフェイスをＪ
る。−例として、Ｉ１０装置２６は次のような通常の装
置であればにい。即ち、キーボード２８、複数の携帯装
置３０及び各種のリモー１ヘ　センリ＝３２を含む人力
装置と、例えばスビーヂ　シンヒリイザ装置３４及びハ
ード　ニ］ピー　プリンタ３６を含む出力装置と、例え
ば磁気ディスク装置３８、磁気テープ装置４０及び通信
用モデム４２を含む両方向性人出力装百とがある。 メモリ　１ノブシステム１４にＪ３いては、多１１のリ
ード　オンリ　メモリ（以下、ＲＯＭという）と多聞の
読み出し及び出き込みランタン、　アクレス　メモリ（
以下、ＲＡＭという）を結合さけることを必要どするこ
とがしばしばある。このようなときは、適当なオペレー
ティング　システム、及び必要とづるアセンブラもしく
はコンパイラのにうなリポ−１へ　プログラムＲＯＭに
格納し、一方コーザ　プログラム及び揮発性データをＲ
ＯＭに格納りる。この形式においては、比較的スタテイ
クなプログラム及びデータが比較的安いＲＯＭに記憶さ
れるので、比較的過度的なプログラム及びデータが全般
的により高価なＲＡ　Ｍに記憶される。 第１図に示したこの発明の実施例では、メモリリブシス
テム１４もＣ１〕ＩＪ１２のパーフオーンンスを実質的
に但上さＵることなく、比較的低速のＲＯＭ及びダイブ
ミックＲＡ　Ｍの低価格の利点を３１：／＋１１！るＪ
、うに構成される。特に、メモリ　サブシステム１４の
ＲＯＭ部分では、テキサス　インスツルメンツ４７３２
のようにＮヂＶンネルＭ　ＯＳ型が望ましく、比較的限
定量の高速ＲＯＭ４４がＣ１）（ツメ−［リ　バス４６
を介してＣＰＵ１２に直接１ａ続される。−万、アキ１
ｊス　インスツルメンツ０４．３０のようにＰチ）７ン
ネルＭ　ＯＳ型が好ましく、人聞の比較的低速ＲＯＭ４
８がＣＰＵメモリ　バス４６と補助バス５２との間に設
置され、例えばテキサス　インスツルメンッ７４１５２
４５によるバス　バッファ５０を介してＣＰＵ１２に接
続される。低速ＲＯＭ４８から成る各装置に自動的にア
ドレスを増加させるカウンタを備えて低速ＲＯＭ４８を
逐次アクレスすることに関連したＣＰＵ１２のＡ−バヘ
ッドを大いに減少させている。更に、低速ＲＯＭ　４．
８を４１１１成する各装置に前記０　／Ｉ　３０のよう
に固自のＲＯＭアドレスのページ番号が割り付Ｇノられ
Ｉこときは、更に複数、このような装置によりＲＯＭラ
イブラリ　モジュール５４を形成Ｊるようにして、適当
なプラグ　イン式のボートを介し一ζ補助ハス５２に接
続することかできる。このため、ＲＯＭライブラリ　モ
ジュール５４【まプラグ　イン　しジ１−ルを形成する
。 メモリ　勺ブシステム１４のＲＡ　Ｍ部分にｄ３いて、
例えばアキ１ｊ−ス　インスッルメンツ４０２７Ｊこう
にＮチャンネルＭＯ３型が好ましいブロックのダイナミ
ックＲＡＭ（１７，下ＲＡＭという）５６がＲＡＭバス
５８、ビデオ　ディスプレイ　ブロレツ１ノ（以下ＶＤ
Ｐという）６０を介してＣＰｔＪメモリ　バス４６に接
続される。特に、ＶＤＰ６０は、以下で説明（る他の機
能と共に、低速ＲＯＭ　４８から成る装置に設けられて
いるものと同じように、自動的に増加されるアドレス　
カウンタの機能も得るようにされている。更に、ＶＤＰ
６０は、ＲＡＭ５６を構成する各種装置の内容を周期的
に更新するＪ：うになっている。このようにしてＣＰＩ
ＪＩ２は、ＲＡＭ５６に対して一連の逐次アクセスをす
る際にアドレスをいちいち供給する負担と、ダイナミッ
クＲＡＭを周期的に更新づることに通常関連した相当■
のオーバヘッドとから解放される。 ビデオ　ディスプレイ　サブシステム１８においで、Ｖ
ＤＰ６０は、ＣＰＵメモリ　バス４６を介してＣＰ　Ｕ
　１２により動作され、ＣＰＵ１２ににり以６ｊ＋生成
され、かつＲＡ　Ｍ　５６に格納された一組の表示デー
タをラスク走査式のテレピン」ン装置上に表示（るのに
必要とづる全てのビデＡ信号、制御信号及び同期信号を
発生さけることができる。その結果の複合ビデオ信号は
、信号路６２を介して出力され、専用のモニタ装置又は
通常のＲＦ変調器６４に供給され、次いで通常のＩレビ
ジョン受像機に供給される。この実施例において例えば
テキリース　インスッルメンッ９９１９ににる音声発生
器６６は、補助バス５２を介してＣＰＩＪＩ２に接１ｉ
さｎ、ＣＰ　Ｕ　ｌ！Ｉ　ｔａｌｌ　〕ｊ’ｒ　ｒ’　
（Ａ　’ｉ　全信号路７０を介して補助スピーカ６８に
供給し、また信号路７２を介してＲ［変調器６４に供給
してＶＤＰ６０から供給される複合ビデＡｍ信弓とＨｚ
合することかできる。 又は外部同期信号に応答し、その種々の制御部を既知状
態に設定するのが好ましい。同様に、ＶＤＰ６０は、信
号路７６を介して外部で発生した複合ビデオ信号を受信
し、この複合ビデオ信号を内部で発生した複合ビデオ信
号と混合し、信号路６２を介して出力できるのが好まし
い。例えば場合によっては、ＶＤＰ６０により発生した
複合ビデＡ信舅を補助テレビジョン　カメラで発生し又
ｔ、Ｌ敢送テレビジョン信号から得た複合ビデオ信号と
組み合ｌるのが必要となる。このような場合は、Ｖｒ）
Ｐ２Ｏは、通常の方法で信号路７６の外部１７２１３号
から適当４１同期部分を抽出することにより、外部ビデ
Ａ源と適宜同期して信号路７４を介してＶ　Ｄ　Ｐ　６
０に出力をすることができる。 当業者にａ５いて容易に理解されるように、ＶＤＰ６０
の外部ビデＡを入力して同期可能なので、２台以上のＶ
ＤＰ６０をチェーン接続させることにより、デジタルｉ
ｔ　Ｎシステム１０のデータ表示及びアニメーション能
力を非常に高めることができる。 ビデＡ　ディスプレイ　ブロセツリ−の概要説明 第２図は、第１図に示したビデＡ　ディスプレイ　ブロ
セツザ６０を構成する回路のブロック図を示す。通常、
ＶＤＰ６０は、はぼ同じような頻度でＲＡ　Ｍ　ｆｆ、
１１御モード及びビデオ馴初１モードの両方で動作覆る
ように構成されている。史に、ＲＡ　Ｍ　！、＋制御機
能を得る多くの回路を（Ｊ加回路と共に適宜接続してビ
デオ制御の機能を１ｉＩてムにい１゜このようにして時
間と回路の相当な節約が実現できる。 通常、ＣＰＵイ：／ターフ］−イス７８は、ＣＰＵメモ
リ　バス４６を介するＣＰＵ１２がらのリフニストのア
クレスに応答する。ＣＰＵアクＰスのリクエストを最初
に受け取ったどぎは、ＣＰＵインターフェイス７８は、
選択したＲＡＭアドレスをレジスタ　バス８２を介して
レジスタ制御部８０に転送し、−組の制御レジスタ８４
の特定の一つに記憶する。書き込みリフニスｊ−の場合
は、ＣＰＵインターフェイス７８は、ｃＰＵメモリバス
４６からの書き込みデータをＶＤＰアドレス及びデータ
　バス８８を介してＣＰ　ｔＪデータ　レジスタ８６に
ラッチし、ＣＰＩＪＩき込み／クレスリクエストを出力
してＲＡ　Ｍ　ｉｔ、ＩＪ　６１１部９ｏにサーどスを
づる。書き込みリクエストに応答してＲＡＭ？ｌ、ＩＩ
御９０は、レジスタ制御部８０を介して制御レジスタ８
４からＲＡＭアドレスを取り出し、ＲＡＭバス５８を介
してＲＡＭアドレスをＲＡＭ５６に転送する。その後、
ＲＡＭ制御部９０はＣＰ　ｔＪデータ　レジスタ８６の
書き込みデータＲＡ　Ｍバス５８を介してＲＡＭ５６に
転送Ｊ−る。 読み出しリクエストの場合は、ＣＰＵインターフェイス
７８は、ＣＰ　ＬＪ読み出しリクエストを単に出力し、
ＲＡＭ制御部９０にザービスをする。書き込みリクエス
トの場合のように、ＲＡ　Ｍ　１ｌｉｌ制御部９０は、
ＲＡＭアドレスを１１１１１′＠レジスタ８４からＲＡ
Ｍ５６に転送りる。その後、ＲＡＭ制御部９０　ｔ、Ｌ
、［マ△Ｍ５６と共に動き、ＲＡＭバス５８を介してＲ
ＡＭ５６から得た読み出しデータをＣＰ　ＬＪデータ　
レジスタ８６にラッチする。 ＣＰＵ１２がデータを要求するときは、ＣＰＵインター
フェイス７８は、Ｖ　Ｄ　ｌ）アドレス及びデータ　バ
ス８８十のＣＰＵデータ　レジスタ８６から読み出した
データをＣＰＵメモリ　バス４６を介してＣＰＵ１２に
転送する。 書き込みリクエストを受（」取ると、自らにＲＡ　Ｍ　
ｉ制御部９０が制御レジスタ８４を記憶し℃いるＲＡＭ
アドレスを自動的に増加させるのＣ１次のＣＰＬＪ書き
込みリクエストは、ＣＩ−）　ＬＪインター７エイス７
８を介してＣＰＵ１２の出き込みデータをＣＰＪＪデー
タ　レジスタ８６に転送づるだけでＲＡＭ５６において
連続した次のアドレス位置のものとなる。同様に、ＲＡ
　Ｍ制御部９０が読み出しリクエストを〆受は取つＩこ
後に、制御レジスタ８４に記憶し−ＣいるＲ　Ａ　Ｍア
ドレスが自動的に増加されるので、次のＣＰ　ＬＪ　’
；Ｊｔみ出しりり土ストはＣＰＵインターフェイス７８
が前の読み出しデータをＣＰＵ１２に転送すると、直ら
にＲＡＭ５６において連続した次のアドレス位置のもの
となる。従って、ＣＰ（Ｊ１２は、アクセスリフニスト
が出力された後、最小の侍ら時１１Ｎを費すだけでデー
タを転送する。 ＶＤＰ６０のレジスタ　アクセス　リフ土ストを受（〕
付【プると、ＣＰＵインターフ１イス７８は一絹の制御
レジスタ８４の特定の一アドレスをレジスタ　バス８２
を介してレジスタ制御部８０に転送Ｊ−る。レジスタ錫
き込みリクエストの場合はＣＰｕインターフェイス７８
は、ＣＰＵメモリバス４６からの書き込みデータをレジ
スタ　バス８２に転送し、レジスタ制御部８０を介して
選択しＩこ制御レジスタ８４１ニラツブする。レジスタ
読み出しリフニストの場合は、レジスタυ制御８０は選
択した制御レジスタ８４をレジスタ　バス８２に接続し
、次いで、ＣＰ　ＬＪゼインーフェイス７８はレジスタ
　バス８２をＣＰ　Ｕメモリ　バス４６に接続Ｊる。 ＶＤＰ６０がＩ”（Ａ　Ｍ　ｆｈｌ制御モードだ＆うで
動作しているとき【ま、ＲＡ　Ｍ　９０は、通常方法で
動作し、ＲＡ　Ｍ　５６にＡ３　Ｌ）る各リフレッシュ
部分を周期的にアクセスづる。このＪ：うにしてＲＡＭ
５６の内容は、ＣＰ　Ｕ　１２が通常のＲＡＭアクセス
により各リフレッシュ部をアクセスするのを失敗しても
保護される。 ビデオ制御モードにおいて、ＶＤＰ６０は、制御レジス
タ８４に記憶している一紺の制御パラメータに従ってＲ
ＡＭ５６に記憶している一絹の表示データ配列を用い、
複合ヒデオ仁号を発９．−Ｊる。 通常、複合ビデオ信号は、適当なビデＡ　ディスプレイ
装置に表示されたどきは、Ｍ列Ｎ行で個別的かつ離離的
なビデ３表示要索即らビクレル（ｐｉｘｅｌｓ）から成
るビデオ　ディスプレイ像を発生ずる。しかし、情報を
表示する都合から、ＭＸＮＸＮピッは、通常のキ）１ラ
クタ　ジェネレータと同じように、識別可能なキャラク
タ即らパパターン′°を形成するように配列即ち定めら
れ、連続した小さなグループ即ちブロックへ論理的に関
係付けされるものとすることができる。更に、実施例の
ＶＤＰ６０は、複数の可動ブロック即ら゛スプライ１〜
（ｓｐｒｉｔｅ）　”を適応させた乙ので、このスプラ
イ１−は、その−Ｌ方左端を表示することになる特定の
Ｕ列、Ｙ行を指定部ら選択することにより、固定した表
示像に対して自由に移動Ｃぎる。従って、ＶＤＰ６０は
、ラスタ走査の瞬ｇ、９　ｘ列及びＹ行の位置に同期し
て複合ビデオ信髪シを発生ηることにより、適宜固定し
たパターン又は可動のスプライ［・を表示する。 この実施例において、ＶＤＰは、ＣＰＵ選択の３種類の
ビデオ表示子−ド　即ちパターン　グラフイク　マルチ
カラー及びテキスト　モードの一つで動作する。簡単に
いうと、パターン　グラフイク　［−ドでは、Ｖ　Ｄ　
Ｐ　６０は、パターン名テーブル（７６８パターン名）
に従い、パターン発生テーブル（２５６パターン指定ブ
ロック）から選択した３２列、２４行のパターン（８×
８ビクレル）＠を発生して更に、パターン像に関する各
スプライ１〜の偏位ち指定するスプライト名テーブル（
３２スプライ１〜記述ブロツク）に従いスプライト発生
テーブル（２５６スプライト指定ブロック〉から選択し
た３２可動パターン即ちスプライ１〜（８×８ビクセル
）を重ね合せる。マルチカラー　七−ドでは、ＶＤＰ６
０は、パターン名テーブル（１９２パターン名）に従い
、パターン　カラー　テーブル（１５３６要素）から選
択した３２列、６行のカラー　パターン（それぞれ４×
４ビクセルの２×８ブロツク）像を、３２スプライトま
でパターン　グラフイク　モードとほぼ同じ方法で発生
する。テキスト　七−ドにおいては、ＶＤＰ６０は、パ
ターン名テーブル（９６０パターン名）に従い、パター
ン発生テーブル（２５６パターンＡ指定ブロックから選
択した４０行、２４列のパターン（６×８ビクはル）像
を発生する。これら３つのビデオ−表示モードのそれぞ
れにおいて、ＶＤＰ６０は、以下で詳細に説明するが、
白色、灰色、黒色及び特別の透過状態を含む１６種類の
色を選択できる。マルチカラー及びテキスト　モードで
のＶ　ｌ）　ｌ）　６０の動作は前述の相異を除くと、
パターン　グラフイクモードとほぼ同一なので、以下、
パターン　グラフイク　モードの動作を中心にして詳細
に説明をする。 システムの初期設定のとき及びその後で必装になったと
きは、メモリ制御モードで動作しているＶＤＰ６０は、
ＣＰＵ１２と其に動き、３つのビデオ表示モードから選
択した一つのものに適当な種々の表示データ配列をＲＡ
Ｍ５６に確立する。 例えば、パターン　グラフイク　モードでＶＤＰ６０を
動作させるために、ＣＰＵ１２は、ＲＡＭ５６にＶｒ）
Ｐ２Ｏにより確保されている各種のパターン及びスプラ
イ１〜を記憶さける。特に、パターン発生テーブルは、
それぞれ８ビツトのバイトから成り、通常のギヤラクタ
　ジェネレータのように、各パターンのピッ１−　パタ
ーンを定める連続した複数のパターン指定ブロックから
成る。これに対し、パターン名テーブルは、全画面のビ
デオ　パターン像から成り、それぞれ３２列、２４行の
パターンへパターン指定ブロックを設定する行列類のパ
ターン化された名前の配列から成る。 史にパターン　カラー　テーブルは、連続した３２組の
８パターン指定ブロツクのパターン発生テーブルと、そ
れぞれ関連して一対のビデオ　カラー　コードを確立す
ると共に、各ビデオ　カラー　コードを可能な１６色の
特定の一つに対応させる。従って、パターン名テーブル
、パターン発生テーブル及びパターン　カラー　テーブ
ルは順序立された配列を表わし、一つのパターン指定ブ
ロックを構成する各ピッ１〜は、パターン　カラーテー
ブルで割り当てられたビデＡ　カラー　コードを全画面
のビデオ　パターン像を構成づるＭ列Ｎ行の各ビクセル
に設定する。同様の方法で、スプライ１−発生テーブル
は、それぞれ８ピツ１〜の３バイトから成り、スプライ
１〜として用いられる各パターンのために特定のピッ１
〜　パターンを定める連続的な複数のスプライ１〜指定
ブ［：１ツクにＪ、り構成される。一方、スジ９１１〜
名テーブルは、１≦Ｕ≦Ｍ１１≦Ｖ≦Ｎのどきは、ビデ
Ａ　パターン像に関連づる特定のスプライ１−を表ンｂ
りるＩこめに特定の列偏位（〕及び行偏位Ｖを定める４
ピッ１−の３２スプライ１〜記述ブロツクから成る。１
更に、スプライト名テーブルにおける各スプライ１〜記
述ブロツクは、スプライト発生テーブルにおＩＪるスプ
ライト指定ブ［１ツクの特定の一つに対応されＩこスプ
ライト名と、スプライ１〜の活性部分が受（Ｊ持ち可能
とする１６色から特定の一つを指定Ｍるビデオ　カラー
　コードとを含む。従って、スブライｉ−名テーブル及
びスプライ［・発生テーブルは順序立てられた配列を表
わし、スプライト指定ブロックを構成する各ピッ！−は
スプライト記述ブロックにより割りイ」【）られたビデ
オ　カラー　コードを１≦Ｓ≦Ｍ及び１≦Ｔ≦Ｎのとき
は特定のビデＡ　スゾライＩ−像を構成する８列、１行
のピクセルを設定する。１．！準の統一をするため、パ
ターン及び像の１法並びにパターン像に関連するスプラ
イ１へ像の偏位は、ここでは各ピクセルに特有の表現と
する。これは、ＲＡＭ５６におりる種種のテーブルが主
として、離散的なシンボルの行列の特定−数又は選択さ
れたビデオ゛表示モードのキャラクタＢｒ性に関係して
形成されるためである。 通ｎ（、シークＺｒ−ンス制御部９２は、通常の方法で
動作してビデオ　ディスプレイ装置のラスク走査の特定
足部分を表わすリイクリックの列カラン１〜Ｘおよびリ
ーイクリックの行カウントＹを保持する。当業者におい
て明らかであるが、全ラスク走査明間の一部のみがビデ
Ａ　ディスプレイ装置上で実際に表示されるパターンに
寄与する。これは、各行の水平走査の一部が水平帰線期
間に〜えられ、一方、完全にして多数の行である水平走
査が重■゛］帰線及び関連の同期を有るのに必要とされ
るためである。しかし、少なくとも有効な表示期間中【
まシーフェンス制御部９２は、ＭＤＩ）アドレス及びデ
ータ　バス８８を介して列カラン＋−Ｘ及び行カウント
Ｙを利用できるＪ、うにづる。シーりＪ−ンス制御部９
２は、更に信号路９４を介してＮｌ５Ｃ３，５ＨＩＩｚ
の搬送波に関連しｌこ周波数を有田る色基準信号と、同
期（ＳＹＮＣ）バス９６を介して実質的に通常の形式に
ある一部の同期信号を供給する。信号路７４のリセット
及び外部同期信号に応答しシーク」−ンス制御部９２は
、列及び行カウントをクリアし、色す単信号及び同期信
号を外部信号源に人体同期させている。この実施例では
、シーフェンス制御部９２は通常形式のクロック回路と
、一対の制御プログラマブル論理アレー（ＰＬＡ）から
成り、現在の列及び行方ラン］・に従い、制御バス９８
を介して各種の制御信号を供給する。 オーバレイ（ｏｖｅｒｌａｙ　）制御部１００は、列及
び行カウントに応答してＲＡＭ制御部９０を周期的にリ
フニストし、ＲＡ　Ｍ　５６から選択されたパターン部
分及びスプライ１〜　テーブルを抽出する。 表示データＲＡＭバス５８を介してＲＡＭ５６から得る
に従い、オーバレイ制御部１００は、パターン　データ
を受り取り、パターン　バス１０２を介して第１のパタ
ーン信号を出力する。この第１のパターン信号は、１≦
Ｘ≦Ｍ、１≦Ｙ≦ＮのときはＸ列、Ｙ行のピクセルを設
定づるパターン発生テーブルのピッｌ〜から成る。オー
バレイ制御部１００もスプライト　データを受（す取り
、パターン　バス１０２を介して第２のパターン信号を
供給する。この第２のパターン信号は、ＬＪ　≦Ｘ　≦
（ＬＪ　＋　Ｓ　）及びＶ≦Ｙ＜　（Ｖ＋Ｔ）（Ｄとき
は、（Ｘ−Ｕ　−１−１）列、（Ｙ−Ｖ＋１）行のビデ
Ａ　スプライ］へにお１Ｊるピクセルを設定するスプラ
イｉ−発生テーブルのビットから成る。更に、Ａ−バレ
イ制９１１部１００は、その表示中にも各パターン及び
スプライ１〜に割り当てられたビデオカラー　］−ドを
受り取る。換言Ｊれば、Ａ−バレイ制御部１００は、パ
ターン　データ配列をイラし、表示が有効な全期間中選
択しＩこパターンに対し適当なビット　パターンを供給
づるが、しかし、スプライト　データ配列を有づるので
、その表示に指定された有効な部分の表示期間でのみ選
択した各スプライトに対して適当’（Ｋピッ１〜　パタ
ーンを供給する。 第１及び第２のパターン信号並びに関連のビデオ　カラ
ー　コードは、パターン　バス１０２を介して優先セレ
クタ１０４に供給される。第１のパターン信号を受【ｊ
取ったときにのみ、優先セレクタ１０４は、応答してそ
の峙のデジタル（「１に従い、第１のパターン信号に関
連りるビｆＡ　カシ−コードから対応した一つを選択す
る。−／ｊ、第２のパターン信号を受け取ったどきは、
第１のパターン信号を受信しているか否かに拘らず、優
先セレクタ１０４は第２のパターン信号に関連したビデ
Ａ　カラー　コードを選択する。しし、第１及び第２の
パターン信号を受１〕取らなかったどきは、傾先セレク
タ１０４は、欠落カラー　コード　パス１０６を介して
制御レジスタ８４の一つから供給される欠落カラー　コ
ードを全般に選択Ｊる１、この実施例のように、オーバ
レイ制御部１００が活性な複数のスプライトに対してそ
れぞれ第２のパターン信号を供給するどきは、優先セレ
クタ１０４は、可能とするスプライト像の所定優先順位
に従い、最高優先度を有するスプライト像に対応した第
２のパターン信号を選択する。例えば、Ａ−バレイ制御
部１００が３２スプライトから成る優先順位相からの４
つを代表する４種類の各スプリットに対し、第２のパタ
ーン信号を供給するものとＪると、優先セレクタ１０４
は、最高優先亀を有する４つのスプライ１〜の一つに対
応した第２のパターン信号を選択する。この場合には、
選択した現在のパターン信号に対応したビデＡ　カラー
　コードをビデオ制御信号としてカラー　パス１０８を
介して供給する。複合ビデオ発生器１１２の一部を形成
するカラー位相発生器１１０は、信号路９４を介してシ
ーフェンス制御部９２から供給されるカラー基準信号を
受Ｕ取り、カラー基準信号に対し、位相をぞれぞれ所定
量だ【プシフトさせた６つの６ＮＴＳＣ力ラー位相信号
を発生する。カラー　デコーダ１１４では、カラー　パ
ス１０８を介して優先セレクタ１０４がら供給されるビ
デオ制御信号より成るビデＡ　カラー　コードがデコー
ドされ、カラー位相発生器１１０から供給されるカラー
位相信号と共にビデオ　ミキサ１１６に供給される。ビ
デＡ　ミー１−リ１１６では、カラー　デコーダ１１４
によりデ」−ドされた各カラー　コードを後述】−るグ
ー１〜回路網により相補的な一対のカラー位相信号と組
み合せて複合ビデＡ信舅の情報部分を発生さｌ、信号路
６２を介して牛刀する。史に、ビデＡ　ミキサ１１６は
同期パス９６を介してシーフェンス制御部９２から供給
される同期信号を受

【Ｊ取るのに応答して複合ビデオ信
号に３３１＝ノる水平向！ｉｌＪ、垂１同期及びカラー
　バースト部分を発生Ｊる。この実施例では、ビデオ　
ミキ勺１１６を外部ビデＡモードに設置してもよい。こ
のモードでは、信号路７６を介して受信した外部ビデオ
信号が信号路６２を介し、内部で発生した複合ビデオ信
号と選択的に合成される。 Ａ−バレイ制御部の説明 ４１３図は、Ａ−バレイ制御部１ｏＯ（第２図）の動作
を全般的に示づブロック図であり、全体として第５図に
示す論理図に従い、第４図に示す制御レジスタ８４にＣ
ＰＵ１２により格納された情報を用いて示づものである
。特に、Ａ−バレイ制御部１００はシーク■ンス制御９
２から供給されるり１１及び行カウン１〜に主に応答す
る。従つ−Ｃ、ラスク走査が活１！１表示領域にａ３け
る一水平列のスタートに位置するときは、Ａ−バレイ制
御部１００は、パターン％］！ｌ！、Ｔ順１１８（判定
ブロック１２０）に入り、ＲＡ　Ｍ　１ｌｉｌ制御部９
０に１ノクエストし、パターン名テーブルの現在の列及
び行カウントに関連づるパターン名をネーム　ラッチ１
２２（処理１［１ツク１２４）にロードさせる。づなわ
ら、このＶ　ｌ）　ｌ”）アクセス　リフニストに応答
して１く△Ｍ　ｆｔ、ＩＩ　１１１１部９０はパターン
名テーブル　ベースレジスタ１２６（第４図）に記憶さ
れているパターン名テーブル　ベース　アドレスを現在
の行カウントＹ及び現イＩ−の列カラン１〜Ｘと結合し
ＣＲＡＭアドレスを得、ＲＡＭ５６へ出力する。例えば
、パターン　グラフイク　モードにおい（、行カウント
Ｙの上位５ビツト及び列カランｌ−Ｘの上位５ビツトを
各パターン名に）ｚ／／ＬスＪる。 パターン名がネーム　ラッチ１２２にラッチされると、
オーバレイ制御部１００は、ＲＡ　Ｍ　ｉｆ、１１御部
９０をリフニス１へし、パターン　カラー　テーブルか
ら一対のビデＡ　カラー　二１−ドを一対のパターン　
カラー　レジスタ１２８（処理１０ツク１３０）にロー
ドする。このＶ　Ｄ　Ｐ　／’クセスリクエストに応答
し、ＲＡＭ制御部９０は、パターン　カラー　テーブル
　ベース　レジスタ１３２（第４図）に記憶されでいる
パターン　カラー　テーブル　ベース　アドレスを適当
な高順位部分のパターン名と結合してＲＡ　Ｍアドレス
を得、ＲＡＭ５６へ出力する。例えば、この実施例では
パターン名の上位５ビツトがパターン名テープルにおい
て連続的な各組の８パタ一ン名に対し、３２対のビデオ
　カラー　コードから対応する一つをアクセスさせる。 この実施例では、特定のパターンに割り当てられたビデ
オ　カラー　コードの一つにより、パターン像の前影即
ち情報部分の色を定める。一方、ビデオ　カラー　コー
ドの残りにより、パターン像の前頭即ち一定した部分の
色を定める。 パターン　カラー　コードがパターン　カラーレジスタ
１２８にロードされると、オーバレイ制御部１００は、
ＲＡＭ制御部９０にリクエストしパターン発生テーブル
から特定した一つの８ピツｌ〜　パイ１〜即ちパターン
線をパターン　シフトレジスタ１３４（処理ブロック１
３６）にロードさｌる。Ｊなわち、このＶＤＰアクセス
　リフニストに応答し、ＲＡＭ制御部９０は、パターン
発生テーブル　ベース　レジスタ１３８（第４図）に記
憶されているパターン発生テーブル　ベースアドレスと
、ネーム　ラッチ１２２に記憶されているパターン名と
、現在の行カウントＹの適当な下位部分とを結合してＲ
Ａ　Ｍアドレスを（ｑ、ＲＡＭ５６に出力する。例えば
、この実施例では、行カウントＹの下位３ビツトは、パ
ターン名により選択されたパターン指定ブロックから成
り、特定の一つの８ピッｌ−パイ１−をアクセスさＵる
。 Ｏ−ドされると、パターン　シフｌ〜　レジスタ１３４
は、シーフェンス制御部９２により信号路９８を介して
供給される行制御信号に応答し、活性表示領域内のラス
タ走査の縦方向移動に同期してパターン線の連続したビ
ットをそれぞれ供給りる。このようにして、信号路１０
２ａの第２のパターン信号は、ラスタ走査が活性表示領
域を横切るに従い、前画面を時間逐次的にデジタル表示
する。 パターン線がパターン　シフｌ−レジスタ１３４にロー
ドされると、Ａ−バレイ制御部１００は、内部ＣＰ　ｔ
Ｊアクヒス　インデックス（処理ブロック１４０）をモ
ジ口４で増加づる。 その結果、ＣＰＵアクセス　インデックスの１「１が３
に等しくなく（判定ブロック１４２）、かつ以下で説明
する方法でストップ　フラグがセットされていなかった
とき（判定ブロック１４４）は、Ａ−バレイ制御部１０
０は、スプライト前処理手順１４６に入り、スプライ１
ヘ　カウンタ１４８（処理ブロック１５０）に保持され
ている現在のスプライ１〜数を増加する。その後、オー
バレイ制御部１００は、ＲＡＭ制御部９ｏにリクエスト
し、スプライ１〜名テーブル（処理ブロック１５２）か
ら現在のスプライ１〜数の行偏位Ｖを取り出させる。 ”Ｊ−’ｔＫわち、このＶＤＰアクセス　リクエストに
応答し、ＲＡ　Ｍ　ｆｌｉ制御部９０は、スプライト名
テーブル　ベース　レジスタ１５４（第４図）に記憶し
でいるスプライト名テーブル　ベース　アドレスと、現
在のスプライト数と、行偏位Ｖを定めるスプライト記述
ブロックにおりる特定バイ１−を表わＪ属性数どを結合
してＲＡＭアドレスを得、ＲＡＭ５６に出力する。例え
ば、この実施例では、行−位Ｖは、スプライト名テーブ
ルにおいて定められている各スプライトに対してスプラ
イト記述ブ［二１ツクの第１バイトに含まれている。 引算及び比較部１５６において、オーバレイ制御部１０
０は、抽出した行偏位Ｖと所定のストップ　コード（判
定ブロック１５８）を比較Ｊる。 ストップ　コードは、ありのときはスプライ１〜名にお
ける次の全の入力を無視し、なしのときは処理なしとな
る。しかし、列カラン］〜の活性領域外にある値は実質
的に使用可能であっても、この実施例では、総ｉ１シた
列カランｌ−が０〜２５５以内を除き、活性表示領域外
のＯ〜１９２であるス１ヘツブ　コード値を用いる。こ
のため、ｌ’（Ａ　Ｍアクセス　サイクルのかなりのも
のは、有効な３２スプライ１〜より小ざいものを用いた
いときＣま、ＣＰＵ１２で用いることが可能である。 行偏位Ｖがストップ　コードに等しり４【いときは、引
算及び比較部１５６は、現イ１の行カウン１〜Ｙが所望
とＪる表示領域の現で１のスプライト数内にあるかどう
かについて判定をする（判定７　ｎツク１６０）。現在
の行カウントＹが現在のスプライ１〜数（第６図を参照
）に対して表示領域内にあるときは、オーバレイ制御部
１００は現在のスブライ１へ数をファースト　イン、フ
ァースト　アンｌ〜のスプライ１〜　スタック１６２〈
処理ブロック１６４）に記憶する。 もし行偏位Ｖがストップ　コードに等しい（判定ブロッ
ク１５８）、又は現在のスプライト数を収容した（処理
ブ［Ｉツク１６４）の後でスプライｉ〜　スタック１６
２がフルのときは、（判定ブロック１６６）　、前述の
ストップ　フラグはセットされる（処理ブロック１６８
）。その後、現在のスプライ１〜数を収容した（処理ブ
［］ツク１０４参照）でスプライｉ〜　スタック１６２
がフル、又は現在の行カウン１〜Ｙが現在のスプライｌ
−数の裁示領域内′Ｃないときは（判定ブロック１６０
）、オーバレイ制御部１００は再び現在の列及び行カウ
ン１−を調べる（判定ブロック１２０）。 一方、ＣＰＵアクレス　インデックスの値が３のときく
判定ブＩ］ツク１４２）、又はストップフラグがセラ１
〜されているときは（判定ブ［１ツク１４４）、オーバ
レイ制御部ｉｏｏは、ＣＰＵアクレス　フラグをレット
しく処理ブロック１７０）、必要ならばＲＡＭアクセス
　υイクルがＣＰ　Ｕ１２により使用されていることを
表示する。その後、オーバレイ制御部１００は、再び現
イＩの列及び行を調べる（判定ブロック１２０）。 列カウントＸ及び行カウントＹにより、ラスク走査が活
性表示領域におりる水平行の終りと次の水平行の始りと
の間にあることを示づ゛どさは、Ａ−バレイ制御部１０
０は、スプライミル後処理（判定ブロック１２０）に入
る。スプライト　スタック１６２があきでないときは（
判定ブロック１７４　）　、：ｔ−ハレー（制御部１０
０１ｕ、“′先頭″即ちファスト　インのスプライト数
（処理ブロック１７６）を取り出づ。次にＡ−バレイ制
御部１ｏＯは、ＲＡ　Ｍ　１ｌｉ１１１１１１部９０に
リクエストし、特定のスプライト数に対する列偏位（ｊ
をスプライト名テーブルからスプライ１〜　ダウン　カ
ウンタ１７８（処理ブロック１８０）に［１−ドさせる
。 すなわち、このＶＤＰアクセス　リクエストに応答し、
ＲＡＭ制御部９０は、スプライト名テーブル　ベース　
レジスタ１５４（第４図）に記憶しているスプリット名
テーブル　ベース　アドレスと、特定のスプリット数と
、列偏位（」を定めるスプライト記述ブ【コックにおい
て特定バイトを示す属性数とを結合してＲＡＭアドレス
を得、［＜ΔＭ５６に出力する。例えば、この実施例で
は列偏位ＵによりＲＡＭアドレスを冑、ＲＡＭ５６に出
力する。例えば、この実施例では、列偏位Ｕは、スプラ
イ１〜名テーブルにおいて定められている各スプライト
に対し、スプライ１〜記述ブロツクの第２バイトに含ま
れている。 列偏位Ｕがスプライト　ダウン　カウンタ１７８に１−
ドされると、Ａ−バレイ制御部１００は、ｒ＜　Ａ　Ｍ
制御部９０にリフニストＬ、特定のスプライ１〜数のビ
デオ　カシ−コードをスプライ１−名テー１ルからスプ
ライ１〜　カラー　レジスタ１８２にロードさせる（処
理ブ［１ツク１８４）。すなわら、このＶ　Ｄ　ｌ）ア
クレス　リフニストに応答し、ＲＡＭ制御部９０は、ス
プライト名テーブル　ベース　レジスタ１５４（第４図
）に記憶されＩこスプライ１〜名テーブル　ベース　ア
ドレスと、特定のスプライト数と、ビデオ　カラー　コ
ードを定めるスプライ１〜記述ブロツクにおいて特定バ
イトを示す属性数とを結合してＲＡＭアドレスを得、Ｒ
ＡＭ５６に出力する。例えば、この実施例ではビデオ　
カラー　コードは、スプライト名テーブルで定められて
いる各スプライ１〜に対し、スプライト記述ブロックの
第４バイトに含まれている。 スプライト　ビデオ　コードがスプライト　カラー　レ
ジスタ１８２にロードされると、オーバレイ制御部１０
０は、ＲＡＭ制御部９０のリフニストし、スプライト名
テーブルから特定のスプライト数の行偏位Ｖを取り出さ
せる（処理ブロック１８０）。すなわち、このＶ　Ｄ　
ｌ）アクセス　リクエストに応答し、ＲＡＭ制御部９０
は、スプライ１〜名テーブル　ベース　レジスタ１５４
（第４図）に記憶されているスプライト名テーブル　ベ
ースアドレスと、特定のスプライ１〜数と、行偏位Ｖを
定めるスプライト記述ブロックにお【ノる特定パイ１〜
の属性数とを結合してＲＡＭアドレスを得、ＲＡＭ５６
に出力する。 引算及び１ヒ較部１５６において、Ａ−バレイ制御部１
００は、現在の行カウントＹから抽出した行幅’＋：ｌ
　Ｖを引算してＡフセツトを算出する。次にＡ−ｔ＜レ
イ制御部１００１ｊ、ＲＡ　Ｍ　１ｌｉｌｌ　ｉａ部９
０にリクエストし、特定スプライ１〜数のスプライト名
をスジ９フ１〜名テ〜プルからネーム　ラッチ１２２に
日−ドさＵる（処理ブ［１ツク１９０）。 すなわら、このＶＤ’Ｐアクセス　リクエストに応答し
、ＲＡ　Ｍ制御部９０は、スプライ１〜名テーブル　ベ
ース　レジスタ１５４（第４図）に記憶されているスプ
ライ１〜名テーブル　ベースアドレスと、特定のスプラ
イ１〜数と、スプライ１〜名を定めるスプライ１〜記述
ブ［１ツクにお（〕る特定パイ１〜を示Ｊ属性数とを結
合してＲＡＭアドレスを得、ＲＡ　Ｍ　５６に出力する
。例えばこの実施例では、スプライ１〜名は、スプライ
ト名テーブルに定められでいる各スプライトに対し、ス
プライ１〜記述ブロツクの第３パイ１−に含まれている
。 スジライト名がネーム　ラッチ１２２にロードされると
、Ａ−バレイ制御部１００は、ＲＡＭ制胛部９０にリク
エストし、−以１のバイト（第７図参照）即らスプライ
１〜線をスプライトＲ１テーブルからスプライト　シフ
１へ　レジスタ１９２へロードさせる（処理ブロック１
９４）、、１−なわち、このＶＤＰアクセス　リクエス
トに応答し、ＲＡ　Ｍ　１ＩＩｌｌ　１１１部９０は、
スプライト発生テーブルベース　レジスタ１９６（第４
図）に配憶されているスプライト発生テーブルベース　
アドレスと、ネーム、ラッチ１２２に記憶されているス
プライト名と、算出したオフレツ１〜（処ＪＵ（ブ「１
ツク１８８を参照）とを結合してＲＡ　Ｍアドレスを得
、ＲＡＭ５６に出力Ｊる。 スプライト線がスプライｉ〜　シフ１へ　レジスタ１９
２にロードさ゛れると、Ａ−バレイ制御部１００は、Ｃ
Ｉ）　ｔＪアクセス　フラグをセットしく処理ブロック
１９８）、必要ならば１でＡＭアクセス　丈イクルがＣ
ＰｔＪ１２により使用されていることを表示する。 °スプライト　スタック１６２があきならば（判定ブロ
ック１７４）、オーバレイ制御部１００はス（ヘツプ　
フラグをリセットして（９８理ブロツク２００）　、ス
プライト処理手順１４６を可能にさせろく判定ブロック
１４４を参照）。更に、オーバレイ制御部１００は、次
のスプライト処理手順１４６による１史用に備え、スプ
ライト　カウンタ１４８に記憶しているスプライ１〜数
をクリアする（処理ブ１］ツク２０２）。その俊、再び
オーバレイ制御部１００は、現存の列及び行カウントを
調べる（判定ブロック１２０）。 ラスタ定食が活性表示領域に再び入ると、スプライ１−
　ダウン　カウンタ１７８は、信号路１３４を介してシ
ーク■ンス制御部９２から供給される列制御信号に応答
し、その内容を連続的に減少させる。減少によりゼロと
なると、スプライ１〜　ダウン　カウンタ１７８は列制
御信号をスブラーイ１〜　シフ１〜　レジスタ１９２に
入力する。列１１１制御信号に応答し、スプライト　シ
フト　レジスタ１９２は、スプライト線の次の各ピッ１
〜を連続的（Ｊｔｉｔ給Ｊる。このにうにしＴ信号路１
０２ｂの第１のパターン信号は、スプライ１へを表示す
るために選択したラスク走査の部分でのみ、特開逐次的
にデジタル表示される特定スプライミル像を形成する。 この実施例では、スプライト名デープルにＪ−３いて指
定された組のスプライトは、４種類のサイズ（ＳＩＺＥ
）から選択して表示Ｊることができる。 例えば、ＣＰＩＪ１２は、」マント　レジスタ２０４（
第４図参照）のＭＡＧピッ１へをリセットし、Ａ−バレ
イ制御部１００に対してスプライ１へ指定ブロックにお
ける各じツ］〜を甲−・の表示ピクセルへ設定するＪ、
うにリク］ニスト、叉（まＭ　Ａ　Ｇピッ１−をレフ１
−シ、Ａ−バレイ制御部１００に対し、スプライ１〜指
定ブロツクにＪ３Ｃｊる各ブロックを２×２ブ［ｌツク
の表示ピクセルへ設定するようにリクエストできる。同
様に、ＣＰＬＪ１２は、コマンド　レジスタ２０４の５
ＩＺＥじツ１〜をリゼッし、オーバレイ制御部１００に
対し、連続した８つの８ビツト　バイトをスプライ１〜
記述ブロツクとして用いることにより各スプライ１〜を
８Ｘ８パターンの表示ピクセルとして結合させるように
リクエストするか、又は５ＩＺＥビツトをセットし、オ
ーバレイ制御部１００に対し、連続した３２０８ピッｌ
−バイトをスプライト記述ブロックとして用いることに
より各スプライトを１６Ｘ１６パターンの表示ピクセル
として結合するようにリフニストすることができる。Ｃ
ＰｔＪ１２がＭＡＧ及び５ＩＺＥどットの両方をセット
したときは、オーバレイ制御部１００は、３２０８ピツ
ト　バイトをスプライト記述ブロックとして用いること
により各スプライトを１６Ｘ１６パターンの２Ｘ２ブロ
ツクのピクセルを形成することができる。標準又は欠落
スプライト　イメージとの比較において５ＩＺＥビツト
のみで詳細な解像度の損失なしにスプライト像を４倍す
るが、一方ＭＡＧビットのみでは訂細な解像度において
４倍の損失でスブリツ１〜像領域を４倍する。従って、
各スプライトの実効表示範囲は、通常、選択した寸法特
性の関数となる（第５図の判定ブロック１６０を参照）
。 例えば、スプライト処理手順１４６において、オーバレ
イ制御部１ｏｏは、現在の行カウントＹがスプライト名
テーブルにおいて定められた各スプライ１−の表示領域
内にあるが否かを決定する（判定ブロック１６０を参照
）。この判定を行う際、オーバレイ制御部１００は、現
在の行カウントＹから特定のスプライト数の行幅位■を
引算することによりオフセラ１〜を算出り−る（第６図
の処理ブロック２０６）。算出したオフセラ１へが１口
より小さいとぎはく判定ブ［１ツク２０８）、行カウン
トＹは指定された行幅位Ｖに未だ達せず、オーバレイ制
御部１００は、規肴の列及び行カウントを調べるために
戻る（第５図の判定ブロック１２０）。しかし、算出し
たオフセットが１口より大きいときはく判定ブロック２
０８）、現在の行カウントＹは特定のスプライト数の表
示領域内でクリアされ、オーバレイ制御部１００は、先
に進み、スプライト　スタック１６２における特定のス
プライ１〜数を記憶する（第５図の処理ブロック１６４
を参照）。 算出したオフセットが７より人ぎく（判定ブ［］ツク２
１０）、かつ５Ｉ７Ｅビツト及びＭＡＧビットがレット
されていないときは（判定ブロック２１２）、現在の行
カウントＹは特定のスプライｌ−数の表示領域外にあり
、オーバレイ制御部１００は現有の列及び行カウントを
調べるために戻る（第５図の判定ブロック１２０）。し
かし、５ＩＺＥピッ１−及びＭＡＧビットがセットされ
ており（判定ブロック２１２）、かつ算出したオフセラ
ｉ〜が１５より大きくないときはく判定ブロック２１４
）、現在の行カウンｌ−Ｙは現在のスプライト数の拡張
表示領域内にあり、またオーバレイ制御部１００は先に
進み、スプライ１〜　スタック１６２における現在のス
プライト数を記憶する（第５図の処理ブロック１６９を
参照）にれに対し、算出したオフセットが１５より大き
く（判定ブロック２１４）、かつ５ＩＺＥビツト及びＭ
ＡＧどットが共にセラ１〜されていないときは（判定ブ
ロック２１６）、現在の行カウントＹは特定スプライト
の拡張領域外にあり、オーバレイ制御部１００は、現在
の列及び行カウントを調べるだめに戻る（第５図の判定
ブロック１２０を参照）。同様に、５ＩＺＥビツト及び
ＭＡＧピッ］・が共にセットされ（判定ブロック２１６
＞、かつ算出したオフセットが３１より大きいときは（
判制御部１００は現在の列及び行カウン１〜を調べるた
めに戻る（第５図の判定ブロック１２０を参照）勿論、
５ＩＺＥどット及びＭＡＧビットが共にセットされ（判
定ブロック２１６＞、がっ算出したオフセットが３１」
；り大きくないときは（判定ブロック２１８）、現在の
行カウントＹは特定スプライトの最大表示領域外にあり
、オーバレイ制御部１００は、先に進み、スプライト　
スタック１６２にお【プる特定スプライト数を記憶する
（第５図の処理ブロック１６４を参照）。 スプライト後処理手順１７２にａ３いて、スプライト　
シフト　レジスタ１９２が「１−ドされる場合に（第５
図の判定ブロック１９４）、ＭＡＧビットがセットされ
るものであるときは（第５図の判定ブ［］ツク１９４）
、オーバレイ制御部１００は、締出したΔ−ノセット（
第５図の処理ブロック１８８を参照）を２で割り（第７
図の処理ブロック２２２＞　、次いでＲＡＭ制御部９０
にリフニストし、スプライ１〜発生テーブルから一つの
バイト叩らライｌ−線をスプライト　ジノ１−　レジス
タ１９２にロードさゼる（第５図及び第７図の処理ブ１
］ツク１９４）。従って、特定のスプライト判定ブ１］
ツクの各バイトはスプライ１〜像の連続した２つの行を
アクセスする。一方、５ＩＺＥビツトがセットされたと
きはく第７図の判定ブロック２２４＞、オーバレイ制御
部１００は、算出したＡフＰツ１〜に１６を加緯しく処
理ブロック２２６）ＲＡ　Ｍ制御部９０にリフニストＬ
、３２バイトのスプライト判定ブロックの上位半分から
第２バイ１へ即ちスプライト　パターンをロードさせる
（処理ゾ］】ツク２２８）。勿論、ＭＡＧビットもセツ
１〜されているどきはく判定ブロック２２０）、算出し
ｌこオフセットは、既に調整されており（処理ブ１コッ
ク２２２）、拡張したスプライト判定ブロックの上位半
分におりる各バイトに対し、連続して２回アクセスさせ
る。勿論、スプライ１〜　シフト　レジスタ１９２（第
３図）は、スプライ１−判定ブロックの１６ビツト又は
２スプライ１〜線までを収容するように構成されている
。史に、スプライト　シフト　レジスタ１９２は、スプ
ライ１〜ダウン　カウンタ１７８を介して供給される他
の全ての制御信呂に対してのみ応答するので、各スプラ
イト線の各ビットは、２つの行位置のラスタ走査の移動
中は第１のパターン信舅どして供給される。 要約すると、オーバレイ制御部１００は、ラスタ走査が
活性表示領域内の各行を横切る期間中はパターン配列の
連続した部分を処理する。このため、特定行のパターン
　データは直ちに表示可能となる。オーバレイ制御部１
００は、はぼ同Ｉｙにスプライト配列を処理し、次の行
で表示されるべきこれらのスプライトを選択する。介在
する水平帰線期間中、オーバレイ制御部１００は選択し
たスプライトに関連したスプライト配列のこれらの特定
部分のみを処理する。従って、スプライトデータは、ラ
スタ走査が新しい行の適当な行に達したときに利用可能
となる。このようにして、オーバレイ制御部１００は、
必要とする全てのパターン及びスプライ１〜処理の機能
を実行することができると共に、依然としてＣＰｔＪ１
２がＲＡＭ５６に対して周期的にアクセスするのを可能
にさせる。 ＲＡＭ制御部の説明 第８図は、第２図に示したＲＡＭ制御部９０の概要動作
を示す論理図である。特に、ＲＡＭ制御部９０は、Ｖ　
ｌ）　Ｐアドレス及びデータ　パス８８を介し、シーク
］−ンス制御部９２から供給される行カウンｈ　Ｙに対
して主に応答する。従って、例えば、ラスタ走査が活性
表示領域に位置していることを現在の行カウントが表示
をしているとき（第８図の判定ブロック２３０）で、か
つＣＰＵアクレス　フラグ（第５図の処理ブロック１７
０を参照）がセツ１〜されているとは（第８図の判定１
［］ツク２３２＞、ＲＡＭ制御部９０は、ＣＰＩＪアク
セス　フラグをリセツ１〜する（処理ブロック２３４）
。ＣＰＵアクしス　リクニ■ストがＣｒ）ｔＪインター
ノエイス７８を介して出力されたどきはく判定ブ［］ツ
ク２３６　）　、ＲＡＭｉｌ、１ｌｔｌ１１部９０は、
ＣＰＵアクセス処理２３８を実行する。乙し出力されて
いないときは、ＲＡＭ制御部９０は現在の打力、ラント
Ｙを調べるために戻る（判定ブロック２３０）。 ＣＰＵアクセス処理２３８において、ＲＡ　Ｍ制御部９
０は、最初ＣＰ　Ｕアドレス　レジスタ２４０（第４図
）に記憶されていたＲＡＭアドレスをＣＰＵインターフ
ェイス７８、ＲＡＭバス５８を介してＲＡＭ５６に転送
しく処理ブ［１ツク２４４＞、ＲＡＭ５６を読み出し状
態に設定し、ＣＰＵデータ　レジスタ８６にＲＡＭ５６
から供給されるデータをラッチづる適当な制御信号を出
力する（処理ブロック２４６）。これにり・１し、ＣＰ
Ｕアクセス　リクエストが古き込みのときは、ＲＡＭ制
御部９０は、ＲＡＭ５６を書き込み状態に設定し、ＣＰ
Ｕデータ　レジスタ８６に貯えら机でいるデータをＲＡ
Ｍバス５８に転送してＲＡＭ５６に貯える（処理ブ［１
ツク２４８）。いずれの場合も、ＲＡＭ制御部９０は、
ＣＰＵアドレス　レジスタ２４０の内容のＲＡＭアドレ
スを自動的に増加させる（処理ブロック２５０）。その
後、ＲＡＭ制御部９０は再び現在の行カウン１〜Ｙを調
べる（判定ブロック２３ｏ）。 ラスク走査が活性表示領域内であることを行カウンｈ　
Ｙが表示しく判定ブロック２３０）、０［）Ｕアクレス
　フラグがレットされておらず（判定ブロック２３２）
、かつＶＤＰアクセスリク］−ストが待機中のときはく
判定ブロック２５２）、ＲＡＭ制御部９０は、前述の方
法で適当なＲＡＭアドレスを生成し、適当なＲＡＭ制御
（言置と」しにＲＡＭバス３８」二にＲＡＭアドレスを
送出する〈処■４！ブロック２５４）。その後、ｒ＜　
Ａ　Ｍ制御部９０は適当な制御信号を供給し、ＲＡＭ５
６１こより供給されたデータを適当なレジスタにラッチ
覆る（処理ブロック２５６）、、次いで、ＶＤＰアクセ
ス　リクエストが待機されていないときはく判定ブロッ
ク２５２）、ＲＡＭ制６１１部９０【よ再び現在の行カ
ウントＹ（判定ブロック２３０）を調べる。 ラスク走査が活性表示領域外にあることを現在の行カウ
ントＹが示しく判定ブロック２３ｏ）、かつフレーム即
ち画面の終端に未だ到達していないときは（判定ブロッ
ク２５８）　、ＲＡＭ制御部９０はリフレッシュ処理２
６０に入る。リフレッシ−１！Ｌ理２６０においｒ、Ｒ
Ａ　Ｍ　Ｗｉｌｌ　ａ　部９０　ハ、必要なＲＡＭアク
ゼスを実行し、ＲＡＭ５６の内容が周期的に更新されて
いることをｌｌ＊　ｇ−ａる。特にＲＡＭ制御部９ｏは
、内部リフレッシュ　カウンタを用い、リフレッシュ処
理２６０が実行された度にリフレッシ１　アドレスを出
力する（処理ブロック２６２）。その後、ＲＡＭ制御部
９０は選択した適当ｍｌによりリフレッシ７　カウンタ
を増加しく処理ブロック２６４）、ＲＡＭ５６にＪ５い
て更新する各部分を逐次アドレス−リ“る。次に、ＲＡ
　Ｍ　ｉｌＪ御部９０Ｌｔ、ＣＰＵ７’／ｌス　’）り
ｒストが保留になっているかについて判断をする（判定
ブロック２３６）。 ラスク走査が活性表示領域外にあることを現在の行カウ
ントＹが示しく判定ブロック２５８）、かつル−ム即ち
画面の終端に丁度到達したときは（判定７０ツク２５８
）　、ＲＡＭ１ｌＩ’ｌｉＤ部９０ＬＬＣＰＵインター
ノエイス７８と共に働き、適当な方法でＣＩ）Ｕ１２を
インクラブ１〜する（処理ブロック２６６）。次いで、
ＲＡＭ９０はリフレッシコ処理２６０を実行する。 優先セレクタの説明 第９図は、第２図に示す優先セレクタ１４０を１ｉ４成
する回路図を示Ｊ。（優先セレクタ１４０は、スプライ
ト選択部２６８、パターン前影選択部２７０、パターン
背￥Ａ、選択部２７２及び欠落選択部２７４から構成さ
れるのを基本とする。スプライｌ−Ｍ　ＩＪｅ部２６８
において、アンド　ゲート２７６は信号路１０２ａを介
してスプライト　ジノ１〜　レジスタ１９２から供給さ
れる第２のパターン信号を受信ｊる。更に、アンド　ゲ
ート１７６１；ｌ、ラスタート杏りく活性圭杏鉛慢内り
一夙ム？とを列及び行カウンタが示すどきは、信号路９
８ａを介してシーフェンス制９１１部９２がら供給され
る表示活性制御信号も受信りる。当業者において明らか
なように、アンド　ゲート２７６は、第２のパターン信
号及び表示活性制御信号が共に“ハイ″状態にあるとき
（このみ、゛ハイ″４人ｒｉになるスプライト選択信号
を出力し、信号路２８０を介してスプライト　カラー　
ゲ−１〜２７８に供給する。従って例えば、信号路９８
ａの表示活１１信号がパロー″状態にあり、ラスク走査
が活↑１１表示領域外にあることを示ずときは、スプラ
イ１−選択信号はパロー″状態となる。同様に、信号路
１０２ａの第２のパターン信号がデジタル値の′ゼ【］
″を有し、ビデオ　スプライ］〜像の対応部分における
不活性のビクセルを承りどき【よ、スプライト選択信号
は゛′ロー″状ｒぶにある。“′ハイ′状態のスプライ
ト選択信号を受信したのに応答し、スプライト　力う〜
　ゲート２７８は、信号路１０２ｂを介してスプライト
　カラー　レジスタ１８２から供給されるビデオ　カラ
ー　］−ドをカラー　バス１０８を介してカラー　デコ
ーダ１１４に転送する。 この発明の実施例においては、スプライト選択部２６８
もオア　ゲート２８２を有し、これは信号路１０２ｂを
介してスプライト　カラー　レジスタ１８２から供給さ
れるビデオ　カラー　コードの状態を示す出力信号を得
、これを信号路１８４を介して、アンド　ゲート２７６
に供給する。特に、信号路１０２ｂを介してスプライト
カラー　レジスタ１８２から受け取ったビデオカラー　
コードが゛ゼロ”以外のデジタル値を有するどきは、オ
ア　ゲート２８２は信号路２８４を介して“ハイ″状態
の出力信号を供給する。これに対し信号路１０２ｂを介
してスプライト　カラー　コードがパゼロ″のデジタル
値を有するときは、オア　ゲート２８２は゛ロー″状態
の出力信号を供給する。後者の場合は、アンド　ゲート
２７６は″ロー″状態のスプライト選択信号を供給し、
スプライト　カラー　ゲート２７８は信号路１０２ｂの
ビデオ　カラー　コードをカラーバス１０８に転送しな
い。従って、“ぜ口″のデジタル値を有するスプライト
　ビデオ　カラー」−ドは、スプライ１〜像の特定ピク
はルに設定されたときは、実質的に消去田ｊち透明状態
をもたらす。 パターン前影選択部２７０において、アンドゲート２８
６は、信号路１０２ｃを介してパターン　シフト　レジ
スタ１３４から供給される第１のパターン信号を受け取
る。更に、アンド　ゲート２８６は、信号路９８ａを介
してシーフェンス制御部９２から供給される表示活性制
ｉ１［１信号を受け取る。更に、アンド　ゲート２８６
は、信号路２８０１信号路２９０間に置かれたインバー
タ２８８を介し、アンド　ゲート２７６より供給される
スプライト選択信号の反転論理を受け取る。 当業者において明らかなように、第１のパターン信号と
表示活性信号とが″ハイ″状態にあり、かつスプライト
選択信号が“ロー″状態にあるとぎにのみ、アンド　ゲ
ート２８６は、″ハイ″状態にある前影選択信号を出力
し、信号路２９４を介して前影カラー　ゲート２９２に
供給する。従って、例えば、信号路９８ａの表示活性制
御信号が”　［：Ｉ　−”状態にあり、ラスク走査が活
性表示領域外にあることを示すときは、前影選択信号は
゛ロー″状態にある。同様に、信号路１０２Ｇの第１の
パターン信号が“′げ口″のデジタル値を有し、どデＡ
　パターン像の対応部分におりる不活性ビクセルを示す
ときは、パターン選択信号は“ロー″状態になる。しか
し、信号路２８０のスプライト選択信号が“ハイ″状態
にあり、スプライトが特定のビクセルで活性であること
を示すときは、前影選択信号は゛ロー″状態になる。換
言すれば、スプライト選択部２６８が活性のときは、前
影選択信号は無効即ち禁止されるので、スプライ１〜像
は実質的にパターン像の十にパ重ね合せ″られる。 これに対し、スプライｌ−選択部２６８が不活性である
が、パターン前影選択部２７０が活性のときは、前影カ
ラー　ゲート２９２は、″ハイ″状態の前影選択信号に
応答し、信号路１０２ｄを介してパターン　カラー　レ
ジスタ１２８の前影部分から供給されるビデＡ−カラー
　コードをカラーバス１０８を介してカラー　デ゛−Ｊ
−ダ１１４に転送する。 スプライｌ−ｍ板部２６８のときのように、この実施例
のパターン前影選択部２７０はオア　ゲート２９６も有
する。オア　ゲー１〜２９６は、信号路１０２ｄを介し
てパターン　カラー　レジスタ１２８の前影部から供給
されるビデオ　カラー」−ドの状態を示す出力信号を出
力し、信号路２９８を介してアンド　ゲート２８６に供
給する。 特に、信号路１０２ｄを介してパターン　カラーレジス
タ１２８の前影部から受け取ったビデオカラー　コード
が゛ピロ″以外のデジタル値を有するときは、オア　ゲ
ート２９６は、信号路２９８を介して″゛ハイ″状態出
力信号を供給づる。これに対し、信号路１０２ｄを介し
て受け取ったビデオ　）Ｊラー　」−ドが゛ぜ口″のと
きは、オア　ゲーｌ〜２９６は゛ロー″状態の出力信号
を供給する。後者の場合には、アンド　ゲート２８６は
“ロー″状態の前影選択信号を供給し、前！杉カラー　
ゲート２９２は信号路１０２ｄのビするパターン前影ビ
デオ　カラー　コードは、パターン像の特定ビクセルに
描くときは、実質的に消去即ち透明状態をもたらす。 パターン背影選択部２７２において、アンドケ−１−３
００ｃｓ、信Ｑ路１０２ｃ、信号路３０４間に設けられ
たインバー９３０２を介してパターン　ジノ１〜　レジ
スタ１０２Ｇから供給される第１のパターン信号の論理
反転を受け取る。更に、アンド　グー１〜３００は信号
路９８ａを介しシーク■ンス制御２＋１９２より供給さ
れる表示活性制御信号も受り取る。パターン前影選択部
２７０のときのように、アンド　グーｈ　３００は、信
号路２９０を介してインバータ２８８から供給されるス
ブシイｌ−ｍ択イハ号の論理反転を受Ｃノ取る。更に、
ノノンド　グー１〜３００４；Ｌ、信号路２９４、信号
路３０８間に設りられたインバータ３０６を介してパタ
ーン前影選択信号の反転論理を受Ｃノ取る。当業当にお
いて明１うかなように、（１）表示活性制御ＩＩ信号が
゛ハイ゛′状態、（２）第１のパターン信号が゛ロー″
状態、（３）スプライト選択信号が“′ロー″状態、そ
して（４）前影選択信号がパロー″状態にあるときにの
み、アンド　グー１−３００　Ｌま、゛ハイ″状態の前
影選択信号を出力し、信号路３１２を介し−（前影カラ
ー　ゲート３１０に供給する１、従って、例えば、信号
路９８ａの表示活性制御信号が″（１−″状態にあり、
ラスク走査が活性表示領域外にあることを示すときは、
背影選択信号は’　ｒｌ　−”状ｒぶとなる。同様に、
信号路１０２ｃの第１のパターン信号が１″のデジタル
４白にあり、ビデオパターン像の対応部分に活性ビクセ
ルがあることを示すときは、背影選択信号は゛ロー″状
態になる。更に、信号路２８０のスプラ選択−選択信号
又は信号路２９４の前影選択信号のいずれかが“ハイ″
状態のときは、Ｎ影選１（Ｉ！倍信号“’　ＩＪ　−”
状態になる。ｙｊ！古すれば、スプライ１〜選択部２６
８及びパターン前影選択部２７０が共に不活性であるが
、ラスク走査が表示領域にあるときは、背影選択信号は
“ハイ″状態になる。″゛１゛′１゛′状態択信号を受
け取るのに応答し、背影７］ラー　ゲ−１〜３１０は、
信号路１０２ｄを介してパターンカラー　レジスタ１２
８の背影部から供給されるビデオ　カラー　コードをカ
ラー　バス１０８を介してカラー　デコーダ１１４に転
送する。 この実施例において、背影選択部２７２はオーアゲ−１
〜３１４ｂ備えており、これは、信号路１０２ｄを介し
てパターン　カラー　レジスタ１２８の背影部より供給
されるビデオ　カラーゴ１−ドの状態を示Ｊ出力信号を
出力し、信号路３１６を介してアンド　ゲート３００に
供給する。 Ｆｌに、信号路１０２ｄを介してパターン　カラーレジ
スタ１２８の背影部から受け取るカラー　コードが“ｐ
　ｒｌ　”以外のデジタル値を有するとき（よＡツノ　
グー１〜３１４は信号路３１６を介して゛′ｌ＼イ″状
態の出力信号を供給する。これに対し、信Ｈ３路１０２
ｄを介して受り取るカラー　コードｈ１゛ピ１１″のデ
ジツノしく１自をイ１するときは、オア　ゲ−１〜３１
４はパロー″状態の出力信号を供給づ−る。 接当の場合において、アンド　ゲ−１〜３００は゛ロー
″状態の背影選択信号を供給し、背影カラー　グー１〜
３１０は信号路１０２ｄのビデＡ　カラー　コードをカ
ラー　パス１０８に中人送しない。 従って、“Ｕ口″のデジタル値を右するパターン背影ビ
デオ　カラー　」−Ｆは、パターン像の１、′ｊ定ビク
セルに設定されると、実゛ｄ的に消去１！１１ら透明状
態をもたらづ。 欠落レレクタ部２７４において、アン１〜　ゲート３１
８は信号路９８ａを介してシークＴンス制御部９２から
供給される表示活性制御イハ鴎を受【Ｊ取る。背影セレ
クタ部２７２のときのＪ、うに、ン７ンド　ゲート３１
８は、信号路２９０を介し−（インバータ２８８から供
給されるスプラ選択−選択仁号の論理反転と、信号路３
０８を介してインバータ３０６から供給される前影選択
信号の論理反転とを受け取る。更に、アンド　ゲート３
１８は、信号路３１２、信号路３２２間に設【］られた
インバータ３２０を介して背影選択信号の論理反転も受
け取る。当業名において明らかなＪ：うに、（１）表示
活竹制御信号が″ハイ″状態、（２）スプライト選択信
号が゛ロー″状態、（３）前影選択信号が゛ロー″状態
、そして（４）肯影選択信号が“ロー″状態にあるとき
は、アンド　ゲート３１８は、“′ハイ″状態【こある
欠落選択信号を出力し、信号路３２６を介して欠落カラ
ー　グー１〜３２４に供給する。従って、例えば、信号
路９８ａの表示活性制御信号が”　ｎ−”状態にあり、
ラスク走査が活性表示領域外にあることを示すときは、
欠落選択信号は”　ＴＩ　−”状態になる。同様に、ス
プライ１〜即ちパターン像の各対応部分において、信号
路２８０．２９４及び３１２の各スプライト選択信号、
前影選択信号及び背影選択信号のいヂれかが“″Ｕ口″
のデジタル伯を有し、不活性ピクセルを示すときは、ス
プライト選択信号は゛′ロー″状態となる。 換言すれば、スプライト選択部２６８、パターン前影は
レクタ部２７０及びパターン背影セレクタ部２７２がい
ヂれも不活性であるが、ラスク走査が活性表示領域にあ
るときにのみ、欠落選択信号はパハイ″状態になる。１
１１　Ｉ＋状態の欠落選択信号を受け取るのに応答し、
欠落カラー　ゲート３２４は、欠落カラー　レジスタ３
２８（４１４図を参照）に貯えられており、欠落カラー
　バス１０６を介して供給されたビデオ　カラー　」−
ドをカラー　パス１０８を介してカラー　デ丁１−ダ１
１４に転送する。 要約すると、優先セレクタ１０４は、ラスク走査が活性
領域にあることを、シーク１ンス制御部９２より供給さ
れる表示活性制御信号が示Ｊときは、オーバレイ制御部
１００がら供給される第１及び第２パターン信号に応答
する。特に、スプライ１〜が現在のピクセルで活性であ
ることを第２のパターン信号が示すときは、優先しレク
タ１０４はスプライ１〜　カラー　レジスタ１８２の非
透明スプライト　ビデオ　カラー　］−ドをカラーデコ
ーダ１１４に転送する。これに対し、スプライトが不活
性であることを第２のパターン信号が示し、かつパター
ンが現在のピクセルで活性であることを第１のパターン
が示Ｊ−どぎは、優先セレクタ１０４は、非透明の前影
ビデＡ　カラー　］−Ｆをパターン　カラー　レジスタ
１２８の前影部よりカラー　デコーダ１１４に転送する
。スプライ１〜とパターンが現在のスプライトで不活性
であることを第１及び第２のパターン信号が示すとき【
４１、優先セレクタ１０４は、非透明の背影どデオ　カ
ラー　コードをパターン　カラー　レジスタ１２８の背
影部よりノＪラー　デコーダ１１４に転送する。周辺領
域のように、イ…の非透明ビデオカラー　」−ドが表示
のために選択されなかったときは、優先セレクタ１０４
は、欠落ビデオ　カラー　ｊ−ドを欠落カラー　レジス
タ３２８からノｊラー　デコーダ１１４に転送する。 カラー位相発生器の説明 第１０図は、第２図に示したカラー位相発生器１１０を
構成覆る回路図を示す。通常、カラー位４１１光４１器
１１０は、信号路９４を介してシーフェンス制御部９２
から供給されるカラー基準信号に応答する（第２図参照
）。この実施例において、シ〜り玉ンス制御部９２は１
０，７３８，６３５８１１７即ちＮＴＳＣ３，５７Ｈｔ
ｌｚ色搬送波の３倍の周波数を有する一対の相補的なり
［］１ツク仏号φ、。 φ３としてカラー基準信号を供給づる。カラー基準信号
に応答し、カラー位相発生器１１０は、ＮＴＳＣ３，５
７ＨＨ２７Ｊラ一搬送波周波数を有するが、位相におい
て所定度数だけシフトされ、黄、赤、？ピンク、青、シ
アン及び緑色に対づる６つのＮＴＳＣ標準のカラー基準
信号を近似覆る６つのカラー位相信号を供給する。 この実施例において、カラー位相発生器１１０は３段の
リング　カウンタを協え、各段は相ｈｌｉ的な出力を組
み合せ”Ｃ供給する。特に、カラー位相発生器１１０は
、第１段３３０、第２段３３２、第３段及びフィードバ
ック回路網３３６から成る。 第１段３３０１第２段３３２及び第３段３３８において
、第１段３３０の入力は、ゲート　１−ランジスタ３４
０を介してフィードバック回路網３３６の出力に接続さ
れ、信号路９４　ａを介してそのゲートに供給されるク
ロック信号ψ１により同期される。インバータ３３８【
ま、グー１〜１〜ランジスタ３４４を介してインバータ
３４２の人ヵに接続された出力を有し、信号路９４ｂを
介してぞのグー１−に供給−されるクロック信号φ３に
より同期される。第２段３３２において、インバータ３
４６は、グー１〜　トランジスタ３４８を介して第１段
３３０のインバータ３４２の出力に接続されＪＣ入力を
有し、信号路９４ａを介してそのグー１〜に供給される
クロック信号φ１により同期される。インバータ３４６
は、ゲート　トランジスタ３５２を介してインバータ３
５０の入力に接続された出力を有し、信号路９４ｂを介
してそのゲートに供給されるクロック信号φ３により同
期される。第３段３３４において、インバータ３５４は
、グー１〜１〜ランジスタ３５６を介して第２段３３２
のインバータ３５０の出力に接続された入力を有し信号
路９４ａを介してそのゲートに供給されるクロック信号
φ１により同期される。インバータ３５４は、ゲート　
トランジスタ３６０を介してインバ〜り３５８の入力に
接続された出力をイコし信号路９４ｂを介してそのゲー
トに供給されるり（］ツタ信号φ３により同期される。 フィードバック回路網３３６において、ノア　ゲート３
６２は第１段３３０のインバータ３４２の出力に接続さ
れたーの入力、第２段３３２のインバータ３５０の出力
に接続された他の入力及びグー１〜トランジスタ３４０
を介して第１段３３０のインバータ３３８の入力に接続
された出力を有する。 当業者において明らかな」、うに、カラー位相発生器１
１０は、インバ〜り３３８．３４６及び３５４のうちの
一つのみがクロック信号φ１の各サイクルにおいて゛′
ロー″状態の出力信号を供給するように構成されている
。同様に、インバータ３４２．３５０及び３５８のうち
の−・つのみがクロック信号φ３の各サイクルにおいて
″ハイ″状態の出力信号を供給する。従って、インバー
タ３４２．３５０及び３５８の出力をインバータ３６４
．３６６及び３６８によりそれぞれ反転させることによ
り、６１１のカラー基準信号がｊｎられこのうちの二つ
のカラー基準信号のみがクロック信号φ　、φ２の各半
サイクルにおいてパロー″状態にある。説明の便宜上か
ら、インバータ３３８．３６４，３４６，３６６．３５
４及び３６８の出力は、第１０図及び第１１図において
６　Ｎ　Ｔ　Ｓ　Ｃカラー基準信号、即ち黄、赤、マげ
ンタ、シアン及び緑のうちの適当な一つにより表わされ
ている。 カラー　デコーダ及びビデオ　ミキリの説明第１１図【
よ、第２図に示したカラー　デコーダ１１４及びどデオ
　ミキー’ノ１１６を示ず回路図である。カラー　デー
コーダ１１４及びビデオ　ミキリ１１６の動作を説明す
るため、第１２図に示す波形図を適宜に参照するものと
する。 通常、カラー　デコーダ１１４は、カラー　バス１０８
を介して優先レレクタ１０４から供給されるビデオ　カ
ラー　コードのカラー選択部分を受ｔノ取る。この実施
例においては、ビデオ　カラー　コードのカラー選択部
分は３力ラー選択ピッ１へから構成される。３力ラー選
択どツ１〜につき各個イ」の組み合けに応じ、カラー　
デコーダ１１４は、１４定のカラー選択線３７０を介し
て“ハイ″状態の出力信号を出力する。例えば、通常の
３−８線デコーダのように、カラー　デコーダ１１４は
、パターン゛’０１１”のカラー選択ピッ１〜を受け取
るのに応答し、カラー選択線３７０ａを介して“ハイ″
状態の出力信号を供給する。同様に、カラー　デコーダ
１１４は、パターン”　１１１　”のカラー選１１クビ
ツ１〜を受【ノ取るのに応答し、カラー選択線３７０ａ
を介して゛ハイ状簡の出力（Ｍｉ号を供給する。パター
ン゛’　ｏ　ｏ　ｏ　”のカラー蓮択ビットを受け取る
のに応答し、カラー　デコーダ１１４はカラー選択線３
７０ａを介して″ハイ″状態の出力信号を供給する。 通常、ビデＡ−ミクサ１１６は、信号路９６を介してシ
ーフェンス制御部９２から供給される同期信号の状態に
従い、カラー発生モード、同期発生モード又は外部ビデ
オ　モードで動ｆｌ”？する。カラー発生モードにおい
て、グー１〜回路網３７２は分圧器３７４から供給され
るん↓準電しトを選択的にミギサ　］〜ランジスタ３７
６のグー１〜に供給し、全体としてカラー位相発生器１
１０から供給される相補対のカラー基準信号に同期され
る。この実施例において、ビデオ　カラー　コードのカ
フ　−選択部分におけるデジタル値の’０１１”は、ビ
デオ　カラー　コードの輝度部分のデジタル値に従い、
シアンヌは赤の色を表わす。従って、例えば、カラー選
択線３７０ａの゛ハイ″状態の信号を受【フ取るのに応
答し、アンド　ゲート３７８は分圧器３７４のタップ点
３８０で上側のシアン基準電圧をグー１〜　トランジス
タ３８４を介して高輝度１〜ランジスタ３８２に供給し
、同時に分圧器３７４のタップ点３８６で下側のシアン
基準電圧をグー１〜１〜ランジスタ３９０を介して低輝
度トランジスタ３８８に供給し、カラー位相発生器１１
０のインバータ３５４から供給されるシアンカラー基準
信号と同期している。同じような方法で、ｊ′ランドグ
ー１〜３９２は、分圧器３７４のタップ点３９４で」π
側の赤基準電圧をゲート　トランジスタ３９６を介して
低輝度トランジスタ３８８ｆご供給し、同時に分圧器３
７４のタップ点３９８−Ｃ’Ｆ側のみ基準電圧をグー１
〜　トランジスタ４００を介して高輝度トランジスタ３
８２に供給し、カラー位相発生器１１０のインバータ３
６４から供給される赤基準信号と同期している。 この実施例において、高１ＩＩＩｌｉ度１〜ランジスタ
３８２は、カラー　パス１０８を介して優先選択１０４
から供給されるビデオ　カラー　ニｌ−ドの輝度ビット
部分により制御される。これに対し、低輝度トランジス
タ３８８はインバータ４０２を介して輝度ビットの論理
反転により制御される。 従って、カラー　パス１０２のビデオ　カラー」−ドの
輝度ビットがパハイ″状態のどきは、上側シアン基準電
圧及び下側赤基準電圧は、シアン及び赤基準信号と全般
的に文種する方法でそれぞれ同期しミキサ　トランジス
タ３７６のゲートに供給される。これに対し、カラー　
パス１０８のビデオ　カラー　コードの輝度ピッ１−が
’　１７＋　−”の状態のどきは、上側シアンＷｔＰ−
電圧及びト側赤基準電圧は、シアン及び赤基型イご弓ど
全般的に９播する方法でそれぞれ同期し、ミー１−　１
〜ランシスタ３７６のゲートに供給される。 この実施例においては、上側シアン基準電圧及σ小側赤
基ｉ１ｊ電圧【よ、シアン色の色値特性に比例しに電位
差４０４及び中間輝麿値に比例した平均電位を有する」
；うに選択される。このため高輝度１〜ノンジスタ３８
２を介してミキ１ノ　ｉ〜ランジスタ３７６のグー１〜
に印加された信号は、信号路６２に複合ビデオ信号を発
生Ｊる。この複合ビデＡ信号【よ、第１２図において４
０６で示すシアン色に６４する栓型ビデΔ波形でデジタ
ル的に近似するしのである。同ＵＪ、うな方法で、下側
シアン基ｆ％Ｉ電Ｌ１及σ上側赤基準電圧は、赤色の色
値特性に比例した電ｆｆｌ差４０８及び比較的低ｌＩ′
４ｉ度値に比例した！ｌｌ均電イｉｌを右するように選
択される。このため、低輝度１〜ランジスタ３８８を介
してミキサ］・ノンジスタ３７６のゲートに印加された
信号は（バ号路６２）こ第１２図において４１０で示す
暗赤色ＩＪ：　３−１−！Ｊる標へ１ビデオ波形がデジ
タル的に近似され１．：複合ビデＡｉｇ号を発生する。 同様構成のアンド　グー１〜及びゲート　トランジスタ
が”　ｏ　ｏ　ｏ　”及び’　１１１　”以外のカラー
選択部を有するビデＡ　力う〜　−−１−ドと関連され
た各カラー選択線３７０に対して設けられる。 当業考において明らかなように、白及び灰色に対応する
ビデオ波形は、固定された輝度部をもつが、色値をもた
ない。この実施例では、ビデオカラーのカラー選択部分
にお（′Ｊるデジタル値の”　１１１　”は、どデＡ　
カラー　コードの輝度部のデジタル値に従い、白又は灰
色を表わづ。従って、カラー選択線３７０ｂを介してカ
ラー　デ」−ダ１１４から供給される出力信号は、同時
に分圧器３７４のタップ点４１２での白基準電圧をゲー
ト　トランジスタ４１４を介して高輝度１〜ノンジスタ
３８２と分圧器３７４のタップ点４１６での灰基準電圧
をグー１〜１−ランジスタ４１８を介して低輝度１ヘラ
ンジスタ３８８とに供給するのに用いられる。白基準信
局が白色の輝痕舶に比例して選択されたとぎは、高輝度
１〜ランジスタ３８２を介してミキサ　トランジスタ３
７６のゲートに供給された信号は、第１２図においで４
２０　′ｃ示す白色に対するビデオ波形をデジタル的に
近似した複合ビデオ信号を信号路６２に発生する。同様
に、灰基準電圧が灰色の輝度値に比例して選択されＩこ
ときは、低輝度１〜ランジスタ３８８を介してミキサ　
１〜ランジスタ３７６のゲートに供給された信号は、信
号路６２に灰色〈第１２図に図示せず）に対するビデオ
波形をデジタル的に近似した複合ビデオ信号を発生する
。 白及び灰色の場合と同様に、黒色は、固定した輝度値を
ｂつが、色値をもたない。この実施例で＋３１、ビデＡ
　カラー　コードのカラー選択部分におＣノるデジタル
（直の”　ｏ　ｏ　ｏ　”は、ビデオ　カラー−」−Ｆ
の輝度ピッ１〜部分のデジタル値に従い、黒色又は透明
状態を表ね一’Ｊ−、従って、カラー選択線３７０Ｃ；
を介してカラー　デ」−ダ１１４から供給される出力信
号は、分１１ｆ器３７４のタップ点４２２て゛の黒早ｉ
１Ｌ電汗をグー１−１〜ランジスタ４２４を介して高師
庶１〜ランジスタ３８２に印加づるのに用いられる。従
って、輝度ピッｌ−が″ハイ゛′状態（Ｊあるとさ【：
Ｌ１高輝度トランジスタ３８２を介してミｌ：４Ｊ１−
ランジスタ３７６のグー１〜ｌこ供給された信号は、第
１２図において４２６で示す黒色に対するビデオ波形が
デジタル的に近似された複合ビデオ−信号を複合路６２
に発生する。これに対し、輝度ピッｌ〜が’　ＩＩＩ　
＝”状態にあるときは、アンド　ゲート４２８は、グー
１〜トランジスタ４２４によりグーｉ〜された黒基Ｔ−
（電圧をグー１−１〜ランジスタ４３０を介しくミ１ニ
リて、信号路６２の複合ビデオ信局（よ、第１２図にお
いて４３２で示ずＪ、うに、黒色に対するビデオ波形を
デジタル的に近似する。 同期発生モードにおいて、ゲート回路網３７２は、信号
路９６を介しＣシークＴンス制御２１１部９２から供給
される同Ｉｌｌ信号に」Ｅに応答し、分子Ｉ−器３７４
により供給される基準電圧をミキ９１〜ランジスタ３７
６のゲートに選択的に供給ηる。例えば、信号路９６ａ
を介して“ハイ″状態の同期信号を受け取ったのに応答
し、アンド　グー１〜４３４は、分圧器３７４のタップ
点４３６での同期基準電圧をゲート　トランジスタ４３
８を介してミキサ　トランジスタ３７６のグー１〜に１
共給する。同期基準電圧が標準同期値に比例するように
選択されたときは、ミキサ　ｌ〜ランジスタ３７４のグ
ー１〜に供給された信号【ま、第１２図において４４０
で示すように水平同期パルスに対するビデオ波形をデジ
タル的に近似した複合ビデオ信号を信号路６２に発４ト
する。 １ｇ号路９６ｂから“ハイ′″状態のパースト信月を受
１ノ取ったのに応答し、アンド　ゲート４４２はカラー
位相発生器１１０のインバータ３３８から供給される黄
基準信号に同期し、分圧器３７４のタップ点４４４での
上側パースト基準電圧をゲート　１〜ランジスタ４４６
を介してミキ１ノ　トランジスタ３７６のグー！〜に印
加づ−る。同様にして、ノノンド　グー１−４４８は、
カラー位相発生器１１０のインバータ３３８　／Ｊｌ　
ｒら供給される青基準（＋−＋　翼に、同期し、分■器
３７４のタップ点４５０での１・側バーストＨｔｐ＝電
圧をグー１〜　トランジスタ４５２を介してミＡリ　１
〜ランジスタ３７６のグー１−に印加する。従゛つて、
上側基準電圧及び下側基（（１−電Ｌ１は、黄及び重色
基準信号と全体として文種する方法で同期し、ミキ”Ｊ
　ｌ−ランジスタ３７６のグー１−に印加される。１−
側及びＦ側バースト基準電圧がＮＴＳＣカラー　バース
トのピーク　ビーク値特性に比例した電位差４５４及び
照準ブランキング　レベルに比例した平均電イ◇を有す
るように選択することにより、ミキサ　１ヘランジスタ
３７６のゲートに供給された信号は、第１２図において
４５６で示すカラー　バーストに対する標準ビデオ波形
をデジタル的に近似しＩＪ複合ビデオ信号を信号路６２
に発生する。 信号路９６Ｇを介して゛ハイ″状態のブラン１ング信号
を受け取ったのに応答し、インバータ４５８は、“ロー
゛°状態の出ツノ信号を出力し、ノア　ゲート４６０に
供給する。ノア　グー１−４６０は更に信号路９６ａ及
び９６ｂを介し−（それぞれ供給される同期及びパース
ト信号を受け取る。当業省において明らかなように、ブ
ラン４ング信号が“ハイ″状態にあり、かつ同期及びバ
ースト信号の両方が同時に“ロー″状態にあるどきは、
ノア　ゲート４６０は゛ハイ″状態の出カイに号を出力
する。従って、ノア　ゲート４６０は、これら通常のブ
ランキング期間の部分が水平同期パルス及びカラー　バ
ーストに用いられている間（このみ、分珪器３７４のタ
ップ点４２２での黒基準電圧をグー１〜　トランジスタ
４６２を介してミー髪り　１〜ランジスタ３７６のゲー
トに印ＩＪＩＩ　Ｔる。 黒Ｌ（準電圧がｔ９　ｉブランキング　レベルに比例し
た電（ｒ／　＋：有するように選択されているので、グ
ー１〜１〜ランジスタ４６２を介してミキサ　１−ラン
ジスタ３７６のゲートに供給された信号は、第１２図に
おいて４６４で示すブランキング期間に対づる標へｔ−
ビデＡ波形をデジタル的に近似した複合どデＡ信号を信
号路６２に発生する。信号路９６ｃのブランキング信号
もカラー　デコーダ１１４に供給されているので、各カ
ラー選択線３７０の出力信号はブランキング期間中はパ
ロー″状態にある。 外部ビデオ　−し−ドにおいて、インバータ４６６　ｔ
、ｔ、信号路９６ｄを介してシーフェンス制御９２から
供給される外部ビデオ−信号付勢信号を受け取るのに応
答し、”　ｍｌ　−”状態の出力信号を出力し、アンド
　ゲート４３４．４４２及び４４８にそれぞれ供給する
。信号路９６ｄの外部ビデオ付勢信号もノア　ゲート４
６０に供給される。その結果アンド　ゲート４３４．４
４２゜４４８及びノア　グー１〜４６０から出力される
出力信号は、全ブランキング期間で“ロー′′状態に留
まる。この期間では、複合ビデオ信号の発生が禁止され
る。シーフェンス制御部９２が通常の方法で外部ビデオ
信号の外部源と同期しているとづると、その結果による
信号路６２の複合ビデオ信号は、外部ビデオ信号に含ま
れたブランキング、同期及びバースト信ｇに比例したこ
れらの信号を有する。 外部ビデオ信号の同期部分を内部で発生した伯と代替す
るのに加え、この実施例のビデＡ−ミキサ１１６も、優
先セレクタ１０４から供給されるビデオ　カラー　」−
ドが透明状態に対応Ｊるときは、外部ビデオ信号の情報
部分を有する。特に信号路９６ｄの外部ビデオイ１勢信
号が゛ハイ″状態のどきは、インバータ４６６から供給
される出力仁月もアンド　グー１〜４２８に供給され、
これにり出力される出力信号を″ロー″状態に保持さけ
る。従って、ゲート　トランジスタ４２４゜４３０を介
して黒基準電圧を百にグー１〜させるのをＮ１１１する
ｇｌＩＩ　ｇをする。その代りに、カラー選択線３７０
Ｇ及びインバータ４０２から供給される輝庶ピッ］〜の
論理反転に応答し、アンド　ゲート４７４は、Ａア　ゲ
ート４７０に″ハイ″状態の出力信号を供給し、外部ビ
デオイ（」勢信号もパハイ″状態のどきは、アンド　ゲ
ート４６８を付勢させる。その結果、アンド　グー１〜
４６８は信号路７６の外部ビデＡ信号をグー１〜　トラ
ンジスタ４７２を介してミキサ　トランジスタ３７６の
グー１−に供給Ｊる。換言づ−れば、ビデＡ　ミ（ザ１
１６が外部ビデＡ　−［−ドでないときは、透明状態に
対当づるビデオ　カラー　」−ドｔま、黒色を近似Ｊる
デシクル波形（第１２図において／ｌ　２６−ｅ小す）
を備えた信号路６２の複合ビデオｔｒ’ｉ　”’ｙとな
る。しかし、ビデオ　ミＡ　’ｔ　１１６が外部ビデオ
　モードにあるとぎは、複合ビデオ信号は信号路７６の
外部ビデオ信号とほぼ同一となる。 ＲＯＭの説明 第１３図は、主として第１４図に示す論即図に従い、低
速ＲＯＭから成る部数的な装買の動！１を示ずブロック
図である。全般に、低速ＲＯＭ４８は、メモリバス４６
、バス　バッファ５０．補助バスを介してＣＰ　ＬＪ　
１２　Ｊ：す１ｊξ給されるＲ　ＯＭアクセス　リクエ
ストに応１　’ｌ−る。特に、ＣＰ　Ｕ１２は、低速Ｒ
ＯＭ４８におけるアドレス　カウンタ４７６に新しいア
ドレスを出き込み、アドレス　カウンタ４７６におＧ−
Ｊる現在のアドレスを６売み出し、又はアドレス　カウ
ンタ４７６にあるノｌドレスをもって、ＲＯＭ配列４７
８にあるデータを読み出芽。この実施例では、ＲＯＭ配
列４７８は、６１４４Ｘ８ピッ１−　バイ１−の処理情
報を有し、それぞれ１６ビツ１〜　アドレスの下（ｒｙ
　１３ピツトにより連続的に又はランダムにアドレス可
能である。１６ビツト　アドレスの上位３ピッ］〜は、
以下で述べる方法で、低速ＲＯＭ　４８を構成づる８つ
の個別的な装置において所望の一つを指定するページ指
定を構成する。 主として補助バス５２を介してＣＰＬＪ５２から書キ込
みく判定ブロック４８０）アドレス（判定ブｆ］ツク４
８２）ＲＯＭアクセス　リクエストを受ｃノ取ると、シ
ーフェンス制御４８４は、アドレス　カウンタ４７６の
下位８ビット位置に含まれているアドレス　ビットをそ
の上位８ビット位置にジットすることにより新しいアド
レスから成る１６ビツトのうちの８ビツトを受け取る用
意をする（処理ブロック４８６）。新しいアドレスの最
初の８ビツトのアドレス　ビットが補助バス５２に準備
されると、シーフェンス制御４８４は入力バッファ４８
８を付勢し、入力バス４９０を介しτア１ζレス　カウ
ンタ４７６の下位８ビット位置へ最初の８アドレス　ビ
ットをロードする。シーク−［ンス制御４８４は、新し
いアドレスの最初の８じツｌ−を既に［１−ドしたこと
を“記憶″するために、内部のフラグ（処理ブロック４
９４）を反転さＵる（処狸ブ［１ツク４９４）。その結
果、フラグがセット状態であるときはく判定ブロック４
９６）、シーフェンス制御４８４はレディ信号を発生し
く処理ブ［１ツク４９８）、補助バス５２を介してＣＰ
Ｕ１２に入力し、低速ＲＯＭ　４８がアドレスの次の８
ビツトを受番ノ取り得る状態になったことを示す。 シーフェンス制御４８４は、次の出ぎ込み（判定ブロッ
ク４８ｏ）アドレス（判定ブロック４８２）ＲＯＭアク
セス　リフニストを受４Ｊ取ると、新しいアドレスの最
初の８どツ１〜をアドレスカウンタ４７６の下位８ビッ
トＴｉｔ置からぞの土イ）″１０８ビット位置へシフト
する（判定ブロック４８６）。シーフェンス制御４８４
は、新しいアドレスの次の８ビツトが補助バス１２を介
してＣＰＵ１２から供給されると、入力バッファ４８８
を付勢し、入力バス４９０を介してアドレス　カウンタ
４７６の上位８ビットに新しいアドレスの次の８ビツト
をロードする（判定ブロック４９２）。フラグが２回反
転されると（処理ブ【二１ツク４９４）、フラグはリセ
ット状態になり（判定ブロック４９６）、シーク１ンス
ｔｌｉｌ１１１１４８４は、自動増加処理５００を実行
する。 自動増加！２！Ｘ理５００において、シーフェンス制ｉ
６＋１４８４はアドレス　カウンタ４７６にもつ現在の
アドレスをアドレス　ラッチ５０２にロードする（処理
ブ［１ツク５０４）。次に、シーク１ンス制御４８４は
アドレス　カウンタ４７６の内容のアドレスを増加でる
（処理ブロック５０６）。そして、シーク１ンス制御４
８４は、アドレス　ラップ５０２の内容のアドレスを用
い、ＲＯＭ配列４７８の特定アドレス位１ｍにある処理
情報をデータ　ラップ５−０８へ転送する（処理ブロッ
ク５１０）、、シーク１ンス制御４８４は、自動増加処
理５００を増加すると、フラグがセットされていること
を確認しく処理ブロック５１２）、次いでレディ信号を
発生しく処理ブロック４９８）、低ｍＲＯＭ４８がｃＰ
ＬＪｌ　２から次１７）ＲＯＭアクセス　リクＪストを
受け取り得る状態であることをＣＰＵ１２１こ示す。 ；、、−１，−、−−、−１Ｍｌｌ　Ｍｌｌ　Ａ　ＯＡ
　Ｉｆ　ソａ　ｎ）　Ｄ　＾　ｋＡ　フｈ４−ｉス　リ
フニストが読み出しく判定ブ［Ｉツク４８０）データ（
判定ブロック５１４）命令のどきは、データ　ラッチ５
０８に貯えられている処Ｊ！Ｉｊ情報を出力ラッチ５１
６（処理ブロック５１８）に転送する。アドレス　カウ
ンタ４７６にあるアドレスのページ指定が発生の時点で
特定の装置に割り付けられに個有のページ数に対応づる
とぎはく判定ブロック５２０）、ページ選択５２２は、
信号路５２６を介して出力バッファ５２４を（＝１勢し
く処理ブロック５２８）、出力バス５３０を介して出力
ラッチ５１６から供給される処理情報を補助バス５２へ
供給する。その後、又はページ数が対応しなかったとぎ
は（判定ブロック５２０）、シーク１ンス制６１１４８
４は、前述の自動増加処理５００を実行し、フラグがリ
レツＩ〜されているのを確認しく処理ブロック５１２＞
、レディ化２Ｊを発生して（処理ブロック４９８）、要
求したデータが補助バス５２に準備されていることを示
づ。 シーフェンス制御４８４は、読み出しく￥１１定ブロッ
ク４８０）アドレス（判定ブロック５１４）ＲＯＭアク
セス　リクエストを受け取ると、アドレス　カウンタ４
７６の上位８ビット位置にある８アドレス　どツ１〜を
出力ラッチ５１６へ転送する（　処］！Ｉ！ブロック５
３２）。次に、シーフェンス制ｔａ１１４８４は、出力
バッファ５２４をイ寸勢しく処狸ブ【−］ツク５３４）
　、出力バス５３０を介して出力ラッチ５１６から供給
される上位アドレス　ノ＼イトを補助バス５２へ供給す
る。そして、シーフェンス制御４８４は、アドレス　カ
ウンタ４７６の上位８ビツト位置にある８アドレス　ビ
ットをその−１ニ位８ピッ１〜位置ヘシ月−する（処理
ブロック５３６）。その後、シークエンスミ制御４８４
１まフラグがリセットされて０るのをｇＪ認して（処理
Ｊ［’ｌツク５１２）レディ信号を発生しく処理ブロッ
ク４．９８　）　、アドレスの上位ノ＼イｈ　／Ｊ（？
＋１ｉ助）＼ス５２に準備されていることを示す。 シーク１ンスル制御４８４は、次の読み出しく狛１定ブ
１−１ツク４８０）アドレス（判定ブロック５１２）命
令を受（プ取ると、現在、アｌ：レス　カウンタ４７６
の上位８ビツト位Ｉｔこあるアドレスの下位バイトを出
力ラッチ５１６へ転送しく処理ブロック５３２）、出力
バッファ５２４を付勢しく処理ブロック５３４）　、下
位アドレス　バイ１−を補助バス５２に出力覆る。前と
同じＪ、うに、シーフェンス制御４８４は、次にアドレ
ス　カウンタ４７６の下位８ビット位置にある８ピツ１
〜をその上位８ビット位置へシフ］〜シく処理ブ［１ツ
ク５３６）、フラグがリセツ１へされているのを確認し
て（処理ブロック５１２＞、レディ信号を光４しく処理
ブロック４９８）、下位アドレス　バイトが補助バス５
２１こ準備されていることをＣＰ　ＬＪ１２に示す。 シーフェンス制御４８４は、書き込み（判定ブロック４
８０）データ（判定ブ１］ツク４８２）ＲＯＭアクセス
　リク↓ストを受【ノ取ると、甲に自動増加処理５００
を実行し、次いでフラグをリセットしく処理ブロック５
１２）、レディ信号を発生しく処理ブロック４９８）、
命令の終了を示す。このように、書き込みデータ命令は
、フラグをリセットするのに便利な方法であると共に、
自動増加の動作を達成する。 この実施例においては、ＣＰＵ１２ｉま最初書き込みデ
ータ命令を出力してフラグを囃ノセ゛ン卜する。 次に、ＣＰＵ１２は連続した２つの書き込みアドレス位
置により選択したスタート　ア１：レスを出力する。そ
の後、ＲＯＭ４８Ｇよ、ＣＰＵ１２ｉ＜出力した次の各
読み出しデータ命令に応答し、連続的な高４＜１のアド
レス位置にある処理情報を口）力する。低速ＲＯＭ４８
は、各読み出しデータ命令に応答して実行した自動増加
処理５００の−ＢＢとして、連続した次のバイ１−をデ
ータ　ラッチ５０８に導くので、ＣＰＵ１２に対する高
速転送を可能にする。従つ−Ｃ，ＣＰＩＪ１１よ、読み
出しデータ命令を出力した後、データに対する待ち時間
１）＜最小のものとなる。 以上、この発明の特定の実施例を説明した力く、特許請
求の範囲で限定したように、この発明の精神及び範１ｌ
ｌｌから逸脱することなく、この発明で開示した種々の
実施例につき、部分又【ま要素の構造、ム　１　ｎ　／
息　１１．　ｌ−Ｊ＋　１＋　丁　亦　Ｎｉ　＋Ｃテ側
　０仁−７”　、ｔ＾　２−−（ト）発明の効果 本願発明に係るビデオ　ディスプレイ　ブ［ルツリによ
ると、中火処理装置がら送られるデータを外部メモリに
転送し、第１表示情報の表Ｊ３Ｊ、び第２表示情報の表
だ【プでなく、偏位情報の表を設定でき、該偏位情報に
以き表示画面中の萌ＬＪ画面の位置を画素単位で指定で
きるため、０１１…画面を表示画面中を移動させる場合 、第１表示情報および第２表示情報を占き換えることな
く、偏位情報のみ出き換えればよく、中火処理装置で実
行しな【ブればならない演算数を減少さｌることができ
るという効果が得られる。さらに、偏位情報は画素単位
で前頭画面の偏位を１旨定できるので、前頭画面の移動
を滑かにできると（１う効果もｊｑられる。 さらに、本願発明に係るビデオ　ディスプレイプロセッ
サは、占込みモードおＪ：びビデオ　モードの実行に必
要な機能を全て単一の半導体基板（Ｊ集積して構成され
ているので、本願発明に係るビデオ　ディスプレイ　プ
ロセラ４］を採用することにより、ビデＡ　ディスプレ
イ　システムを小梨化でさるという効果も得られる。

【図面の簡単な説明】

第１図はこの発鳴の一実施例についてのデジタル口筒シ
ステムを示すブロック図、第２図は第１図に示したビデ
オ　ディスプレイ　プロセラυの７０ツタ図、第３図は
ビデオ　ディスプレイ　プ【ルッリのオーバレイ制御部
の動作の全般を示すブロック図、第４図はビデオ　ディ
スプレイ　ブ［ルッ１）のレジスタ制御部及び制御レジ
スタ部を示づブロック図、第５図は第３図との関連にお
いてビデオ　ディスプレイ　プ［１セツ１）のオーバレ
イ制御部の動Ｖ「全般を説明する論理図、第６図は第５
図の論理図の他の一部を示す論理図、第７図は第５図の
論理図の他の一部を示す論理図、第８図はビデオ　ディ
スプレイ　プ［１セツザにおけるＲ　Ａ　Ｍ制御部の動
作を示す論理図、第９図はビデＡ　ディスプレイ　プ［
ｌセッサの優先セレクタを示すブロック図、第１０図は
ビデオ　ディスプレイ　プ［１セツυのカラー位相発生
器を示す回路図、第１１図はビデオ　ディスプレイ　プ
［］レッリのカラー　デコーダ及びビデオ　ミー１−リ
−を示づ回路図、第１２図はビデＡ　ディスプレイ　ブ
［ルッサのビデΔ発生部分の動作を示り一多数の波形図
、第１３図は第１図に示す低速ＲＯＭのブロック図、第
１４図は第１３図に丞ず低速ＲＯＭの動作を示す論理図
である。 ８０．８４．８６・・・制御レジスタ手段（レジスタ制
御部、制御レジスタ、ＣＰ　Ｕデータレジスタ）、 ９０・・・外部メモリ制御手段（ＲＡＭ制す１１部）、
９２、’１００，１０４，１１２・・・出力信号発生手
段（シーケンス制御部、Ａ−バレイ制６１１部、優先セ
レクタ、複合ビ”ＦＡ発生器）。 代理人　浅　杓　皓 幹は　足り イ瞥９己、ｔｌ＝７７ トー　フ゛う〕千；７′　〜−−□□ＨＦｌ’ｇ、／２
　オ％Ｆｌ１１−１　１−一第１頁の続き 優先権主張　０１９７師３月８日［相］米国（ＵＳ）［
株］０１８５４０■１９７＊３月１２日［相］米国（Ｕ
　Ｓ）［株］０２０１１１＠発　明　者　ジエラルド　
ディーン　アメリカ合衆国ロジャーズ　−３１１９ ０発　明　者　ピータ−ヘイズ　マ　アメリカ合衆国ク
ーレツク　−、ルート　１ ．０発　明　者　カール　マリオン　グ　アメリカ合衆
国ツターグ　１１６０２ ＠発　明　者　キ　サック　チヤツプ　アメリカ合衆国
レース　１４０１１ ０発　明　者　ジョー　フランク　セ　アメリカ合衆国
ツクストン　７８

Claims (3)

【特許請求の範囲】
1. （１）　中央処理装置により指定されるアドレスを−１
   １、ｒ的に記１−！Ｉるアドレス　レジスタと中央処理
   装置から送られるデータを一時的に記憶するデータレジ
   スタとをイ１づ−る制御レジスタ手段と、複数のアドレ
   ス可能な記憶領域を有づる外部メ七りに１ａ続可能であ
   り、書込みモード時には前記アドレス　レジスタに記憶
   されているアドレスを順次変更しながら該アドレス　レ
   ジスタ内のアドレスにて指定される前記外部メモリの記
   憶領域に前記データを順次書込み、１１ａ記外部メ七り
   【こ背景画面を構成する画素パターンに関する第１表示
   情報の表と＋１ｉｉ　ｋ’Ａ画面を構成づる画素パター
   ンに関する第２表示情報の表と前記前景画面と前記前景
   画面どに３よき形成される表示画面の基準位置に対する
   前、ｉ１！前頭画面の偏位を画素単位で指定する偏位情
   報の表とを設定し、ビデオ　モード時にはメモリ　リク
   エスト信号に応答して外部メモリにアクセスし、前記第
   １表示情報と前記第２表示情報と前記偏位情報とを読み
   出す外部メモリ制御手段と、外部表示装置のラスタ走査
   の位置情報に（ｔ　Ｓ前記メモリ　リクエスト信号を出
   力し、前記外部メモリから読み出される前記第１表示情
   報と前記第２表示情報と前記偏位情報とに基ぎ、前記Ｉ
   Ｉｙｍ画面中で前記前景画面に重なる部分を定め、法用
   １．Ｌる部分では前記第２表示情報を選択し、前記ｆｉ
   　ｋ−３画面中の前記型なる部分以外の部分では前記第
   １表示情報を選択し、これら選択された第１表示情報。 報および選択された第２表示情報に基き前記表示画面を
   表わす出力信号を発生させる出力信号発生手段とを単一
   の半導体基板に集積して’ｔ１′るビデオディスプレイ
   　プロセッサ。
2. （２）　前記外部メモリ制御手段が、さらに読み出しモ
   ードを実行可能であり、読み出しＵ−ド詩には、前記ア
   ドレスレジスタに記憶されているアドレスを順次変更し
   ながら該アドレス　レジスタ内のアドレスにて指定され
   る前記外部メモリの記憶領域に記憶されているデータを
   順次前記データ　レジスタに読み出せることを特徴とす
   る特許請求の範囲第１項記載のビデオ　ディスプレイ　
   プロセッサ。
3. （３）　前記制御レジスタ手段がリフレッシュ　アドレ
   ス　レジスタを有し、前記出力信号発生手段がリフレッ
   シュ　アドレスを周期的に出力する手段をイ」し、前記
   外部メモリ制御手段が前記リフレッシニｌ信８に応答し
   て前記リフレッシュ　アドレスレジスタ内のアドレスを
   順次変更しながら前記リフレッシ］　アドレス　レジス
   タ内のアドレスにて指定される外部メモリの記憶領域の
   データを順次リフレッシュする手段を有することを特徴
   とするＱＳＴ　ｒ’ｊ請求の範囲第１項記載のビデオ　
   ディスプレイ　プロセッサ。