JPH06208787A - ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】 データ処理システムで使用されるランダムア
クセスメモリからの、シリアルデータ読み出し速度の向
上を図る。 【構成】 行および列でアドレス指定可能なランダムア
クセスメモリとシリアルアドレスデコーダとに、シリア
ルレジスタを接続する。条件付き増加器を用意し、読み
出しを行う初期アドレスの最下位ビットが偶数の場合は
そのままシリアルレジスタデコーダに送り、奇数の場合
はアドレス値を増加してシリアルレジスタデコーダに送
る。この様な構成を採る事に依って第２データビットへ
のアクセス速度を上げ、全体の読み出し速度を向上させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデータ処理装
置に関わり、更に詳細には高速アクセス半導体メモリア
レイを使用したデータ処理装置に関する。

【０００２】

【従来の技術】従来技術においてはデータ処理装置は読
み出しの際、１行のデータビットの全てをダイナミック
・ランダム・アクセス・メモリからシリアルレジスタに
転送している。シリアルレジスタから、１行のデータビ
ットの全てはシリアルな順番で読み取られる。この手法
のためデータ処理装置の処理速度が制限されてしまう場
合がある。

【０００３】ランダム・アクセス・メモリのシリアル読
み出し操作における、第１ビットへのアクセス速度を改
善するために、初期タップ（列）アドレスがレジスタ内
にラッチされ、選択され第１ビットがシリアルレジスタ
ではなくメモリアレイから直接アクセス出来るようにし
ている。選択された初期ビットはメモリアレイから第一
データ線を経由して直接マルチプレクサの第一入力に転
送される。後続のビットはシリアルレジスタの順序段に
関係するタップから転送される。シリアルレジスタの段
アドレス指定は、タップアドレスカウンタの値を職タッ
プアドレスと等価のカウント状態に予め設定し、そのカ
ウント状態を読み出しクロックに応じて更新することに
よって行われる。

【０００４】アドレスのデコーディングは隣接するシリ
アルレジスタの対から同時読み出しが行えるように設計
されている。情報の２ビット（奇数列アドレスからのも
のと、偶数列アドレスからのもの）は、各々奇／偶マル
チプレクサまたはセレクタへの異なる入力に対応する別
々の配線を通して転送される。タップアドレスのＬＳＢ
（最下位ビット）は、マルチプレクサを通して転送され
たものが奇数列アドレスからのビットかまたは偶数列ア
ドレスからのビットかを判別するために使用される。

【０００５】初期タップアドレスが偶数の時は、第１お
よび第２番目ビットが非常に素早くアクセスされる。第
１ビットは先に述べたようにメモリアレイから直接アク
セスされる。第２ビットはシリアルレジスタのアドレス
指定されたタップからアクセスされる。このタップは、
先に述べたシリアルレジスタ・アドレス指定方式におけ
る対とされた隣接段のため、予めアドレス指定されてい
る。タップアドレスカウンタの最下位ビットが更新され
ると直ちに、第２ビットが奇／偶マルチプレクサを通し
て転送される。

【０００６】しかしながら初期タップアドレスが奇数の
場合には問題が生じる。これも先に述べたように第１ビ
ットはメモリアレイから非常に素早くアクセスされる。
第２ビットのアクセスはこれらの条件下ではかなり遅く
なる。その理由は、タップアドレスが更新されたとき
に、更新されたカウント値は、第２タップアドレスが変
化する前に、タップアドレスカウンタの少なくとも第１
および第２段、いくつかの内部接続線、およびデコーダ
を通して更新されなければならないためである。第２タ
ップの更新アドレス指定を介しての更新によって生じる
遅れは十分に長く、ある種のデータ処理装置にとっては
メモリのデータ読み出しを待つためにその動作速度を遅
くしなければならない程である。

【０００７】

【発明の目的と要約】これらおよびその他の問題は、関
連する初期タップアドレス・レジスタを有するシリアル
レジスタを備えたランダム・アクセス・メモリアレイを
含むデータ処理システムによって解決されている。ラン
ダム・アクセス・メモリはアドレス指定可能な行列状に
配置された記憶素子のメモリアレイを含む。シリアルレ
ジスタはメモリアレイとシリアルレジスタ・アドレスデ
コーダに結合されている。シリアル読み出しを開始する
ために、シリアルレジスタの初期タップアドレスが初期
タップアドレス・レジスタの中に格納される。その情報
はシリアルレジスタに対するアクセス動作のための初期
タップアドレスを決定する。シリアルカウンタはシリア
ルレジスタ・アドレスデコーダに対して、初期タップア
ドレスから始まるアドレス列を生成し供給する。初期タ
ップアドレスに応答して、第１データビットがメモリア
レイのアドレス指定された記憶素子から直接読み出さ
れ、これはマルチプレクサの第１入力に供給される。初
期タップアドレスはそのままシリアルレジスタ・アドレ
スデコーダに送られるか、または更新された後、シリア
ルレジスタ・アドレスデコーダに供給されてシリアルレ
ジスタから第２データビットのアクセスを行う。この第
２データビットは、既にマルチプレクサの第２入力に供
給されている。初期タップアドレスはそれが送られるま
えに条件に従って更新される。すなわちこれは初期タッ
プアドレスのＬＳＢが奇数値の場合のみ更新される。第
１及び第２ビットは、シリアルカウンタの中に存在して
いるＬＳＢの状態によって選択され、マルチプレクサに
転送される。

【０００８】データ処理システムにおいて、第１記憶素
子がシリアルレジスタ内で奇数のアドレスを有する場合
に素早く第２アドレスの記憶素子にアクセス出来るとい
う特長を有する。データ処理システムはより早い速度で
動作することができる。

【０００９】本発明に対するさらに完全な理解は、添付
図を参照して以下の詳細な記述を読むことに依って得ら
れるであろう。

【００１０】

【実施例】図１において、ここにはデータ処理システム
１００のブロック図が示されており、これは情報表示の
ためのグラフィック表示装置を含んでいる。図１の更に
詳細な構成並びに動作は、先に述べた特許明細書番号第
８２１，６４１に記載されている。

【００１１】データ処理システム１００はホスト処理シ
ステム（ホスト）１０２、グラフィックプロセッサ１０
３、例えばテキサス・インスツルメント社製ＴＭＳ３４
０１０またはＴＭＳ３４０２０グラフィックプロセッ
サ、ビデオＲＡＭ１０５、データレジスタ１０７、ビデ
オ・パレット１０８、ディジタル／ビデオ変換器１１０
およびビデオ表示装置１１２とを含む。

【００１２】ホスト１０２はデータ処理システム１００
の基本的な演算処理を実行する。ホスト１０２には処理
装置、入力装置、長期間記憶装置、ＲＯＭ、ＲＡＭおよ
びコンピュータシステムを構成する各種の周辺装置が含
まれる。ホストの構成並びに動作は従来のものと同等で
ある。その処理機能の結果として、ホスト１０２は表示
装置または使用者に提供されるグラフィック表示の情報
内容を決定する。

【００１３】グラフィックプロセッサ１０３は表示装置
に表示される個別のグラフィック表示を生成するための
データ操作の主な部分を実行する。グラフィックプロセ
ッサ１０３はメインバス１０１によってホスト１０２に
双方向結合されている。図１の構成において、グラフィ
ックプロセッサ１０３はホスト１０２とは独立に動作す
る。しかしながらグラフィックプロセッサ１０３はホス
ト１０２からの要求に応答する。グラフィックプロセッ
サ１０３はまたメモリバス１０４を経由してメモリ１０
５およびビデオ・パレット１０８と通信を行う。ビデオ
ＲＡＭ１０５に格納されるべきデータはグラフィックプ
ロセッサ１０３により制御される。グラフィックプロセ
ッサは部分的にまたは全体としてＲＯＭ１１４に格納さ
れているプログラムによって制御される。ＲＯＭ１１４
にはまた種々の形式のグラフィック画像データを格納す
ることができる。

【００１４】更にグラフィックプロセッサ１０３はビデ
オ・パレット１０８に格納されているデータを制御する
以外に、ビデオ制御バス１１６を経由してディジタル／
ビデオ変換器１１０の動作も制御する。ディジタル／ビ
デオ変換器を介してグラフィックプロセッサ１０３はビ
デオ・グラフィック画像のフレーム当りの１ラインの長
さおよびライン数を制御できる。重要なのは、グラフィ
ックプロセッサ１０３はグラフィック表示情報がビデオ
ＲＡＭ１０５内の何処に格納されるかを決定し制御する
ことである。次にビデオＲＡＭ１０５からの読み出し中
にグラフィックプロセッサはビデオＲＡＭおよびデータ
レジスタ１０７からの読み出し手順、アクセスすべきア
ドレス、それに表示装置１１２上に希望するグラフィッ
ク画像を生成するために要求される制御情報を決定す
る。

【００１５】ビデオＲＡＭ１０５は使用者に提示される
グラフィック画像を定めるビットマップ方式のグラフィ
ックデータを格納している。ビデオＲＡＭ１０５からの
データの、データレジスタ１０７、ビデオ・パレット１
０８、それにディジタル／ビデオ変換器１１０から表示
装置１１２への転送制御はグラフィックプロセッサ１０
３により実行される。ビデオＲＡＭ１０５からのビデオ
データ出力はビデオ出力バス１１８を経由してデータレ
ジスタ１０７へ転送され、ここで表示ビット列に編集さ
れる。データレジスタ１０７はシフトレジスタである。

【００１６】データレジスタ１０７の記憶素子は、ＭＯ
Ｓまたはバイポーラ集積回路技術で、ダイナミックまた
はスタティック電子回路として製造される。記憶素子の
代替としては、十分な動作速度を有する任意の双安定の
電子、電磁、光学、または光電子素子を含むものが考え
られる。

【００１７】ビデオＲＡＭ１０５の典型的な構成は、い
くつかの個別のＲＡＭ集積回路の集合である。ビデオＲ
ＡＭ１０５の記憶素子は、ダイナミックまたはスタティ
ック電子回路しとしてＭＯＳまたはバイポーラ半導体技
術を用いて製造される。通常は記憶素子はダイナミック
構造で、ＮＭＯＳ構成で製造される。グラフィックプロ
セッサの１回の随時読み取り動作においては、集積回路
の各々の選択された記憶素子からただ１ビットのデータ
が読み出される。従って、いくつかの個別の各集積回路
からの１ビットからなるビット群は一度に読み出され
る。シリアルデータ読み出し動作では、データの全部の
行が一度にメモリ１０５から転送ゲートを経由してシリ
アルレジスタに転送される。シリアルレジスタから、こ
れはシーケンシャルにデータレジスタ１０７に転送され
る。データレジスタ１０７は線路１２０経由でビデオ・
パレット１０８に転送するための表示ビット列を編集す
る。以上の説明はビデオＲＡＭ１０５を電子回路として
記述したが、本発明はメモリが十分な速度の任意の双安
定電子、電磁、光学または光電子素子として製造された
場合でも適用できる。

【００１８】グラフィックプロセッサ１０３からの情報
の制御の下、例えばテキサス・インスツルメント社製の
ＴＭＳ３４０７０ビデオ・パレットからなる、ビデオ・
パレット１０８はデータレジスタ１０７から受信したデ
ータをバス１２５上のビデオレベル信号に変換する。こ
の変換はルックアップ・テーブルを参照して実行され
る。ビデオ・パレット１０８からのビデオレベル信号出
力は、色、彩度および輝度情報を含む。

【００１９】ディジタル／ビデオ変換器１１０はビデオ
・パレット１０８からのディジタルビデオ信号を受信
し、ビデオ制御バス１１６経由で受信した信号の制御の
下、ディジタルビデオ信号をアナログレベルに変換し、
この変換された信号は出力線１２７経由でビデオ表示装
置１１２に供給される。水平走査線当りの画素数および
表示画面当りの走査線数はグラフィックプロセッサ１０
３で決定される。また同期、帰線および帰線消去信号も
グラフィックプロセッサ１０３で制御される。信号のこ
れらのグループで、ビデオ表示装置１１２への希望のビ
デオ出力が特定される。

【００２０】ビデオ表示装置１１２は使用者の視聴に供
するための特定ビデオ画像を生成する。広範に使用され
ている二つの技法が存在する。第１の技法はビデオデー
タを各々の画素に対する色、色相、輝度および彩度で特
定するものである。第２の技法では、各々の画素に対し
て赤、青および緑の色レベルで特定される。ビデオ・パ
レット１０８、ディジタル／ビデオ変換器１１０および
ビデオ表示装置は選択された技法に適合するように設計
され製造されている。

【００２１】図２には、集積回路のビデオＲＡＭ１０５
のブロック図が示されている。メモリ１０５にはメモリ
素子の四つのアレイ１０５−１，１０５−２，１０５−
３，１０５−４が含まれる。素子はアドレス指定可能な
行列に配置されており、通常はダイナミックＮＭＯＳ回
路として製造されている。任意のアクセスを行うため
に、行および列のアドレスが集積回路に対してアドレス
ラインおよびアドレスバスによって与えられている。ラ
ンダムアクセスを行うために行および列のアドレスはそ
れぞれ行および列のデコーダでデコードされる。データ
は列デコーダおよびメモリアレイの選択された素子に対
するセンスアンプを介してデータバスから書き込まれ
る。シリアル読み出しにおいては、データはメモリアレ
イの選択された行からシリアルレジスタへの転送ゲート
を通してビット線によって読み出される。シリアルアド
レス・カウンタは、一連のシリアルデータレジスタ・ア
ドレスをシリアルデータポインタまたはデコーダに供給
する。これらのアドレスに応答して、データは順次シリ
アルレジスタからデータバスを介してシリアル出力バッ
ファに転送される。そこからデータは図１に示すよう
に、データレジスタ１０７、ビデオ・パレット、ディジ
タル／ビデオ変換器およびビデオ表示装置に送られる。
メモリセルアレイ１０５−１，１０５−２，１０５−
３，１０５−４の周辺に示されている回路は、通常はス
タティックＣＭＯＳまたはＢＩＣＭＯＳ回路として製造
されている。ダイナミックＮＭＯＳ回路もまた使用でき
る。

【００２２】図２の構成において、種々のランダムアク
セス入出力回路が４回応答してランダムアクセスを完了
する。

【００２３】シリアル出力動作に対しては、共通回路の
グループが読み出し動作を非常に効率的に制御してい
る。その回路グループは初期タップレジスタ、ランカウ
ントレジスタ、ランカウンタ、比較器、および一連のア
ドレスを別のアドレスバスを経由して各々のシリアルデ
ータレジスタに関連するシリアルデータポインタに供給
するためのシリアルアドレスカウンタとを含む。シリア
ル読み出し時のこれらの共通回路の動作を以下に詳細に
述べる。

【００２４】図３には、グラフィックプロセッサ１０
３、ビデオＲＡＭ１０５−１、スプリットレジスタ１０
９−１、いくつかの制御回路および内部接続バスおよび
配線の更に詳細なブロック図がせ示されている。ビデオ
ＲＡＭ１０５は、行列状の記憶セルからなる４つのメモ
リアレイ１０５−１，１０５−２，１０５−３．１０５
−４を含む典型的なメモリである。通常４つのメモリア
レイは単一の半導体チップの上に形成されている。表示
用の単一画素を表わす情報は数ビットからなるデータを
含む。例えばひとつのビット、Ｂ０があってひとつの画
素の各々のアレイ内に格納されている。ひとつの画素用
のこれらのビットの全ては同一行アドレスおよび同一列
アドレスに格納され、一度のアクセス動作で全てのメモ
リに書き込んだり読み出したり出来るようになってい
る。どの様な設計においても、通常はひとつの画素中に
存在するビットと同数のメモリアレイが存在する。もし
も画素当り４ビットより多く必要な場合は、チップ当り
のアレイを増やすかもっと多くのチップが用意される。

【００２５】４つのビデオＲＡＭアレイ１０５−１，１
０５−２，１０５−３および１０５−４が組み合わされ
て図３には示されており、その中のひとつ、１０５−１
のみを以下に説明するが、これは図と記述の両方を簡単
にすることが目的であって、一般性を失わない。メモリ
アレイ１０５−１、シリアルレジスタ１０９−１および
制御回路に関して図示されかつ述べられた内容は、ひと
つまたはいくつかの半導体チップと組み合わされている
その他のメモリアレイおよび関連回路に対しても適用で
きることを理解されたい。

【００２６】図１に示すビデオ表示装置１１２のスクリ
ーンは、各々が多数の画素を含む多数の水平走査線を表
示できるように構成されている。レジスタ１０９−１は
シフトレジスタまたはシリアルレジスタである。今後レ
ジスタはシリアルレジスタ１０９−１として説明を進め
る。メモリアレイ１０５−１内には一画素当り一ビット
のみが存在する。メモリアレイ内で使用される列の数お
よびシリアルレジスタ１０９−１内で使用される記憶素
子の数は等しい。

【００２７】ビデオＲＡＭアレイ１０５−１は、データ
がメモリアレイ１０５−１の単一行内にシーケンシャル
ビットとして格納されるように構成されている。行及び
列アドレス情報は、希望する表示または画素情報と一緒
にグラフィックプロセッサ１０３で生成される。

【００２８】ランダムアクセス書き込みを行うために、
これらのアドレスはバス１０４を介してアドレスレジス
タ１０６に供給され、ビデオＲＡＭアレイ１０５−１内
の指定された行および列の記憶位置へのアクセスが行わ
れる。各々のアドレスに格納されるべき表示データもま
た、バス１０４及び配線１１１を介してＲＡＭアレイ１
０５−１に供給される。グラフィックプロセッサがラン
ダムアクセスアドレスおよび画素の表示データを作り出
すと、このデータはバス１０４を介して転送され、行に
アクセスした後データが記憶されるべく選択された列に
アクセスすることによってビデオＲＡＭアレイ１０５−
１内に書き込まれる。これによって、アレイ内のアドレ
ス指定された記憶場所の中にデータを書き込むためのラ
ンダムアクセス書き込み動作が可能となる。

【００２９】ビデオ表示に対する、メモリアレイ１０５
−１からのデータのシリアル読み出しは、表示の走査線
毎に順番に発生する。ラスタが表示のひとつの走査線を
走査するごとに、その順番にしたがう各々の画素用の適
切なデータが表示スクリーン上に投射されるビームに供
給される。グラフィックプロセッサ１０３はメモリアレ
イ１０５−１の記憶素子の列アドレスを指定するための
順序、マルチプレクサ１３０−１のタイミング、および
シリアルレジスタ１０９−１の記憶素子からの読み出し
データの順番を決定し、ビデオ表示装置１１２に送られ
る情報の必要な出力順を得ている。

【００３０】グラフィックプロセッサ１０３の制御の
下、転送ゲート１０３−１はメモリアレイのビット線上
のデータをシリアルレジスタ１０９−１に対して読み出
すか否かおよびそのタイミングを決定する。一度データ
がシリアルレジスタ１０９−１内に格納されると、デー
タのビットはシリアルレジスタ１０９−１から、ビデオ
表示装置１１２に転送できる。

【００３１】いくつかのメモリアレイに対して共通な付
加制御回路が用意されていて、シリアルレジスタ１０９
−１から転送されるべきデータの特定場所を決定してい
る。シリアルレジスタ１０９−１からのデータは、各々
の記憶素子の別々のタップから読み出すことが出来る。
概念的にタップはゲート回路１３２−１で表わされてお
り、これはシリアルレジスタ１０９−１の各々の記憶素
子からの個別出力を受信している。カウンタデコーダ１
３５は読み出しクロック信号ＣＬＯＣＫで決定されるタ
イムスロットの間にシリアルレジスタのどの記憶素子か
らの出力がビデオ表示装置１１２に転送されるべきかの
判定を行う。

【００３２】転送される初期画素データはシリアルレジ
スタ１０９−１内の任意の位置に存在するため、グラフ
ィックプロセッサ１０３は初期画素データのアドレスを
初期タップまたは開始点レジスタ１３７にロードする。
比較器１４５からのリセット信号を受信すると、初期タ
ップレジスタ１３７は初期画素データアドレスをカウン
タデコーダ１３５にロードし、ゲート回路１３２−１が
データを正しいシリアルレジスタ記憶素子から転送でき
るようにする。

【００３３】データ読み出しはその後一般に、シリアル
レジスタ１０９−１の記憶素子に従って順番に実行され
る。シリアルレジスタ１０９−１からのデータ読み出し
を行うためにの逐次アドレス指定はレジスタの終了前に
割り込み中断される。割り込み中断はグラフィックプロ
セッサ１０３によって数字またはランカウントをランカ
ウントレジスタ１４０にロードすることによってなされ
るが、これはシリアルレジスタ１０９−１の逐次アドレ
スの数を決定するために行われるものであり、これらの
アドレスは逐次読み出しを行うためにカウンタデコーダ
１３５およびゲート回路１３２−１が新しい初期または
開始タップアドレスにジャンプする前にアクセスされ
る。カウントレジスタ１４０内の数値とランカウンタ１
４２からのランカウントは比較器１４５で比較される。
これらが一致しないときは、アドレスの現在の順序は継
続し、各々の読み出し操作を行うために信号ＣＬＯＣＫ
によってランカウンタが更新される。二つのカウント値
が一致したときは比較器１４５は信号を出力し、ランカ
ウンタ１４２をリセットして新しい初期タップアドレス
を初期タップレジスタ１３７の中にロードさせる。その
結果カウンタデコーダ１３５はゲート回路１３２−１が
シリアルレジスタ１０９−１の新しい初期タップアドレ
スにジャンプ出来るようにし、これによって逐次アドレ
ス指定の割り込み中断を行う。

【００３４】図１および図３のグラフィックプロセッサ
１０３はグラフィックプロセッサ表示に関する全ての情
報を生成する。データの各々のビットはいつでも任意の
順序で生成できる。プロセッサ１０３はどの時点におい
ても、どのビットが生成中でありまたそのビットが何処
に前もつて指定または写像されてＲＡＭ１０５に格納さ
れるかを知っている。ＲＡＭ１０５の中にビットのラン
ダム書き込みを行うときは、ビット書き込みの順序は効
率を考えなければ重要ではなく、ただ各々のビットがＲ
ＡＭ内のそれ自身が前もって指定またはビット写像され
た位置の記憶素子内に格納される必要がある。

【００３５】データの完全な表示スクリーンが図１のＲ
ＡＭ１０５内に格納された後、装置はそのデータをシリ
アルレジスタ１０９−１、データレジスタ１０７および
ビデオ表示装置１１２に転送するためにＲＡＭからの読
み出しを開始できる。ビデオ表示は良く知られているラ
スタ走査技術を使用し、表示スクリーンまたは陰極線管
上にグラフィック情報を表示している。その間、グラフ
ィックプロセッサ１０３はデータを表示器に転送するた
めにＲＡＭ１０５を走査している。メモリアレイからの
データは転送ゲート、シリアルレジスタ、データレジス
タ１０７および色パレットを介して転送され、予め定め
られたスクリーン上に別のグラフィック情報を投影して
後、これが一本の水平走査線を掃引するようにラスタビ
ームとの調整が取られる。メモリアレイからのデータ読
み出し順序はグラフィック表示装置のハードウェアおよ
びファームウェアで固定されている。

【００３６】シリアルレジスタから、データは図１のデ
ータレジスタ１０７を経てビデオパレットに送られる。
データレジスタ１０７は各々アレイ１０５−１，１０５
−２，１０５−３および１０５−４から逐次データ列を
図３の出力配線１１８−１，１１８−２，１１８−３お
よび１１８−４経由で並列受信するように構成されてい
る。動作に際し、データレジスタ１０７は入力での複数
の並行列を取り込み、これらをひとつのインタリーブ順
序で移送出力する。各々の画素用の全てのビットはデー
タの出力列の中に互いにグループ化されている。従って
各々の画素を記述しているデータの全ては、一度にビデ
オパレットに供給される。

【００３７】ビデオパレットは画素データをディジタル
／ビデオ変換器が受け入れることのできる希望の形式に
翻訳する。ビデオ信号はディジタル／ビデオ変換器から
表示装置に供給される。スクリーン上の各走査線の終了
時に、ラスタはスクリーンの開始側の通常は一本または
数本下の走査線に帰線する、言葉を変えると復帰する。
帰線動作中グラフィック情報はビームから削除される。
ひとたび帰線が完了するとラスタはスクリーンの別の走
査線の掃引を開始しグラフィック表示情報を投影する。
ラスタビームは全スクリーンを掃引した後帰線するの
で、メモリアレイから読み出されたデータはビデオ表示
装置１１２のビーム変調器に対して適切な順序で提供さ
れて、各々の掃引がスクリーンに対して完全に行われる
ようにしなければならない。

【００３８】図４にはメモリアレイ１０５−１からのデ
ータのシリアルアクセスを制御するための構成が示され
ている。行アドレスが行アドレスデコーダ（図示せず）
に供給され、行に存在する全ての記憶素子から一度にデ
ータを読み出せるようにする。これらのデータビットは
メモリアレイ１０５−１のビット線に沿って、転送ゲー
ト１３０−１を介して、シリアルレジスタ１０９−１で
ラッチされるように転送される。転送ゲート１３０−１
はグラフィックプロセッサからの転送信号によって可能
化される。一度データビットの行がシリアルレジスタ１
０９−１の段に格納されると、シリアルレジスタからの
データビットのシリアル読み出しが開始できる。

【００３９】シリアルデータ読み出しを開始するため
に、初期タップアドレスがグラフィック処理装置から送
り出され、これが初期タップレジスタ１３７および列ア
ドレスバッファ１３８の中にラッチされる。２５６列の
一つを選択するための十分なビットが用意されている。
この様な初期タップアドレスは列アドレスデコーダ１３
９で選択された列信号にデコードし、これがメモリアレ
イ１０５−１に供給されて、アドレス指定された列およ
び先にアドレス指定された行で定まるデータビットを初
期ビットデータ線１５０経由で第１ビットマルチプレク
サ１５５の入力に転送できるようにする。このデータビ
ットはメモリアレイから直接アクセスされ、データビッ
トの希望する順序の初期または第１ビットとなる。

【００４０】初期タップアドレスはまたバス１６０経由
で条件付き並列増加回路１６５に供給され、後続の逐次
シリアルレジスタアドレスまたはタップアドレスを生成
する。初期タップアドレスのＬＳＢは、制御ビットとし
て配線１７０経由で条件付き並列増加回路に供給され、
初期タップアドレスが条件付き並列増加回路を変更を受
けずに通過するか、またはこの回路を通過するときに増
加されるかの判断が行われる。その結果アドレスは逐次
シリアルレジスタの２番目であって、これは出力順序の
第２ビットにアクセスするために使用される。条件付き
並列増加回路１６５を以下に図５を参照して記述する。

【００４１】グラフィックプロセッサからのロード・シ
リアルレジスタ・アドレス信号ＬＤＳＲＡは、ゲートの
組が、変更されないアドレスまたは増加されたアドレス
のいずれかをシリアルレジスタ・アドレス・ラッチ１７
５に通過させるようにする。

【００４２】シリアルレジスタ・アドレス・ラッチ１７
５内に格納されているＬＳＢの論理レベルは配線１８０
上の制御信号として使用され、データ線１８２および１
８３経由で供給される２つの入力信号のひとつまたはも
う一方を奇／偶マルチプレクサ１８４に転送するための
選択を行う。シリアルレジスタ１０９−１からの１デー
タビットは、希望する順序の第２データビットとして奇
／偶マルチプレクサ１８４を介して転送される。シリア
ルレジスタ・アドレス・ラッチ１７５内にラッチされて
いるアドレスＬＳＢが１に等しい場合は、シリアルレジ
スタの奇数アドレス段からのデータ線１８２上のデータ
ビットが奇／偶マルチプレクサ１８４を介して第１ビッ
トマルチプレクサ１５５に転送される。シリアルレジス
タ・アドレス・ラッチ１７５内にラッチされているアド
レスＬＳＢが０に等しい場合は、シリアルレジスタの偶
数アドレス段からの配線１８３上のデータビットが奇／
偶マルチプレクサ１５５を通して転送される。それ以外
の場合はシリアルレジスタの奇数アドレス段からの配線
１８２上のデータビットが奇／偶マルチプレクサ１５５
を介して転送される。

【００４３】シリアルレジスタ・アドレス・ラッチ１７
５内に格納される一方、シリアルレジスタ・アドレス
（ＬＳＢを除く）は、２つのタップ、すなわちタップ１
９０が同時に可能化されるように、シリアルアドレスデ
コーダ１８５で１２８符号の中のひとつにデコードされ
る。これらの可能化されたタップは常に偶数アドレスタ
ップとその次の奇数アドレスタップである、何故ならば
初期タップアドレス上の条件付き増加回路の動作による
ためである。もしもこの初期タップアドレスが偶数値の
場合は、アドレスは増加されないので偶数アドレスに留
まる。初期タップが奇数値の場合は、ＬＳＢを除くアド
レスは次のより大きなアドレス値に増加される。

【００４４】初期データビットはメモリアレイ１０５−
１から直接読み出されるので、初期タップアドレスはシ
リアルレジスタ１０９−１からの初期データビットのア
クセスのためには要求されない。従って第２タップアド
レスは、従来技術で可能であったものに比べてより速や
かに利用できる、何故ならば完全な第２タップアドレス
がシリアルアドレスカウンタ１７５のＬＳＢ段がクロッ
ク信号ＣＬＯＣＫで更新されるとすぐに使用できるため
である。増加操作は、第２ビットが読み出される前に全
カウンタ１７５およびデコーダ１８５を介して変動する
必要は無い。シリアルアドレスカウンタ１７５の第１段
が増加されると直ちに、奇／偶マルチプレクサ１８４の
もう一方の入力上で使用可能となっていた第２ビット
が、シリアルレジスタアドレスカウンタ１７５のＬＳＢ
の内容を表わす配線１８０上の信号による選択制御に従
ってそのマルチプレクサを通して転送される。

【００４５】転送動作中、すなわちデータの行がシリア
ル読み出しのためにアレイ１０５−１からシリアルレジ
スタに転送されるときに、第１ビット制御信号ＦＢＣは
第１ビットマルチプレクサ１５５を可能化しデータ線１
５０上に存在する順序の第１ビットを転送させる。続い
て第１ビット制御信号ＦＢＣが変化して、配線１８７上
の第２および後続のビットを図１に示すデータレジスタ
１０７へ、出力を介して転送させる。

【００４６】次に図５において、ここには条件付き増加
回路１６５の例が示されている。初期タップアドレスは
入力端子Ａ０−Ａ７に供給される。アドレスＬＳＢ Ａ
０は二つの機能を有する。アドレスＬＳＢ Ａ０の第１
の機能は、図４のシリアルアドレスカウンタ１７５内の
シリアルレジスタ・アドレスのＬＳＢとして格納される
ために条件付き並列増加回路を直接通過することであ
る。アドレスＬＳＢ Ａ０の第２の機能は、回路１６５
内で残りのシリアルアドレスビットＡ１−Ａ７の値を増
加するか否かの判断を行うことである。残りのビットＡ
１−Ａ７の値はアドレスＬＳＢ Ａ０が１に等しいとき
に増加され、アドレスＬＳＢ Ａ０が０に等しい場合に
は増加されない。

【００４７】出力端子ＡＤ０−ＡＤ７上に生成された出
力ビットは図４のシリアルアドレスカウンタ１７５の中
にラッチされるが、ここでは格納されたアドレスがクロ
ック信号ＣＬＯＣＫによって増加される。

【００４８】以上の記述は本発明の図示された例の構成
と動作を提示している。この例として示した構成および
その他の構成、それ自体明らかなもの、は添付の特許請
求の範囲に含まれるものと考えている。

【００４９】以上の説明に関して更に以下の項を開示す
る。 （１） ランダムアクセスメモリにおいて：行及び列の
アドレス指定可能に配置されている複数個の記憶セルを
有する少なくともひとつのメモリアレイと；行アドレス
デコーダと；列アドレスデコーダと；タップを有する複
数段を含むシリアルレジスタと；前記シリアルレジスタ
段の逐次アドレス指定されたタップからデータビットの
読み出しを可能とするためのシリアルレジスタアドレス
デコーダと；前記シリアルレジスタアドレスデコーダへ
のタップアドレス列を生成し供給するためのシリアルア
ドレスカウンタと；前記メモリアレイのデータ線に接続
され、前記メモリアレイの初期アドレス指定された列の
記憶セルから第１のデータビットを読み出すための第１
の入力と、前記シリアルレジスタのシリアルデータ線に
接続され、前記シリアルレジスタのアドレス指定された
タップから別のデータビットを読み出すための第２の入
力とを有するマルチプレクサと；前記シリアルレジスタ
から前記マルチプレクサへの前記シリアルデータ線によ
って第２のデータビットにアクセスするために前記シリ
アルアドレスデコーダに対して前記初期タップアドレス
を通過させることと、または前記シリアルレジスタから
前記マルチプレクサへの前記シリアルデータ線によって
前記第２のデータビットにアクセスするために前記シリ
アルアドレスデコーダに対して更新された初期タップア
ドレスを通過させることとの一方のための更新回路とに
より構成されることを特徴とする、ランダムアクセスメ
モリ。

【００５０】（２） 第１項に記載のランダムアクセス
メモリにおいて、さらに：データ線およびシリアルアド
レスカウンタとに内部接続され、最下位ビットが１に等
しい場合はその最下位ビットを除く初期タップアドレス
をシリアルアドレスカウンタに対して増加し通過させ、
最下位ビットが０に等しい場合には初期タップアドレス
を変更しないでシリアルアドレスカウンタに通過させる
為の構成を含むことを特徴とする、前記ランダムアクセ
スメモリ。

【００５１】（３） 第２項に記載のランダムアクセス
メモリにおいて、シリアルレジスタアドレスデコーダが
シリアルレジスタの少なくとも２つの隣接する段に同時
にアクセスすることを特徴とする、前記ランダムアクセ
スメモリ。

【００５２】（４） 第３項に記載のランダムアクセス
メモリにおいて、シリアルアドレスカウンタに供給され
るクロック信号が、そこに格納されているカウントを増
加することを特徴とする、前記ランダムアクセスメモ
リ。

【００５３】（５） 第１項に記載のランダムアクセス
メモリにおいて、シリアルレジスタアドレスデコーダが
シリアルレジスタの少なくとも２つの隣接する段に同時
にアクセスすることを特徴とする、前記ランダムアクセ
スメモリ。

【００５４】（６） 第１項に記載のランダムアクセス
メモリにおいて、シリアルアドレスカウンタに供給され
るクロック信号が、そこに格納されているカウントを増
加することを特徴とする、前記ランダムアクセスメモ
リ。

【００５５】（７） 第１項に記載のランダムアクセス
メモリにおいて、増加回路が初期タップアドレスの全て
のディジットに対して合同論理回路を通して並列に働く
ことを特徴とする、前記ランダムアクセスメモリ。

【００５６】（８） 第１項に記載のランダムアクセス
メモリにおいて、メモリアレイがダイナミックＮＭＯＳ
回路で構成され；そして行アドレスデコーダ、列アドレ
スデコーダ、シリアルアドレスデコーダ、シリアルレジ
スタ、およびマルチプレクサがスタティックＣＭＯＳ回
路で構成されていることを特徴とする、前記ランダムア
クセスメモリ。

【００５７】（９） 第１項に記載のランダムアクセス
メモリにおいて、メモリアレイがダイナミックＮＭＯＳ
回路で構成され；そして行アドレスデコーダ、列アドレ
スデコーダ、シリアルアドレスデコーダ、シリアルレジ
スタ、およびマルチプレクサがスタティックＢＩＣＭＯ
Ｓ回路で構成されていることを特徴とする、前記ランダ
ムアクセスメモリ。

【００５８】（１０） データ処理システムにおいて：
ひとつのグラフィックプロセッサと；ひとつのビデオ表
示装置と；グラフィックプロセッサで生成されたデータ
を、望む画像を作り出すためにビデオ表示装置に搬送す
るための装置とを有し、該搬送するための装置が：アド
レス指定可能な行および列に配置された記憶セルのアレ
イを有する、ビデオＲＡＭと；タップを有する複数個の
段を含むシリアルレジスタと；シリアルレジスタのアレ
イおよびタップからビットを逐次読み出すための装置
と；ビット順序の第１ビットをアレイから直接転送し、
ビット順序の後続ビットをシリアルレジスタの逐次アド
レス指定されたタップから転送するためのマルチプレク
サと；そして初期タップアドレスが偶数の時には初期タ
ップアドレスを直接読み出し装置に通過させ、初期タッ
プアドレスが奇数の時には増加されたタップアドレスを
読み出し装置に通過させるように構成された条件付き増
加回路、とで構成されていることを特徴とする、前記デ
ータ処理システム。

【００５９】（１１） 行および列でアドレス指定可能
な様に配置されている記憶セルのメモリアレイ１０５−
１を含むランダムアクセスメモリである。ひとつのシリ
アルレジスタ１０９−１がメモリアレイとシリアルレジ
スタアドレスデコーダ１８５とに結合されている。シリ
アルカウンタ１７５はシリアルレジスタアドレスデコー
ダに対して初期タップアドレスで始まるアドレスの順序
を生成し供給する。初期タップに応じて第１データビッ
トがメモリアレイのアドレス指定された記憶セルから読
み出されマルチプレクサ１５５の第１入力に供給され
る。初期タップアドレスはシリアルレジスタアドレスデ
コーダ１８５に通過して送られるかまたは、増加されて
シリアルレジスタアドレスデコーダに第２データビット
をシリアルレジスタからマルチプレクサ１８４にアクセ
スするために供給される。初期タップアドレスは初期ア
ドレスの最下位ビットが奇数の時のみ通過される前に増
加される。

【００６０】〔関連ケース〕本明細書は、係属の明細書
番号、第８２１，６４１号（ＴＩ−０９４８４）、１９
８６年１月２３日付；第３８７，５６９号（ＴＩ−１４
３１５）、１９８９年７月２８日付；第５６３，４６９
号（ＴＩ−１４７５５）、１９９０年８月６日付；第５
６３，４７１号（ＴＩ−１５２１１）、１９９０年８月
６日付；および合衆国特許第４，２８１，４０１号、第
４，６３９，８９０号並びに第４，７４７，０８１号に
開示されている主題を含む。上述の明細書並びに特許は
ここに参考として包含されている。

【図面の簡単な説明】

【図１】データ処理システムの一部のブロック図。

【図２】ＲＡＭ集積回路チップに含まれる回路のブロッ
ク図。

【図３】メモリアレイとシリアルレジスタの間に転送ゲ
ートを備えた、ＲＡＭ装置のブロック図。

【図４】ＲＡＭからのシリアル読み出し制御回路のブロ
ック図。

【図５】条件付き並列増加回路の論理回路図。

【符号の説明】

１００ データ処理システム １０１ 主バス １０４ メモリバス １０５ ランダムアクセスメモリ １０６ アドレスレジスタ １１６ ビデオ制御バス １６０ バス １６５ 条件付き増加器 １７５ シリアルアドレスカウンタ １８２，１８３ 配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスメモリにおいて：行及
   び列のアドレス指定可能に配置されている複数個の記憶
   セルを有する少なくともひとつのメモリアレイと；行ア
   ドレスデコーダと；列アドレスデコーダと；タップを有
   する複数段を含むシリアルレジスタと；前記シリアルレ
   ジスタ段の逐次アドレス指定されたタップからデータビ
   ットの読み出しを可能とするためのシリアルレジスタア
   ドレスデコーダと；前記シリアルレジスタアドレスデコ
   ーダへのタップアドレス列を生成し供給するためのシリ
   アルアドレスカウンタと；前記メモリアレイのデータ線
   に接続され、前記メモリアレイの初期アドレス指定され
   た列の記憶セルから第１のデータビットを読み出すため
   の第１の入力と、前記シリアルレジスタのシリアルデー
   タ線に接続され、前記シリアルレジスタのアドレス指定
   されたタップから別のデータビットを読み出すための第
   ２の入力とを有するマルチプレクサと；前記シリアルレ
   ジスタから前記マルチプレクサへの前記シリアルデータ
   線によって第２のデータビットにアクセスするために前
   記シリアルアドレスデコーダに対して前記初期タップア
   ドレスを通過させることと、または前記シリアルレジス
   タから前記マルチプレクサへの前記シリアルデータ線に
   よって前記第２のデータビットにアクセスするために前
   記シリアルアドレスデコーダに対して更新された初期タ
   ップアドレスを通過させることとの一方のための更新回
   路とにより構成されることを特徴とする、ランダムアク
   セスメモリ。