JP2000132153A - コンピュ―タシステム及び表示制御回路 - Google Patents
コンピュ―タシステム及び表示制御回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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Abstract
(57)【要約】
【課題】 本発明はコンピュータシステム及び表示制御
回路に関し、特にリフレッシュメモリに従って表示装置
をリフレッシュする際に、プログラミングを容易にしデ
ィスプレイに柔軟性をもたらす表示制御回路を提供す
る。 【解決手段】 ディスプレイ制御器（16）のアドレスジ
ェネレータ（図6）は加算器（62）を含み、加算器は画
像の行オフセット値をアドレスジェネレータのアドレス
出力に繰り返し加算していき、たとえディスプレイがリ
フレッシュメモリの画像データの列に対して直交して走
査しても、ディスプレイ（20）をリフレッシュするため
にリフレッシュメモリ（18）からシーケンシャルにフェ
ッチされたデータが画像データを適切に表すようにす
る。
回路に関し、特にリフレッシュメモリに従って表示装置
をリフレッシュする際に、プログラミングを容易にしデ
ィスプレイに柔軟性をもたらす表示制御回路を提供す
る。 【解決手段】 ディスプレイ制御器（16）のアドレスジ
ェネレータ（図6）は加算器（62）を含み、加算器は画
像の行オフセット値をアドレスジェネレータのアドレス
出力に繰り返し加算していき、たとえディスプレイがリ
フレッシュメモリの画像データの列に対して直交して走
査しても、ディスプレイ（20）をリフレッシュするため
にリフレッシュメモリ（18）からシーケンシャルにフェ
ッチされたデータが画像データを適切に表すようにす
る。
Description
【０００１】
【発明の属する技術分野】本願発明はコンピュータシス
テム及び表示制御回路に関し、特にリフレッシュメモリ
に従って表示装置をリフレッシュするためのシステムに
関する。
テム及び表示制御回路に関し、特にリフレッシュメモリ
に従って表示装置をリフレッシュするためのシステムに
関する。
【０００２】
【従来の技術】陰極線管（CRT）、液晶ディスプレイ（L
CD）やその他のタイプの表示機構は周期的なリフレッシ
ングを用いる。例えば、CRTディスプレイの場合、電子
ビームが高速で表示画面上の蛍光体を走査して画像がず
っと目に見えるようにする。このために、リフレッシュ
メモリは画像を構成する画素の値を表す画素データを保
有し、これらのデータは画面の位置を「着色」しなけれ
ばならない順序でメモリからフェッチされる。
CD）やその他のタイプの表示機構は周期的なリフレッシ
ングを用いる。例えば、CRTディスプレイの場合、電子
ビームが高速で表示画面上の蛍光体を走査して画像がず
っと目に見えるようにする。このために、リフレッシュ
メモリは画像を構成する画素の値を表す画素データを保
有し、これらのデータは画面の位置を「着色」しなけれ
ばならない順序でメモリからフェッチされる。
【０００３】特に小型のハンドヘルド型ディスプレイの
場合、画像表示の配向を変えることができることは価値
がある。縦長の画像は「ポートレート」オリエンテーシ
ョンを有すると称されるのに対し、横長の画像は「ラン
ドスケープ」オリエンテーションを有すると称される。
場合、画像表示の配向を変えることができることは価値
がある。縦長の画像は「ポートレート」オリエンテーシ
ョンを有すると称されるのに対し、横長の画像は「ラン
ドスケープ」オリエンテーションを有すると称される。
【０００４】表示される典型的な画像と同様に、典型的
な表示装置は一方が他方より長いので、小型のディスプ
レイでは表示装置が使用されている特定の画像に応じて
ユーザがポートレート又はランドスケープいずれかのオ
リエンテーションにディスプレイを配向させることがで
きると便利である。ハードウェアの観点からは、表示装
置が保持されている或いは搭載されている特定のオリエ
ンテーションに応じて表示装置がその走査を変えるとい
うのは非実用的である。すなわち、表示装置は普通、表
示の長さ方向が水平方向であろうが垂直方向であろうが
係わりなく、表示の長さ方向に延びる走査線に沿って連
続する表示位置を走査するようになっている。
な表示装置は一方が他方より長いので、小型のディスプ
レイでは表示装置が使用されている特定の画像に応じて
ユーザがポートレート又はランドスケープいずれかのオ
リエンテーションにディスプレイを配向させることがで
きると便利である。ハードウェアの観点からは、表示装
置が保持されている或いは搭載されている特定のオリエ
ンテーションに応じて表示装置がその走査を変えるとい
うのは非実用的である。すなわち、表示装置は普通、表
示の長さ方向が水平方向であろうが垂直方向であろうが
係わりなく、表示の長さ方向に延びる走査線に沿って連
続する表示位置を走査するようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、プログ
ラミングの観点からは、意図する画像オリエンテーショ
ンに応じて画素位置を参照できると便利である。すなわ
ち、連続するアドレスは表示装置の走査方向に係わりな
く水平方向に進むようにすべきである。言い換えれば、
ポートレートオリエンテーションの画像の水平方向に沿
って順番にたとえ表示装置はその順番にメモリから画像
データを検索しなくても画素位置を参照できると便利で
ある。これは、サポートしているハードウェアが表示装
置の走査方向の変化を補正できるようにしなければなら
ないから、プログラマーには見えないということを意味
する。
ラミングの観点からは、意図する画像オリエンテーショ
ンに応じて画素位置を参照できると便利である。すなわ
ち、連続するアドレスは表示装置の走査方向に係わりな
く水平方向に進むようにすべきである。言い換えれば、
ポートレートオリエンテーションの画像の水平方向に沿
って順番にたとえ表示装置はその順番にメモリから画像
データを検索しなくても画素位置を参照できると便利で
ある。これは、サポートしているハードウェアが表示装
置の走査方向の変化を補正できるようにしなければなら
ないから、プログラマーには見えないということを意味
する。
【０００６】これを達成する一つのやり方は、プログラ
マーのソフトウェアアドレスをシーケンスが表示装置の
走査シーケンスと一致する記憶位置に変換するハードウ
ェアを実現することである。このアプローチが望ましい
アプリケーションがいくつかある。しかしながら、更新
アドレスはランダムな順序で発生して、変換プロセスが
込み入ったものになってしまうから、ハードウェア設計
の観点からは、そうした変換をリアルタイムで行なわな
い方が好ましい場合がある。
マーのソフトウェアアドレスをシーケンスが表示装置の
走査シーケンスと一致する記憶位置に変換するハードウ
ェアを実現することである。このアプローチが望ましい
アプリケーションがいくつかある。しかしながら、更新
アドレスはランダムな順序で発生して、変換プロセスが
込み入ったものになってしまうから、ハードウェア設計
の観点からは、そうした変換をリアルタイムで行なわな
い方が好ましい場合がある。
【０００７】
【課題を解決するための手段】そのために、シーケンス
がハードウェア装置の走査シーケンスではなく標準の画
像走査シーケンスと一致するリフレッシュメモリ位置に
更新データが格納されるようにするアプローチを考案し
た。リフレッシュデータをフェッチするのに、表示行に
沿って連続する画素位置のデータを検索するとソフトウ
ェアアドレスの行オフセットだけ出力値を繰り返し進め
ていくアドレスジェネレータを用いる。さらに、データ
がフェッチされているその特定の表示行により、単一記
憶位置からフェッチされたビットを表示装置を駆動する
のに用いる前に並べ替えるようにする。このようにする
と、いくつかの画素に値するデータが各記憶位置に格納
されるけれども、画像データを正しく表示することがで
きる。本発明のもう一つの態様によれば、連続する画像
行を異なるメモリモジュールの共通するアドレスで指定
された位置に格納するようにする。そうすると、所定の
表示行にある複数の表示画素のデータは別の画像行を表
すけれどもこれらのデータを同時にフェッチすることが
できる。
がハードウェア装置の走査シーケンスではなく標準の画
像走査シーケンスと一致するリフレッシュメモリ位置に
更新データが格納されるようにするアプローチを考案し
た。リフレッシュデータをフェッチするのに、表示行に
沿って連続する画素位置のデータを検索するとソフトウ
ェアアドレスの行オフセットだけ出力値を繰り返し進め
ていくアドレスジェネレータを用いる。さらに、データ
がフェッチされているその特定の表示行により、単一記
憶位置からフェッチされたビットを表示装置を駆動する
のに用いる前に並べ替えるようにする。このようにする
と、いくつかの画素に値するデータが各記憶位置に格納
されるけれども、画像データを正しく表示することがで
きる。本発明のもう一つの態様によれば、連続する画像
行を異なるメモリモジュールの共通するアドレスで指定
された位置に格納するようにする。そうすると、所定の
表示行にある複数の表示画素のデータは別の画像行を表
すけれどもこれらのデータを同時にフェッチすることが
できる。
【０００８】
【発明の実施の形態】図1は典型的なコンピュータシス
テムのブロック図である。中央処理装置（ CPU ）10は
バス14によって他のバス装置12と通信する。また、バス
14によってCPU１０がディスプレイ制御器16にアクセス
できるようになる。CPU１０はディスプレイ制御器１６
に画像更新データ及び対応するアドレスを送り、その対
応するアドレスによって画像メモリ（スタティックRA
M） 18のどこにデータを格納するかをディスプレイ制御
器16に教える。コンカレントに、ディスプレイ制御器16
はそのようにして格納されたデータを用いて表示装置20
をリフレッシュするデータを供給する。
テムのブロック図である。中央処理装置（ CPU ）10は
バス14によって他のバス装置12と通信する。また、バス
14によってCPU１０がディスプレイ制御器16にアクセス
できるようになる。CPU１０はディスプレイ制御器１６
に画像更新データ及び対応するアドレスを送り、その対
応するアドレスによって画像メモリ（スタティックRA
M） 18のどこにデータを格納するかをディスプレイ制御
器16に教える。コンカレントに、ディスプレイ制御器16
はそのようにして格納されたデータを用いて表示装置20
をリフレッシュするデータを供給する。
【０００９】図2は図１のディスプレイ制御器１６をさ
らに詳細に示す図である。クロック回路30は動作してデ
ィスプレイ制御器全体のタイミングをとるようにする。
ホストインタフェースモジュール34は中央処理装置から
ディスプレイ制御器に向けて送られたバス信号に応答す
る。そうしたコマンドによって、オンボードコンフィギ
ュレーションのレジスタ36に指定の値がロードされるよ
うに指示することができる。すなわち、それらの値が読
み出されるように指示することができるのでホストイン
タフェース34がバス14でその値を中央処理装置に送信す
ることができる。
らに詳細に示す図である。クロック回路30は動作してデ
ィスプレイ制御器全体のタイミングをとるようにする。
ホストインタフェースモジュール34は中央処理装置から
ディスプレイ制御器に向けて送られたバス信号に応答す
る。そうしたコマンドによって、オンボードコンフィギ
ュレーションのレジスタ36に指定の値がロードされるよ
うに指示することができる。すなわち、それらの値が読
み出されるように指示することができるのでホストイン
タフェース34がバス14でその値を中央処理装置に送信す
ることができる。
【００１０】中央処理装置からの他の信号によってホス
トインタフェースモジュール34がアドレスジェネレータ
及びメモリインタフェースモジュール38のインタフェー
ス回路を動作させて画像メモリ18にロードしたり或いは
そこからデータをフェッチするようにすることができ
る。シーケンサ40はアドレスジェネレータ及びメモリイ
ンタフェース38を動作させ、表示パイプライン41にディ
スプレイ用のリフレッシュデータを供給するようにす
る。典型的に、データによってルックアップテーブル42
が保有するパレットからの選択を指定し、そのようにし
てルックアップテーブルからフェッチされたデータはデ
ィスプレイインタフェースモジュール44によって表示駆
動に適切な信号に変換される。
トインタフェースモジュール34がアドレスジェネレータ
及びメモリインタフェースモジュール38のインタフェー
ス回路を動作させて画像メモリ18にロードしたり或いは
そこからデータをフェッチするようにすることができ
る。シーケンサ40はアドレスジェネレータ及びメモリイ
ンタフェース38を動作させ、表示パイプライン41にディ
スプレイ用のリフレッシュデータを供給するようにす
る。典型的に、データによってルックアップテーブル42
が保有するパレットからの選択を指定し、そのようにし
てルックアップテーブルからフェッチされたデータはデ
ィスプレイインタフェースモジュール44によって表示駆
動に適切な信号に変換される。
【００１１】中央処理装置が表示メモリ18を「更新」す
ると、メモリに画素の値だけでなく画像内の位置も送
る。図3a及び3bはランドスケープオリエンテーションの
画像の場合の画像オリエンテーションリフレッシュシー
ケンスの典型的な関連を示す図である。画像行に沿って
連続する画素のデータを保有する記憶位置のアドレス値
は普通左から右に増えていく。もし記憶位置がそれぞれ
1画素分だけのデータを保有するとしたら、1画素分のデ
ータはアドレスが同じ画像行でその左側にある画素のデ
ータを保有する記憶位置より1つ大きい記憶位置に保有
される。もし各記憶位置が一つ以上の画素のデータを保
有するとしたら、メモリアドレスはn画素ごとに1だけ増
える。その場合、nは画素数で、そのデータは単一の記
憶位置に保有される。
ると、メモリに画素の値だけでなく画像内の位置も送
る。図3a及び3bはランドスケープオリエンテーションの
画像の場合の画像オリエンテーションリフレッシュシー
ケンスの典型的な関連を示す図である。画像行に沿って
連続する画素のデータを保有する記憶位置のアドレス値
は普通左から右に増えていく。もし記憶位置がそれぞれ
1画素分だけのデータを保有するとしたら、1画素分のデ
ータはアドレスが同じ画像行でその左側にある画素のデ
ータを保有する記憶位置より1つ大きい記憶位置に保有
される。もし各記憶位置が一つ以上の画素のデータを保
有するとしたら、メモリアドレスはn画素ごとに1だけ増
える。その場合、nは画素数で、そのデータは単一の記
憶位置に保有される。
【００１２】ランドスケープオリエンテーションの画像
の場合、典型的な表示装置は基本的に同じシーケンスで
新たな画素を着色し直す行内を左から右に進み上から下
に連続して行から行を走査する。従って、リフレッシュ
データがフェッチされるべきアドレスの生成は比較的に
わかりやすい。一行が走査されると連続するアドレスは
1だけ増え、新たな行開始アドレスは、例えば、各行の
始まりにその前の行の開始アドレスからオフセットとし
て計算される。
の場合、典型的な表示装置は基本的に同じシーケンスで
新たな画素を着色し直す行内を左から右に進み上から下
に連続して行から行を走査する。従って、リフレッシュ
データがフェッチされるべきアドレスの生成は比較的に
わかりやすい。一行が走査されると連続するアドレスは
1だけ増え、新たな行開始アドレスは、例えば、各行の
始まりにその前の行の開始アドレスからオフセットとし
て計算される。
【００１３】画像がポートレートオリエンテーションに
なっている時、すなわち、垂直方向の長さが水平方向の
長さを超えている場合、アドレスを画像の行で左から右
に増えていくように指定するのが便利である。その場
合、所定の画像行の全てのアドレスはその下の画像行の
どのアドレスよりも大きい。しかしながら、スピードを
考慮しなければならないから、実際の表示装置では同じ
方向に走査しないようにするのが最も好ましい。図4a及
び4bに示すように、画像データを図4aに示したシーケン
スで進むアドレスで指定することができるが、その画像
を表示する表示装置は概して図4bに示すように走査す
る。すなわち、右上から始めて垂直方向に行を下に向け
て右から左に進む。そうした構成で、画像位置のメモリ
アドレスへの変換がもっと込み入っているか、リフレッ
シュアドレスシーケンスの生成がもっと込み入っている
かいずれかのはずである。
なっている時、すなわち、垂直方向の長さが水平方向の
長さを超えている場合、アドレスを画像の行で左から右
に増えていくように指定するのが便利である。その場
合、所定の画像行の全てのアドレスはその下の画像行の
どのアドレスよりも大きい。しかしながら、スピードを
考慮しなければならないから、実際の表示装置では同じ
方向に走査しないようにするのが最も好ましい。図4a及
び4bに示すように、画像データを図4aに示したシーケン
スで進むアドレスで指定することができるが、その画像
を表示する表示装置は概して図4bに示すように走査す
る。すなわち、右上から始めて垂直方向に行を下に向け
て右から左に進む。そうした構成で、画像位置のメモリ
アドレスへの変換がもっと込み入っているか、リフレッ
シュアドレスシーケンスの生成がもっと込み入っている
かいずれかのはずである。
【００１４】以下に説明する表示システムは後者のアプ
ローチを用いる。メモリアドレスの連続はおおまかに従
来の画像位置シーケンスに従うが、リフレッシュアドレ
ス生成は表示装置の異なる走査オリエンテーションを補
正するシーケンスで実行される。その実行の仕方につい
ては図5及び図6に関して説明するが、図5及び図6はそれ
ぞれ図2のモジュール38のメモリインタフェース及びア
ドレス生成の部分である。
ローチを用いる。メモリアドレスの連続はおおまかに従
来の画像位置シーケンスに従うが、リフレッシュアドレ
ス生成は表示装置の異なる走査オリエンテーションを補
正するシーケンスで実行される。その実行の仕方につい
ては図5及び図6に関して説明するが、図5及び図6はそれ
ぞれ図2のモジュール38のメモリインタフェース及びア
ドレス生成の部分である。
【００１５】図5に示すように、メモリインタフェース
回路は出力ラッチ50を含む。ラッチ50の出力は表示メモ
リ18のアドレス入力になる。MEM_CLK信号が表示リフレ
ッシュアクセスの間ところどころ中央処理装置のアクセ
スを入れられる程度に高速でラッチ50に対してパルスを
発生する。シーケンサからのREFRESH_SLOT信号のレベル
によってラッチ50がマルチプレクサ52の下位のリフレッ
シュアドレス入力を受け取るか或いは上位の更新アドレ
ス入力を受け取るか決まる。
回路は出力ラッチ50を含む。ラッチ50の出力は表示メモ
リ18のアドレス入力になる。MEM_CLK信号が表示リフレ
ッシュアクセスの間ところどころ中央処理装置のアクセ
スを入れられる程度に高速でラッチ50に対してパルスを
発生する。シーケンサからのREFRESH_SLOT信号のレベル
によってラッチ50がマルチプレクサ52の下位のリフレッ
シュアドレス入力を受け取るか或いは上位の更新アドレ
ス入力を受け取るか決まる。
【００１６】ここで最も重要なのはディスプレイをリフ
レッシュするためのアドレスであり、そのアドレスは更
なるマルチプレクサ54の出力である。説明を進めていく
うちに理由が明らかになってくるが、マルチプレクサ54
は図6に関して説明するように生成された16ビットのGEN
_ADDRESS信号のビット[14:0]或いは[15:1]かいずれかを
用いる。
レッシュするためのアドレスであり、そのアドレスは更
なるマルチプレクサ54の出力である。説明を進めていく
うちに理由が明らかになってくるが、マルチプレクサ54
は図6に関して説明するように生成された16ビットのGEN
_ADDRESS信号のビット[14:0]或いは[15:1]かいずれかを
用いる。
【００１７】先ずランドスケープモードのアドレス生成
について考える。メモリアドレスを生成するには、ラッ
チ60がメモリクロック信号MEM_CLKのパルスごとにマル
チプレクサ61の出力をロードする。マルチプレクサ61は
普通ラッチ60のGEN_ADDRESS出力のフィードバックとメ
モリ計算加算器62の出力の転送を交互に行なう。図7aに
示すように、メモリクロック信号MEM_CLKは普通REFRESH
_SLOTをトグルスイッチで切り換えるが、 REFRESH_SLOT
はリフレッシュアクセス期間の範囲を限定する。リフレ
ッシュアクセス期間はCPU期間と交互に発生し、 CPU期
間にCPUは画像メモリを更新したり読み出しを行なう。
ランドスケープモードにおけるREFRESH_SLOTの周波数は
記憶位置あたりの画素数で割った画素クロックの周波数
と同じである。
について考える。メモリアドレスを生成するには、ラッ
チ60がメモリクロック信号MEM_CLKのパルスごとにマル
チプレクサ61の出力をロードする。マルチプレクサ61は
普通ラッチ60のGEN_ADDRESS出力のフィードバックとメ
モリ計算加算器62の出力の転送を交互に行なう。図7aに
示すように、メモリクロック信号MEM_CLKは普通REFRESH
_SLOTをトグルスイッチで切り換えるが、 REFRESH_SLOT
はリフレッシュアクセス期間の範囲を限定する。リフレ
ッシュアクセス期間はCPU期間と交互に発生し、 CPU期
間にCPUは画像メモリを更新したり読み出しを行なう。
ランドスケープモードにおけるREFRESH_SLOTの周波数は
記憶位置あたりの画素数で割った画素クロックの周波数
と同じである。
【００１８】ディスプレイがランドスケープモードで行
を走査していると、マルチプレクサ66は現在のメモリア
ドレスを加算器62の入力ポートに転送する。その他の入
力ポートは通常ディスエーブルになっているANDゲート
のバンク68からマルチプレクサ70によって転送されたゼ
ロの値を受け取るが、加算器はゲート71から「1」の値
の桁上げを受け取るので加算器の出力値NEXT_ADDRESS
（図7a）は現在のメモリアドレスより一つ大きくなる。
従って、マルチプレクサ61が加算器62の出力を転送する
と、アドレスジェネレータの出力はMEM_CLKパルスの1つ
置きに増分される。
を走査していると、マルチプレクサ66は現在のメモリア
ドレスを加算器62の入力ポートに転送する。その他の入
力ポートは通常ディスエーブルになっているANDゲート
のバンク68からマルチプレクサ70によって転送されたゼ
ロの値を受け取るが、加算器はゲート71から「1」の値
の桁上げを受け取るので加算器の出力値NEXT_ADDRESS
（図7a）は現在のメモリアドレスより一つ大きくなる。
従って、マルチプレクサ61が加算器62の出力を転送する
と、アドレスジェネレータの出力はMEM_CLKパルスの1つ
置きに増分される。
【００１９】ディスプレイが行の終わりにくると、シー
ケンサ40のLOAD_NEXT_ROW出力がANDゲートバンク68をイ
ネーブルにしてレジスタのPITCH_ADJUSTMENT出力を転送
できるようにする。レジスタのPITCH_ADJUSTMENT出力は
表示の一行の最後の画素値と次の表示行の最初の画素値
の差より一つ小さい。格納されている画像全体が表示さ
れていると、一般にこの値はゼロである。しかしながら
表示されている画像は往々にして格納された画像の一部
だけで、ユーザはその周りをパンすることができ、ゼロ
でないPITCH_ADJUSTMENT値を加算すると格納された画像
のうち表示される部分の左側及び／或いは右側になる部
分はカットされる。
ケンサ40のLOAD_NEXT_ROW出力がANDゲートバンク68をイ
ネーブルにしてレジスタのPITCH_ADJUSTMENT出力を転送
できるようにする。レジスタのPITCH_ADJUSTMENT出力は
表示の一行の最後の画素値と次の表示行の最初の画素値
の差より一つ小さい。格納されている画像全体が表示さ
れていると、一般にこの値はゼロである。しかしながら
表示されている画像は往々にして格納された画像の一部
だけで、ユーザはその周りをパンすることができ、ゼロ
でないPITCH_ADJUSTMENT値を加算すると格納された画像
のうち表示される部分の左側及び／或いは右側になる部
分はカットされる。
【００２０】アドレス生成はこのようにしてディスプレ
イがその最後の行を完了するまで続けられる。完了する
と、アドレス値は画像の開始アドレスに戻るはずであ
る。それはCPUがレジスタ36にロードしたのでそのSOFTW
ARE_FRAME_START_ADDRESS出力のように見える。ランド
スケープモードにおいて、アドレス変換回路72はFRAME_
START_ADDRESSとして変更されていないこのアドレスを
マルチプレクサ61に渡し、フレームの始まりにデコーダ
73は一瞬だけマルチプレクサ61が加算器の出力ではなく
この値を転送するようにする。従ってこれは出力ラッチ
が最初にアドレスジェネレータの出力として表示する値
になる。アドレスの生成は今説明したように続けられ
る。
イがその最後の行を完了するまで続けられる。完了する
と、アドレス値は画像の開始アドレスに戻るはずであ
る。それはCPUがレジスタ36にロードしたのでそのSOFTW
ARE_FRAME_START_ADDRESS出力のように見える。ランド
スケープモードにおいて、アドレス変換回路72はFRAME_
START_ADDRESSとして変更されていないこのアドレスを
マルチプレクサ61に渡し、フレームの始まりにデコーダ
73は一瞬だけマルチプレクサ61が加算器の出力ではなく
この値を転送するようにする。従ってこれは出力ラッチ
が最初にアドレスジェネレータの出力として表示する値
になる。アドレスの生成は今説明したように続けられ
る。
【００２１】ポートレートモードのアドレス生成は上述
したランドスケープモードの生成とは異なる。この点に
ついては図8を考察すれば分かる。図8はポートレートモ
ードの画像に割り当てられたメモリ空間を示す。例とし
て、画像は幅240画素、長さ320画素であるとする。画素
データは4色パレットからの選択を表し、画素ごとに2ビ
ットを要するが、各記憶位置は1バイトだけを保有する
ので4画素分のデータを保有できると想定する。
したランドスケープモードの生成とは異なる。この点に
ついては図8を考察すれば分かる。図8はポートレートモ
ードの画像に割り当てられたメモリ空間を示す。例とし
て、画像は幅240画素、長さ320画素であるとする。画素
データは4色パレットからの選択を表し、画素ごとに2ビ
ットを要するが、各記憶位置は1バイトだけを保有する
ので4画素分のデータを保有できると想定する。
【００２２】図8は（16値で表現された）記憶位置2180
を始まりとして画像データを描いており、その第1（ポ
ートレートオリエンテーションの）行のデータの終わり
は記憶位置21BBである。この例において、第2行は記憶
位置21C0から始まる。表示装置は連続する（ランドスケ
ープ型走査の）表示の列に沿ってその長さ方向に走査さ
れるから、データは連続する（ポートレートオリエンテ
ーションの）画像行の位置からフェッチされなければな
らない。そのために画面のリフレッシングは、たとえ画
像データに割り当てられたメモリブロックは記憶位置21
80にあるポートレート画像の左上角のデータから始まっ
ても、ポートレートオリエンテーションの画像の右上角
のデータを保有する記憶位置21BBのデータから始まらな
ければならない。
を始まりとして画像データを描いており、その第1（ポ
ートレートオリエンテーションの）行のデータの終わり
は記憶位置21BBである。この例において、第2行は記憶
位置21C0から始まる。表示装置は連続する（ランドスケ
ープ型走査の）表示の列に沿ってその長さ方向に走査さ
れるから、データは連続する（ポートレートオリエンテ
ーションの）画像行の位置からフェッチされなければな
らない。そのために画面のリフレッシングは、たとえ画
像データに割り当てられたメモリブロックは記憶位置21
80にあるポートレート画像の左上角のデータから始まっ
ても、ポートレートオリエンテーションの画像の右上角
のデータを保有する記憶位置21BBのデータから始まらな
ければならない。
【００２３】さらに、連続してフェッチされる画素デー
タのアドレスは一行のオフセットだけ異なっていなけれ
ばならない。この例では4016。これを達成するために、
デコーダ73はマルチプレクサ70が加算器62の下位入力を
更なるマルチプレクサ74から得るようにし、デコーダは
通常マルチプレクサ74がデコーダのROW_OFFSET出力を転
送するようにする。デコーダはそのINCREMENT_EN出力の
アサートを取り下げ、ゲート71が桁上げ入力をそれ以上
加算器に送らないようにする。従って加算器の出力は、
表示がランドスケープの行に沿って進むと、MEM_CLKパ
ルスの一つ置きにポートレート行のオフセット分だけ増
し、出力ラッチ60のGEN_ADDRESS出力も増える。
タのアドレスは一行のオフセットだけ異なっていなけれ
ばならない。この例では4016。これを達成するために、
デコーダ73はマルチプレクサ70が加算器62の下位入力を
更なるマルチプレクサ74から得るようにし、デコーダは
通常マルチプレクサ74がデコーダのROW_OFFSET出力を転
送するようにする。デコーダはそのINCREMENT_EN出力の
アサートを取り下げ、ゲート71が桁上げ入力をそれ以上
加算器に送らないようにする。従って加算器の出力は、
表示がランドスケープの行に沿って進むと、MEM_CLKパ
ルスの一つ置きにポートレート行のオフセット分だけ増
し、出力ラッチ60のGEN_ADDRESS出力も増える。
【００２４】ディスプレイが新たな（ランドスケープ）
行を開始すると、デコーダ73はマルチプレクサ74がデコ
ーダが生成した「0」または「-1」の値をマルチプレク
サ70が加算器62の下位入力ポートに転送する入力として
供給するようにし、それによってマルチプレクサ66が出
力ラッチ60ではなく行の開始が透明なラッチ76から加算
器の上位入力を得るようにする。これから説明するよう
に、ラッチ76の出力は今完了したばかりの表示行の開始
の画素データを保有する記憶位置のアドレスである。
行を開始すると、デコーダ73はマルチプレクサ74がデコ
ーダが生成した「0」または「-1」の値をマルチプレク
サ70が加算器62の下位入力ポートに転送する入力として
供給するようにし、それによってマルチプレクサ66が出
力ラッチ60ではなく行の開始が透明なラッチ76から加算
器の上位入力を得るようにする。これから説明するよう
に、ラッチ76の出力は今完了したばかりの表示行の開始
の画素データを保有する記憶位置のアドレスである。
【００２５】もし各記憶位置が一つ以上の画素値を保持
していれば、次の表示行の第1画素はその前の行と同じ
位置にある。その場合、デコーダ73はマルチプレクサ74
に「0」値を供給し、新たな表示行の最初の入力をその
前の行と同じ記憶位置から得るようにする。例えば、記
憶位置21BBは4つの連続する表示行（画像の列）のそれ
ぞれに第1画素のデータを保有するので、4つの連続する
表示行の走査それぞれのデータのフェッチはそこから始
まらなければならない。5番目の行を開始する時、デコ
ーダはマルチプレクサ74に「-1」を一つ供給し、それに
よって次の行の最初の入力をその前の行の最初の入力を
得た記憶位置の前の位置から得るようにする。
していれば、次の表示行の第1画素はその前の行と同じ
位置にある。その場合、デコーダ73はマルチプレクサ74
に「0」値を供給し、新たな表示行の最初の入力をその
前の行と同じ記憶位置から得るようにする。例えば、記
憶位置21BBは4つの連続する表示行（画像の列）のそれ
ぞれに第1画素のデータを保有するので、4つの連続する
表示行の走査それぞれのデータのフェッチはそこから始
まらなければならない。5番目の行を開始する時、デコ
ーダはマルチプレクサ74に「-1」を一つ供給し、それに
よって次の行の最初の入力をその前の行の最初の入力を
得た記憶位置の前の位置から得るようにする。
【００２６】表示行の始まりに、シーケンサ40はLOAD_N
EXT_ROW信号をアサートしてANDゲート77がラッチ78にRE
FRESH_SLOT信号を一瞬だけ転送するようにする。レジス
タのポートレートモードを示すPORTRAIT信号によってイ
ネーブルされると、ANDゲート79はORゲート80を経由し
て更なるラッチ81にLOAD_NEXT_ROW信号も転送する。従
って、次のMEM_CLKパルスで、ラッチ81の出力はマルチ
プレクサ82がその上位入力GEN_ADDRESSを透明ラッチ76
に転送するレベルになり、一方ORゲート83で転送された
ラッチ78の出力は透明ラッチ76を単にGEN_ADDRESS入力
を転送するだけの透明な状態に切り換えるレベルにな
る。そこでREFRESH_SLOTのパルスが終わり、ANDゲート7
7をディスエーブルにして、次のMEM_CLKパルスによって
ラッチ78の出力が透明ラッチ76をラッチ状態に戻すよう
にする。ラッチ状態ではその時点で有効なGEN_ADDRES
S、すなわち、現在の表示行の始まりにある画素のデー
タを保有する記憶位置のアドレスを保持する。
EXT_ROW信号をアサートしてANDゲート77がラッチ78にRE
FRESH_SLOT信号を一瞬だけ転送するようにする。レジス
タのポートレートモードを示すPORTRAIT信号によってイ
ネーブルされると、ANDゲート79はORゲート80を経由し
て更なるラッチ81にLOAD_NEXT_ROW信号も転送する。従
って、次のMEM_CLKパルスで、ラッチ81の出力はマルチ
プレクサ82がその上位入力GEN_ADDRESSを透明ラッチ76
に転送するレベルになり、一方ORゲート83で転送された
ラッチ78の出力は透明ラッチ76を単にGEN_ADDRESS入力
を転送するだけの透明な状態に切り換えるレベルにな
る。そこでREFRESH_SLOTのパルスが終わり、ANDゲート7
7をディスエーブルにして、次のMEM_CLKパルスによって
ラッチ78の出力が透明ラッチ76をラッチ状態に戻すよう
にする。ラッチ状態ではその時点で有効なGEN_ADDRES
S、すなわち、現在の表示行の始まりにある画素のデー
タを保有する記憶位置のアドレスを保持する。
【００２７】先に述べたように、透明ラッチ76は通常、
「0」か「-1」が加算されて次の表示行の開始アドレス
が決まると、表示行の走査の終わりまでこの値を保持す
る。だが、新たなフレームの始まりに、シーケンサ40は
ORゲート83を介して一瞬だけLOAD_FRAME_STARTをアサー
トし、透明ラッチ76が一瞬だけ透明状態になるようにす
る。これはマルチプレクサ82がFRAME_START_ADDRESS信
号を転送している間に起きるので、その信号の値が最後
の行の行開始値と置き換わる。
「0」か「-1」が加算されて次の表示行の開始アドレス
が決まると、表示行の走査の終わりまでこの値を保持す
る。だが、新たなフレームの始まりに、シーケンサ40は
ORゲート83を介して一瞬だけLOAD_FRAME_STARTをアサー
トし、透明ラッチ76が一瞬だけ透明状態になるようにす
る。これはマルチプレクサ82がFRAME_START_ADDRESS信
号を転送している間に起きるので、その信号の値が最後
の行の行開始値と置き換わる。
【００２８】ポートレートモードで、アドレス変換回路
72は単に、CPUが画像データの検索をどこから始めるべ
きかを示すためにレジスタにロードする値を表すSOFTWA
RE_FRAME_START_ADDRESSを転送することができる。しか
しながら、それの代わりに、必要なメモリクロック周波
数を低下させる、以下に説明するメモリ編成に適応する
ために開始アドレスを変換することができる。
72は単に、CPUが画像データの検索をどこから始めるべ
きかを示すためにレジスタにロードする値を表すSOFTWA
RE_FRAME_START_ADDRESSを転送することができる。しか
しながら、それの代わりに、必要なメモリクロック周波
数を低下させる、以下に説明するメモリ編成に適応する
ために開始アドレスを変換することができる。
【００２９】先に述べたように、個々の記憶位置は一つ
以上の画素のデータを保有する。そのために連続する表
示装置の行の走査の場合アドレスジェネレータはポート
レートモードオペレーションでメモリロケーションアド
レスのシーケンスを数回繰り返さなければならない。こ
れは、アドレスジェネレータが同じメモリシーケンスを
生成する度ごとにメモリ出力は同じ画素位置集合のデー
タを表すことを意味するが、ディスプレイを制御すべき
これらの記憶位置の特定のビットは走査から走査へと変
化する。所定の走査で適切なビットを決めるのに、表示
システムは図9のオメガ網90を用いる。オメガ網90は図2
の表示パイプライン41の一部である。
以上の画素のデータを保有する。そのために連続する表
示装置の行の走査の場合アドレスジェネレータはポート
レートモードオペレーションでメモリロケーションアド
レスのシーケンスを数回繰り返さなければならない。こ
れは、アドレスジェネレータが同じメモリシーケンスを
生成する度ごとにメモリ出力は同じ画素位置集合のデー
タを表すことを意味するが、ディスプレイを制御すべき
これらの記憶位置の特定のビットは走査から走査へと変
化する。所定の走査で適切なビットを決めるのに、表示
システムは図9のオメガ網90を用いる。オメガ網90は図2
の表示パイプライン41の一部である。
【００３０】図9は画像メモリ18を、図8に提案している
8ビットの記憶位置ではなく、16ビットの記憶位置に実
際編成されているとして示している。これは、例えば、
システムのリフレッシュ側がMEM_ADDRESS信号の最下位
ビットに従って、メモリ出力の上位の2バイトと下位の2
バイトのどちらかを選ぶのにマルチプレクサ92を用いる
からである。
8ビットの記憶位置ではなく、16ビットの記憶位置に実
際編成されているとして示している。これは、例えば、
システムのリフレッシュ側がMEM_ADDRESS信号の最下位
ビットに従って、メモリ出力の上位の2バイトと下位の2
バイトのどちらかを選ぶのにマルチプレクサ92を用いる
からである。
【００３１】図10及び図11にオメガ網をより詳細に示
す。図10に示すように、オメガ網90は、3つのスイッチ
網ステージ94、96、98からなる3段のネットワークであ
る。各ステージには図11に示すタイプのスイッチ網が4
つある。スイッチ回路にはそれぞれ上下の入力線100及
び102の他に上下の出力線104及び106がある。スイッチ
ング回路はそれぞれが上下の入力線信号をそれぞれ上下
の出力線に転送するか、或いは信号を切り換えるかし
て、下位の出力信号が上位の入力信号になり、上位に出
力信号が下位の入力信号になるようにする。所定のステ
ージで転送するか或いは切り換えるかの選択はマルチプ
レクサ制御器108からの3つのセレクト出力の一つがある
と信号によって決められる（図9）。
す。図10に示すように、オメガ網90は、3つのスイッチ
網ステージ94、96、98からなる3段のネットワークであ
る。各ステージには図11に示すタイプのスイッチ網が4
つある。スイッチ回路にはそれぞれ上下の入力線100及
び102の他に上下の出力線104及び106がある。スイッチ
ング回路はそれぞれが上下の入力線信号をそれぞれ上下
の出力線に転送するか、或いは信号を切り換えるかし
て、下位の出力信号が上位の入力信号になり、上位に出
力信号が下位の入力信号になるようにする。所定のステ
ージで転送するか或いは切り換えるかの選択はマルチプ
レクサ制御器108からの3つのセレクト出力の一つがある
と信号によって決められる（図9）。
【００３２】図10に示すように、第1スイッチバンクの
最上部のスイッチ回路94aはビット7と5を受け取り、そ
の際ビット7は最上位ビットである。その次のスイッチ
回路94bはビット3と1を受け取り、回路94cはビット6と4
を、回路94dは2と0を受け取る。言い換えれば、所定の
段においてスイッチ回路の上位半分は降順で奇数ビット
を受け取るのに対し、下位半分は降順で偶数ビットを受
け取る。同様に、第1段の出力は上から下に降順で番号
が付けられると想定すれば、第2段の回路96a及び96bは
降順で奇数番号が付けられた第1段の出力を受け取り、
一方下位の回路96c及び96dは同様に降順で偶数番号が付
けられた第1段の出力を受け取る。バンク98のスイッチ
回路は同じようにバンク96の出力を受け取る。
最上部のスイッチ回路94aはビット7と5を受け取り、そ
の際ビット7は最上位ビットである。その次のスイッチ
回路94bはビット3と1を受け取り、回路94cはビット6と4
を、回路94dは2と0を受け取る。言い換えれば、所定の
段においてスイッチ回路の上位半分は降順で奇数ビット
を受け取るのに対し、下位半分は降順で偶数ビットを受
け取る。同様に、第1段の出力は上から下に降順で番号
が付けられると想定すれば、第2段の回路96a及び96bは
降順で奇数番号が付けられた第1段の出力を受け取り、
一方下位の回路96c及び96dは同様に降順で偶数番号が付
けられた第1段の出力を受け取る。バンク98のスイッチ
回路は同じようにバンク96の出力を受け取る。
【００３３】結果として生じた信号の経路をたどること
によって、所定の走査に選択されるべき適切なデータを
イネーブルするように出力ビットの順序を並べ替えられ
ることが分かる。とりわけ、マルチプレクサ制御器108
はシーケンサ40からTOTAL_ROW_COUNT信号を受け取る。
TOTAL_ROW_COUNT信号は現在の表示走査線数を表し、マ
ルチプレクサ制御器108はその数の最下位3ビットに従っ
て別のスイッチバンクのマルチプレクサ選択信号を生成
する。
によって、所定の走査に選択されるべき適切なデータを
イネーブルするように出力ビットの順序を並べ替えられ
ることが分かる。とりわけ、マルチプレクサ制御器108
はシーケンサ40からTOTAL_ROW_COUNT信号を受け取る。
TOTAL_ROW_COUNT信号は現在の表示走査線数を表し、マ
ルチプレクサ制御器108はその数の最下位3ビットに従っ
て別のスイッチバンクのマルチプレクサ選択信号を生成
する。
【００３４】例えば、各メモリバイトに4画素相当のデ
ータがあるとすれば、マルチプレクサ制御器108は図12
の表の通りに出力を生成する。図10に示した、結果とし
て生じる信号の経路をたどると、オメガ網の入力ビット
線[1:0]に印加される信号は走査線ゼロの期間にオメガ
網の上位2つの出力線110及び112に現れることが分か
る。同様に線[3:2]、[5:4]、[7:6]からの信号はそれぞ
れ第1、第2、第3の表示行の走査中それらの出力線に現
れることが分かる。そのため、もしルックアップテーブ
ルがその出力は上位2ビットだけに依存するようになっ
ていれば、連続するシーケンスが同じ記憶位置を通るよ
うにすると適切な画素データが選択されることになる。
ータがあるとすれば、マルチプレクサ制御器108は図12
の表の通りに出力を生成する。図10に示した、結果とし
て生じる信号の経路をたどると、オメガ網の入力ビット
線[1:0]に印加される信号は走査線ゼロの期間にオメガ
網の上位2つの出力線110及び112に現れることが分か
る。同様に線[3:2]、[5:4]、[7:6]からの信号はそれぞ
れ第1、第2、第3の表示行の走査中それらの出力線に現
れることが分かる。そのため、もしルックアップテーブ
ルがその出力は上位2ビットだけに依存するようになっ
ていれば、連続するシーケンスが同じ記憶位置を通るよ
うにすると適切な画素データが選択されることになる。
【００３５】よく考えれば、各記憶位置に1画素、2画
素、4画素、或いは8画素相当のデータがある場合、同じ
ネットワークを用いることができることが明らかにな
る。もし各記憶位置が1画素相当のデータを保有してい
れば、全てのスイッチのセレクト入力は図面にゼロと表
されている値を有し、図13及び14ではそれぞれスイッチ
は画素あたり1ビット及び画素あたり4ビットを選択する
ことができる。なお、図13は各記憶位置が8画素相当の
データを保有する場合の上述した実施例によって用いら
れる類似の表である。また、図14は記憶位置につき2画
素分のデータに関する類似の表である。
素、4画素、或いは8画素相当のデータがある場合、同じ
ネットワークを用いることができることが明らかにな
る。もし各記憶位置が1画素相当のデータを保有してい
れば、全てのスイッチのセレクト入力は図面にゼロと表
されている値を有し、図13及び14ではそれぞれスイッチ
は画素あたり1ビット及び画素あたり4ビットを選択する
ことができる。なお、図13は各記憶位置が8画素相当の
データを保有する場合の上述した実施例によって用いら
れる類似の表である。また、図14は記憶位置につき2画
素分のデータに関する類似の表である。
【００３６】低コスト化を求められる製品の場合、所要
メモリスピードを低減するように設計変更するのが望ま
しい。上記の実施例のポートレートモードの動作を検討
すると、リフレッシュスロットは表示画素がリフレッシ
ュされると同じ速度で発生しなければならないことが明
らかになる。リフレッシュスロットの周波数は画素クロ
ックの周波数と等しくなければならない。これは、画像
メモリ18のクロックは、もしアクセスが表示装置及びホ
ストインタフェースの両方と一致していれば、画素クロ
ックの2倍の速さでなければならないということを意味
する。図15に示す編成を用いることによってこの所要速
度を低減することができる。
メモリスピードを低減するように設計変更するのが望ま
しい。上記の実施例のポートレートモードの動作を検討
すると、リフレッシュスロットは表示画素がリフレッシ
ュされると同じ速度で発生しなければならないことが明
らかになる。リフレッシュスロットの周波数は画素クロ
ックの周波数と等しくなければならない。これは、画像
メモリ18のクロックは、もしアクセスが表示装置及びホ
ストインタフェースの両方と一致していれば、画素クロ
ックの2倍の速さでなければならないということを意味
する。図15に示す編成を用いることによってこの所要速
度を低減することができる。
【００３７】図15は、画像メモリ18が2個別々のモジュ
ール120及び122として実際に動作できることを示す。図
5に示すように、ホストインタフェースで生成されたUPD
ATE_ADDRESS信号はアドレス変換回路124によって受け取
られる。ホストインタフェースが供給するアドレスは図
8に示すメモリ空間を指定するが、アドレス変換回路124
はそれらのアドレスを変換して図16に示すアドレス空間
になるようにする。
ール120及び122として実際に動作できることを示す。図
5に示すように、ホストインタフェースで生成されたUPD
ATE_ADDRESS信号はアドレス変換回路124によって受け取
られる。ホストインタフェースが供給するアドレスは図
8に示すメモリ空間を指定するが、アドレス変換回路124
はそれらのアドレスを変換して図16に示すアドレス空間
になるようにする。
【００３８】図8の第1行及び第2行はポートレートモー
ド画像データの最初の2行が格納される記憶位置を表
す。図16の編成では、図15の2個のモジュール120及び12
2においてその画像に対して割り当てられたメモリのそ
れぞれの第1行に同じデータが格納される。すなわち、
各モジュールは1行置きにデータを受け取る。従って、
リフレッシュサイクル中に、所定のメモリアドレスがモ
ジュール120及び122の両方に用いられると、連続する画
像2行の対応する画像位置からデータが同時にフェッチ
される。これは、同じ表示行の2個の隣接画素のデータ
が同時にフェッチされるので、表示画素1個置きに1回の
リフレッシュサイクルだけが必要になる。
ド画像データの最初の2行が格納される記憶位置を表
す。図16の編成では、図15の2個のモジュール120及び12
2においてその画像に対して割り当てられたメモリのそ
れぞれの第1行に同じデータが格納される。すなわち、
各モジュールは1行置きにデータを受け取る。従って、
リフレッシュサイクル中に、所定のメモリアドレスがモ
ジュール120及び122の両方に用いられると、連続する画
像2行の対応する画像位置からデータが同時にフェッチ
される。これは、同じ表示行の2個の隣接画素のデータ
が同時にフェッチされるので、表示画素1個置きに1回の
リフレッシュサイクルだけが必要になる。
【００３９】図15に示すように、オメガ回路130及び132
はそれぞれ2個のメモリモジュール120及び122の出力を
受け取り、マルチプレクサ137がその上位入力を出力と
してラッチ134に転送すると上述のビット順を生成して
その結果をラッチ134及び136それぞれに用いる。その状
態で、MEM_CLK信号によってオメガ網の値それぞれをラ
ッチ134及び136に送り込み、また更なるフィードバック
ワイヤードラッチ140を動作させ、それによりラッチ140
の出力を切り換え、次のMEM_CLK期間にマルチプレクサ1
37がラッチ136のそのようにラッチされた出力をラッチ1
34に転送するようにする。
はそれぞれ2個のメモリモジュール120及び122の出力を
受け取り、マルチプレクサ137がその上位入力を出力と
してラッチ134に転送すると上述のビット順を生成して
その結果をラッチ134及び136それぞれに用いる。その状
態で、MEM_CLK信号によってオメガ網の値それぞれをラ
ッチ134及び136に送り込み、また更なるフィードバック
ワイヤードラッチ140を動作させ、それによりラッチ140
の出力を切り換え、次のMEM_CLK期間にマルチプレクサ1
37がラッチ136のそのようにラッチされた出力をラッチ1
34に転送するようにする。
【００４０】表示スロットではなくむしろ更新スロット
であるその期間に、オメガ網130及び132に印加される信
号は表示データではないので、その期間の終わりにラッ
チ136に送り込まれたデータは有効でなくなる。しかし
ラッチ134の入力はラッチ136がその前のMEM_CLKパルス
の結果として格納した（有効な）データだから、ラッチ
134は連続するクロックパルスに応答してメモリモジュ
ール120及び122それぞれから出力をシーケンシャルに生
成する。ラッチ134はそのように表示スロット期間と更
新スロット期間の両期間に有効な表示データを生成する
ことになるから、メモリクロックは画素クロックの2倍
の速さでなければならない必要はなく、メモリの値段が
安くなる。
であるその期間に、オメガ網130及び132に印加される信
号は表示データではないので、その期間の終わりにラッ
チ136に送り込まれたデータは有効でなくなる。しかし
ラッチ134の入力はラッチ136がその前のMEM_CLKパルス
の結果として格納した（有効な）データだから、ラッチ
134は連続するクロックパルスに応答してメモリモジュ
ール120及び122それぞれから出力をシーケンシャルに生
成する。ラッチ134はそのように表示スロット期間と更
新スロット期間の両期間に有効な表示データを生成する
ことになるから、メモリクロックは画素クロックの2倍
の速さでなければならない必要はなく、メモリの値段が
安くなる。
【００４１】プログラミングの観点からは、メモリアド
レスが図16に示した編成よりむしろ図8のような編成で
あるかのように指定すると都合がいい。このために、図
5のアドレス変換回路（ADDRESS TRANSLATION）124は一
つのアドレス形から別のアドレス形に変換する。図17に
図5のアドレス変換回路124をより詳細に示す。アドレス
変換回路はUPDATE_ADDRESS信号を受け取り、図5のマル
チプレクサ138は更新時間スロット期間にメモリモジュ
ールに印加される次のMEM_ADDRESS信号を生成するため
に普通はUPDATE_ADDRESS信号をマルチプレクサ52に転送
する。しかしながら、レジスタ（REGISTERS）36が画像
はポートレートオリエンテーションだが、システムは仮
想アドレスモードで動作するようになっていることを示
すと、ANDゲート139はアドレス変換回路124がUPDATE_AD
DRESSから生成するVIRTUAL_ADDRESS信号を代わりに転送
する。
レスが図16に示した編成よりむしろ図8のような編成で
あるかのように指定すると都合がいい。このために、図
5のアドレス変換回路（ADDRESS TRANSLATION）124は一
つのアドレス形から別のアドレス形に変換する。図17に
図5のアドレス変換回路124をより詳細に示す。アドレス
変換回路はUPDATE_ADDRESS信号を受け取り、図5のマル
チプレクサ138は更新時間スロット期間にメモリモジュ
ールに印加される次のMEM_ADDRESS信号を生成するため
に普通はUPDATE_ADDRESS信号をマルチプレクサ52に転送
する。しかしながら、レジスタ（REGISTERS）36が画像
はポートレートオリエンテーションだが、システムは仮
想アドレスモードで動作するようになっていることを示
すと、ANDゲート139はアドレス変換回路124がUPDATE_AD
DRESSから生成するVIRTUAL_ADDRESS信号を代わりに転送
する。
【００４２】アドレス変換回路の動作の原理を理解する
には、図8に示した更新アドレスと図16に示した対応す
る仮想アドレスとの関係を考えるといい。先に述べたよ
うに、仮想アドレススキームを用いて画像行を一つ置き
にメモリモジュール一つ置きに入れることができる。従
って、16値アドレス2180 ~ 21BBを保有する図8の一番上
の行は第1のメモリモジュールの記憶位置10C0 ~ 10FBに
入れられる。図8の2番目の行からの更新アドレス、つま
り、21C0 ~ 21FBは図16の2番目のメモリモジュールに入
れられるが、図8の1行目のアドレスが変換されたと同じ
アドレスの仮想アドレスがある。
には、図8に示した更新アドレスと図16に示した対応す
る仮想アドレスとの関係を考えるといい。先に述べたよ
うに、仮想アドレススキームを用いて画像行を一つ置き
にメモリモジュール一つ置きに入れることができる。従
って、16値アドレス2180 ~ 21BBを保有する図8の一番上
の行は第1のメモリモジュールの記憶位置10C0 ~ 10FBに
入れられる。図8の2番目の行からの更新アドレス、つま
り、21C0 ~ 21FBは図16の2番目のメモリモジュールに入
れられるが、図8の1行目のアドレスが変換されたと同じ
アドレスの仮想アドレスがある。
【００４３】さて、16値アドレスを2値アドレスに展開
すると、図8の1行目のアドレスは図8の2行目の対応する
アドレスとは7番目のビットが異なることが分かる。そ
れは、すなわち、26を表すビットで、連続する行の対応
する列アドレス間の差で、ROW_OFFSET信号によって表さ
れる。図8のアドレスの一つからこのビットを取り除く
と図16における対応する仮想アドレスを得ることができ
る。この仮想アドレススキームの場合、行のオフセット
は常に2のべき乗になるようにすることができるので、
この関係は常に有効である。すなわち、同じ仮想アドレ
スになる2個の更新アドレスの差は1ビットだけで、その
ビットは関連データを格納するメモリモジュールを示し
ている。
すると、図8の1行目のアドレスは図8の2行目の対応する
アドレスとは7番目のビットが異なることが分かる。そ
れは、すなわち、26を表すビットで、連続する行の対応
する列アドレス間の差で、ROW_OFFSET信号によって表さ
れる。図8のアドレスの一つからこのビットを取り除く
と図16における対応する仮想アドレスを得ることができ
る。この仮想アドレススキームの場合、行のオフセット
は常に2のべき乗になるようにすることができるので、
この関係は常に有効である。すなわち、同じ仮想アドレ
スになる2個の更新アドレスの差は1ビットだけで、その
ビットは関連データを格納するメモリモジュールを示し
ている。
【００４４】図17は、アドレス変換回路124によるこの
原理の実現を示す。仮想アドレスを生成する更新アドレ
スから単一ビットが削除されるから、UPDATE_ADDRESS[1
5:0]はVIRTUAL_ADDRESS[14:0]に変換される。また、行
オフセットは27以上にはなりそうにない。すなわち、取
り除かれるビットは上位のアドレスバイトにはないか
ら、図に示すように、UPDATE_ADDRESS[15:8]はVIRTUAL_
ADDRESS[14:7]になる。
原理の実現を示す。仮想アドレスを生成する更新アドレ
スから単一ビットが削除されるから、UPDATE_ADDRESS[1
5:0]はVIRTUAL_ADDRESS[14:0]に変換される。また、行
オフセットは27以上にはなりそうにない。すなわち、取
り除かれるビットは上位のアドレスバイトにはないか
ら、図に示すように、UPDATE_ADDRESS[15:8]はVIRTUAL_
ADDRESS[14:7]になる。
【００４５】しかしながら、UPDATE_ADDRESS[7]は削除
されるビットと仮定するから、VIRTUAL_ADDRESS[6]はUP
DATE_ADDRESS[7]又はUPDATE_ADDRESSS[6]のいずれかの
可能性があるので、マルチプレクサ142aはROW_OFFSET
[7]の値によってこれらの2つの可能性のどちらかを選択
する。
されるビットと仮定するから、VIRTUAL_ADDRESS[6]はUP
DATE_ADDRESS[7]又はUPDATE_ADDRESSS[6]のいずれかの
可能性があるので、マルチプレクサ142aはROW_OFFSET
[7]の値によってこれらの2つの可能性のどちらかを選択
する。
【００４６】マルチプレクサ142bはUPDATE_ADDRESS[6]
とUPDATE_ADDRESS[5]のどちらかを選ぶことにより同様
にVIRTUAL_ADDRESS[5]を生成する。ROW_OFFSET[6]又はR
OW_OFFSET[7]がアサートされたら、マルチプレクサ142b
はVIRTUAL_ADDRESS[5]の値としてUPDATE_ADDRESS[５]を
選択する。それ以外は、UPDATE_ADDRESS[6]を転送す
る。マルチプレクサ142cから142fは同様に動作する。も
し対応するROW_OFFSETビット或いはより上位のROW_OFFS
ETビットのどれかが設定されていれば、VIRTUAL_ADDRES
SSビットは対応するUPDATE_ADDRESSビットと同じであ
る。それ以外は、その次に下位のROW_OFFSETビットと同
じである。更新が行なわれると、CPUは4バイトの出力と
して単一のアドレスを与えることが多いが、単一のCPU
スロット期間にその出力の2バイトだけを適切な2バイト
幅のメモリモジュールに書き込むことができる。従っ
て、シーケンサの出力CYCLE_CONTROLによってマルチプ
レクサ142gが連続するCPUスロットでUPDATE_ADDRESS[0]
とその補数を交代で用いるようにし2バイトのワード2個
を連続する記憶位置に格納するようにする。
とUPDATE_ADDRESS[5]のどちらかを選ぶことにより同様
にVIRTUAL_ADDRESS[5]を生成する。ROW_OFFSET[6]又はR
OW_OFFSET[7]がアサートされたら、マルチプレクサ142b
はVIRTUAL_ADDRESS[5]の値としてUPDATE_ADDRESS[５]を
選択する。それ以外は、UPDATE_ADDRESS[6]を転送す
る。マルチプレクサ142cから142fは同様に動作する。も
し対応するROW_OFFSETビット或いはより上位のROW_OFFS
ETビットのどれかが設定されていれば、VIRTUAL_ADDRES
SSビットは対応するUPDATE_ADDRESSビットと同じであ
る。それ以外は、その次に下位のROW_OFFSETビットと同
じである。更新が行なわれると、CPUは4バイトの出力と
して単一のアドレスを与えることが多いが、単一のCPU
スロット期間にその出力の2バイトだけを適切な2バイト
幅のメモリモジュールに書き込むことができる。従っ
て、シーケンサの出力CYCLE_CONTROLによってマルチプ
レクサ142gが連続するCPUスロットでUPDATE_ADDRESS[0]
とその補数を交代で用いるようにし2バイトのワード2個
を連続する記憶位置に格納するようにする。
【００４７】すぐ上に説明したように、仮想アドレスを
生成する更新アドレスから取り除かれたビットは2個の
メモリバンクのどれがデータを受け取るかを指定する。
図18にそのビットに応じてチップ選択信号を生成するた
めの回路を示す。その回路は複数のマルチプレクサ148a
から148fを含み、その各々は選択信号としてROW_OFFSET
の対応する1ビットを用いる。所定のROW_OFFSETビット
がアサートされると、対応するマルチプレクサ148は出
力としてUPDATE_ADDRESSの対応するビットを転送する。
それ以外は、その上のマルチプレクサの出力を転送す
る。ROW_OFFSETが表す値は2のべき乗だから、そのビッ
トの1個だけが設定されるので、マルチプレクサの1個だ
けがそれに対応するビットのUPDATE_ADDRESSを転送す
る。マルチプレクサ148aを除き、その他のマルチプレク
サは全てが上のマルチプレクサの出力を下のマルチプレ
クサに転送する。従って、マルチプレクサ148fの出力は
ROW_ADDRESSSの（唯一）アサートされたビットに対応す
るUPDATE_ADDRESSビットの値である。2個のアドレスモ
ジュールはそれぞれこの値とその補数をCHIP_SELECT_0
及びCHIP_SELECT_1として受け取る。
生成する更新アドレスから取り除かれたビットは2個の
メモリバンクのどれがデータを受け取るかを指定する。
図18にそのビットに応じてチップ選択信号を生成するた
めの回路を示す。その回路は複数のマルチプレクサ148a
から148fを含み、その各々は選択信号としてROW_OFFSET
の対応する1ビットを用いる。所定のROW_OFFSETビット
がアサートされると、対応するマルチプレクサ148は出
力としてUPDATE_ADDRESSの対応するビットを転送する。
それ以外は、その上のマルチプレクサの出力を転送す
る。ROW_OFFSETが表す値は2のべき乗だから、そのビッ
トの1個だけが設定されるので、マルチプレクサの1個だ
けがそれに対応するビットのUPDATE_ADDRESSを転送す
る。マルチプレクサ148aを除き、その他のマルチプレク
サは全てが上のマルチプレクサの出力を下のマルチプレ
クサに転送する。従って、マルチプレクサ148fの出力は
ROW_ADDRESSSの（唯一）アサートされたビットに対応す
るUPDATE_ADDRESSビットの値である。2個のアドレスモ
ジュールはそれぞれこの値とその補数をCHIP_SELECT_0
及びCHIP_SELECT_1として受け取る。
【００４８】上記の説明によって、本願発明はプログラ
ミングを容易にしディスプレイに柔軟性をもたらす幅広
い実施例に実施できることが実証されている。本願は従
って重要な技術の進歩となるものである。
ミングを容易にしディスプレイに柔軟性をもたらす幅広
い実施例に実施できることが実証されている。本願は従
って重要な技術の進歩となるものである。
【図１】本願発明の実施例の表示メモリ編成を用いるこ
とのできるタイプのコンピュータシステムのブロック図
を示す。
とのできるタイプのコンピュータシステムのブロック図
を示す。
【図２】図1のディスプレイ制御器のより詳細な図であ
る。
る。
【図３】ａ及びｂランドスケープオリエンテーションの
画像の画像空間とディスプレイ走査シーケンスとの関係
を示す図である。
画像の画像空間とディスプレイ走査シーケンスとの関係
を示す図である。
【図４】ａ及びｂポートレートオリエンテーションの画
像のシーケンスを示した図である。
像のシーケンスを示した図である。
【図５】図2のアドレスジェネレータ／メモリインタフ
ェース・モジュールのメモリインタフェース部分のブロ
ック図である。
ェース・モジュールのメモリインタフェース部分のブロ
ック図である。
【図６】図２のモジュールのアドレスジェネレータ回路
のブロック図である。
のブロック図である。
【図７】ａ及びｂシステムのランドスケープモード及び
ポートレートモードそれぞれのアドレス生成を示すタイ
ミング図である。
ポートレートモードそれぞれのアドレス生成を示すタイ
ミング図である。
【図８】本発明の実施例によって用いられるポートレー
トモードのメモリ編成の一つの形を示す図である。
トモードのメモリ編成の一つの形を示す図である。
【図９】本発明の実施例のメモリモジュール及び表示パ
イプラインを示すブロック図である。
イプラインを示すブロック図である。
【図１０】図9の表示パイプラインが用いるオメガ網を
示すブロック図である。
示すブロック図である。
【図１１】図10の個々のオメガ網スイッチの一つのより
詳細なブロック図である。
詳細なブロック図である。
【図１２】各記憶位置が4画素相当のデータを保有する
場合、ポートレートモードで実施例が用いる、オメガ網
選択信号と走査線との関係を示す表である。
場合、ポートレートモードで実施例が用いる、オメガ網
選択信号と走査線との関係を示す表である。
【図１３】各記憶位置が8画素相当のデータを保有する
場合の実施例によって用いられる類似の表である。
場合の実施例によって用いられる類似の表である。
【図１４】記憶位置につき2画素分のデータに関する類
似の表である。
似の表である。
【図１５】本願発明の別の実施例によって用いられるメ
モリモジュールと表示パイプラインのブロック図であ
る。
モリモジュールと表示パイプラインのブロック図であ
る。
【図１６】図15の実施例のメモリ編成を示す図である。
【図１７】図15及び16の別の実施例によって用いられる
アドレス変換ネットワークの論理図である。
アドレス変換ネットワークの論理図である。
【図１８】図15及び16の別の実施例メモリチップ選択回
路を示す図である。
路を示す図である。
Claims (16)
- 【請求項１】 画像画素の行と列に並んだ画素の値を表
す更新データ信号を生成すると共に、その更新データ信
号がその値を表す画素の行と列を識別する対応した更新
アドレス信号とを生成するための中央処理装置と、 記憶位置の行と列に編成された記憶位置を合わせて提供
する0からN-1の番号が付けられたN個の別々に動作可能
なメモリモジュールからなり、（nモジュロ(mod)N）番
目のメモリモジュールはn番目の記憶位置の行を有して
おり、一回に一つのモジュールだけに更新データ信号で
表された値を対応する更新アドレス信号で表された記憶
位置の行と列に格納するために画像画素の行と列に並ん
だ画素の値を表す更新データ信号に応答すると共に、更
新データ信号がその値を表す画素の行と列を識別する対
応した更新アドレス信号にも応答するものであり、さら
に提供されたメモリリフレッシュアドレス信号で識別さ
れた全てのメモリモジュール内の記憶位置の内容を同時
に表すメモリ出力信号を生成する画像メモリと、 連続して走査された複数のメモリ列のそれぞれに沿って
連続するメモリ行の位置をシーケンシャルに識別する前
記メモリリフレッシュアドレス信号を生成し、前記画像
メモリへ提供するためのリフレッシュアドレスジェネレ
ータと、 それぞれの表示行に沿って連続する表示列位置に、連続
して走査された複数のメモリ列の各々に沿って連続する
メモリ行位置であると識別する前記メモリリフレッシュ
アドレス信号に応答して生成された前記メモリ出力信号
で表された画素値を表示する表示装置と、を含むことを
特徴とするコンピュータシステム。 - 【請求項２】 前記記憶位置は、それぞれM個の画素値
を保有しており、 前記メモリリフレッシュアドレス信号は、連続するメモ
リ行の位置を次のメモリ列に沿ってシーケンシャルに識
別する前に、走査された複数のメモリ列のそれぞれに沿
って連続するメモリ行位置を連続してM回シーケンシャ
ルに識別するものであり、 前記メモリ出力信号は、前記記憶位置それぞれの内容を
ビット列として表しているものであり、 前記画像メモリと前記表示装置との間に置かれ、前記メ
モリリフレッシュアドレス信号が連続するメモリ行の位
置を所定のメモリ列に沿ってシーケンシャルに識別する
連続してM回毎回異なる順序並べ替えスキームに従って
ビット列の順序を並べ替えるビット順並べ替え網とをさ
らに含むことを特徴とする請求項1に記載のコンピュー
タシステム。 - 【請求項３】 前記ビット順並べ替え網は、オメガ網を
含むことを特徴とする請求項2に記載のコンピュータシ
ステム。 - 【請求項４】 前記オメガ網は、3段オメガ網であるこ
とを特徴とする請求項3に記載のコンピュータシステ
ム。 - 【請求項５】 N = 2であることを特徴とする請求項1に
記載のコンピュータシステム。 - 【請求項６】 画像画素の行と列に並んだ画素の値を表
す更新データ信号を生成すると共に、その更新データ信
号がその値を表す画素の行と列を識別する対応した更新
アドレス信号とを生成するための中央処理装置と、 記憶位置の行と列に編成された記憶位置からなり、画像
画素の行と列に並んだ画素の値を表す更新データ信号及
び更新データ信号がその値を表す画素の行と列を識別す
る対応した更新アドレス信号に応答して、前記記憶位置
それぞれがM個の画素値を保有するように対応する更新
アドレス信号で識別された記憶位置の行と列に更新デー
タ信号で表された値を格納し、印加されたメモリリフレ
ッシュアドレス信号で識別された記憶位置の内容をそれ
ぞれのビット列で表すメモリ出力信号を生成する画像メ
モリと、 連続するメモリ行の位置を次のメモリ列に沿ってシーケ
ンシャルに識別する前に、連続して走査された複数のメ
モリ列のそれぞれに沿って連続するメモリ行の位置を連
続してM回シーケンシャルに識別する前記リフレッシュ
アドレス信号を生成し、前記画像メモリへ提供するため
のリフレッシュアドレスジェネレータと、 前記メモリリフレッシュアドレス信号が連続するメモリ
行の位置を所定のメモリ列に沿ってシーケンシャルに識
別する連続してM回毎回異なる順序並べ替えスキームに
従って、ビット列の順序を並べ替えることによって順序
が変わったビット列を生成するビット順並べ替え網と、 それぞれの表示行に沿って連続する表示列位置に、連続
して走査された複数のメモリ列のそれぞれに沿って連続
するメモリ行位置であると識別する前記メモリリフレッ
シュアドレス信号に応答して生成された前記メモリ出力
信号から生じる順序が並べ替えられたビット列の既定ビ
ットで表された画素値を、表示するための表示装置と、
を含むことを特徴とするコンピュータシステム。 - 【請求項７】 前記ビット順並べ替え網は、オメガ網を
含むことを特徴とする請求項6に記載のコンピュータシ
ステム。 - 【請求項８】 前記オメガ網は3段オメガ網であること
を特徴とする請求項7に記載のコンピュータシステム。 - 【請求項９】 記憶位置の行と列に編成された記憶位置
を合わせて提供する0からN-1の番号が付けられたN個の
別々に動作可能なメモリモジュールからなり、（nモジ
ュロ(mod)N）番目のメモリモジュールはn番目の記憶位
置の行を有しており、一回に一つのモジュールだけに更
新データ信号で表された値を対応する更新アドレス信号
で表された記憶位置の行と列に格納するために画像画素
の行と列に並んだ画素の値を表す更新データ信号に応答
すると共に、更新データ信号がその値を表す画素の行と
列を識別する対応した更新アドレス信号にも応答し、提
供されたメモリリフレッシュアドレス信号で識別された
全てのメモリモジュール内の記憶位置の内容を同時に表
すメモリ出力信号を生成する画像メモリと、 連続して走査された複数のメモリ列のそれぞれに沿って
連続するメモリ行の位置をシーケンシャルに識別する前
記メモリリフレッシュアドレス信号を生成し、前記画像
メモリへ提供するためのリフレッシュアドレスジェネレ
ータと、 それぞれの表示行に沿って連続する表示列位置に、連続
して走査された複数のメモリ列の各々に沿って連続する
メモリ行位置であると識別する前記メモリリフレッシュ
アドレス信号に応答して生成された前記メモリ出力信号
で表された画素値を表示するための信号出力手段と、を
含むことを特徴とする表示制御回路。 - 【請求項１０】 前記記憶位置は、それぞれM個の画素
値を保有しており、 前記メモリリフレッシュアドレス信号は、連続するメモ
リ行の位置を次のメモリ列に沿ってシーケンシャルに識
別する前に、走査された複数のメモリ列のそれぞれに沿
って連続するメモリ行位置を連続してM回シーケンシャ
ルに識別するものであり、 前記メモリ出力信号は、前記記憶位置それぞれの内容を
ビット列として表しているものであり、 前記画像メモリと前記表示装置との間に置かれ、前記メ
モリリフレッシュアドレス信号が連続するメモリ行の位
置を所定のメモリ列に沿ってシーケンシャルに識別する
連続してM回毎回異なる順序並べ替えスキームに従って
ビット列の順序を並べ替えるビット順並べ替え網とをさ
らに含むことを特徴とする請求項９に記載の表示制御回
路。 - 【請求項１１】 前記ビット順並べ替え網は、オメガ網
を含むことを特徴とする請求項10に記載の表示制御回
路。 - 【請求項１２】 前記オメガ網は、3段オメガ網である
ことを特徴とする請求項11に記載の表示制御回路。 - 【請求項１３】 N = 2であることを特徴とする請求項9
に記載の表示制御回路。 - 【請求項１４】 記憶位置の行と列に編成された記憶位
置からなり、画像画素の行と列に並んだ画素の値を表す
更新データ信号及び更新データ信号がその値を表す画素
の行と列を識別する対応した更新アドレス信号に応答し
て、前記記憶位置それぞれがM個の画素値を保有するよ
うに対応する更新アドレス信号で識別された記憶位置の
行と列に更新データ信号で表された値を格納し、印加さ
れたメモリリフレッシュアドレス信号で識別された記憶
位置の内容をそれぞれのビット列で表すメモリ出力信号
を生成する画像メモリと、 連続するメモリ行の位置を次のメモリ列に沿ってシーケ
ンシャルに識別する前に、連続して走査された複数のメ
モリ列のそれぞれに沿って連続するメモリ行の位置を連
続してM回シーケンシャルに識別する前記リフレッシュ
アドレス信号を生成し、前記画像メモリへ提供するため
のリフレッシュアドレスジェネレータと、 前記メモリリフレッシュアドレス信号が連続するメモリ
行の位置を所定のメモリ列に沿ってシーケンシャルに識
別する連続してM回毎回異なる順序並べ替えスキームに
従って、ビット列の順序を並べ替えることによって順序
が変わったビット列を生成するビット順並べ替え網と、 それぞれの表示行に沿って連続する表示列位置に、連続
して走査された複数のメモリ列のそれぞれに沿って連続
するメモリ行位置であると識別する前記メモリリフレッ
シュアドレス信号に応答して生成された前記メモリ出力
信号から生じる順序が並べ替えられたビット列の既定ビ
ットで表された画素値を、表示装置に表示するための信
号出力手段と、を有することを特徴とする表示制御回
路。 - 【請求項１５】 前記ビット順並べ替え網は、オメガ網
を含むことを特徴とする請求項14に記載の表示制御回
路。 - 【請求項１６】 前記オメガ網は、3段オメガ網である
ことを特徴とする請求項15に記載の表示制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/179032 | 1998-10-26 | ||
| US09/179,032 US6262751B1 (en) | 1998-10-26 | 1998-10-26 | Hardware rotation of an image on a computer display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000132153A true JP2000132153A (ja) | 2000-05-12 |
| JP4631112B2 JP4631112B2 (ja) | 2011-02-16 |
Family
ID=22654949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30403199A Expired - Fee Related JP4631112B2 (ja) | 1998-10-26 | 1999-10-26 | コンピュータシステム及び表示制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6262751B1 (ja) |
| JP (1) | JP4631112B2 (ja) |
| KR (1) | KR100554572B1 (ja) |
| CN (1) | CN1130653C (ja) |
| TW (1) | TW475146B (ja) |
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