JPH0736772A

JPH0736772A - 高速ビットマップ・アクセス制御装置及び制御方法

Info

Publication number: JPH0736772A
Application number: JP5180384A
Authority: JP
Inventors: Ichiro Kawabata; 一郎川畑; Kazuhiko Sakurai; 一彦櫻井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-07-21
Filing date: 1993-07-21
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】Ｘ座標により各々指定される１ビット幅のメ
モリチップが複数列設けられ、各メモリチップには各々
Ｙ座標により指定されるビットが複数記憶されるビット
マップ・メモリの制御を行う高速ビットマップ・アクセ
ス制御装置及び方法に関し、最小のアクセスの回数で高
速に画像処理を行うことを目的とする。【構成】各メモリチップに対応してＹ座標を重複させ
ずに設定し、指示に基づき論理ビットマップ空間（論理
空間）で選択されたＸ又はＹ座標で指定される所定長の
データに属する各ビットを重複することなく、異なるＸ
座標をもつようにＸ方向に分散させる為に、各ビットの
もつ論理空間のＹ座標に応じて論理空間のＸ座標が対応
付けられた信号線を、物理ビットマップ空間のＸ座標が
対応付けられたメモリチップと接続させてデータを読み
出し、読み出したデータを、その論理空間の座標値に応
じて、順次変換を行いながらメモリに書き込むように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速ビットマップ・アク
セス制御装置及び制御方法に係り、特に、１ビット毎の
書込み読出しが可能な複数の１ビット幅のメモリチップ
から形成されるビットマップ・メモリと、当該ビットマ
ップ・メモリに対しアクセスの制御を行うメモリ制御部
とを有するビットマップ・アクセス制御装置に関する。

【０００２】

【従来の技術】従来、図３１に示すようなビットマップ
・アクセス制御装置があった。同図に示すように、本例
にあっては、１ビット毎の書込み読み出しが可能で、Ｙ
座標により指定される複数のビットを各々記憶するとと
もにＸ座標で指定される１ビット幅の16個のＤＲＡＭ１
０１₀〜１０１₁₅と、ＭＰＵ等の外部からの16個のＤＲ
ＡＭのうちのどれを選択するかの選択信号（ビットセレ
クト信号;SL ）、並びに、選択されたＤＲＡＭについて
のＸアドレス及びＹアドレスの指定に基づいて、ＣＡ
Ｓ、ＲＡＳ、又はＷＥ信号及びアドレス信号を出力する
ことによりアクセスの制御を行うＤＲＡＭ制御部１０２
と、バスを介してデータの送受信を行う送受信部１０３
とを有するものである。尚、図３２には16ビット幅の従
来例に係る論理・物理ビットマップ空間を示す。

【０００３】

【発明が解決しようとする課題】従来例に係るビットマ
ップ・アクセス制御装置にあっては、ＭＰＵでＹ方向
（ビット線に沿って）にアクセスする場合には、Ｘ方向
（ワード線に沿って）からしかアクセスすることができ
なかった。即ち、図３３に示すように、Ｙ方向に沿って
、、、を読み出す場合には、Ｘ方向に沿って
（ワード単位毎に）４回読出しを行い、ＭＰＵにより並
べ直して、ワード単位で前記ビットマップ・メモリ（Ｄ
ＲＡＭ）へ書き込むことになる。したがって、Ｙ方向を
アクセスする回数が増大して処理速度が低下するという
問題点を有していた。

【０００４】又、従来では、文字等のイメージデータの
９０°回転を行う場合、図３４に示すように、指定され
た矩形分の読出を４回行った後、中間のレジスタファイ
ル及び縦抽出機能を使用して回転を行っていたため、図
３５に示すように、ビットマップ・メモリをソースとデ
ィストネーション・バスに分離して２バス化をしても、
高速化を図ることができないという問題点を有してい
た。さらに、従来、ベクトルの描画処理を行うには、ｘ
方向、ｙ方向及び斜め方向共に１ドット毎の描画形態を
とっている。即ち、図３６に示すように、、、、
がｘ，ｙ方向に並んでいる場合には、４ドット分の読
み出しを行う必要があり、、、、が斜め方向に
並んでいる場合にも４ドット分の読出を行う必要があ
り、高速化を図ることができないという問題点を有して
いた。

【０００５】さらに、従来例にあっては、ＬＳＩ化する
場合、従来はアドレス変換器、データ変換器、ＸＹ方向
選択部及びＭＤＲ，ＸＣ等に分割し、8 ビット構成のＬ
ＳＩでもピンの数が限界（ピンリミット）となりＬＳＩ
化することができなかった。又、ビットスライス（例、
８ビット）した場合、16ビットのデータ反転機能を実現
する必要があった。

【０００６】そこで、本発明は、論理ビットマップ空間
から物理ビットマップ空間への変換を設定することによ
り、高速にビットマップ・メモリのアクセス制御を行う
ことができる高速ビットマップ制御装置及び制御方法を
提供することを目的としてなされたものである。

【０００７】

【課題を解決するための手段】以上の技術的課題を解決
するため、第一の発明は、図１に示すように、１ビット
毎の書込み読出しが可能で、Ｘ座標により各々指定され
る１ビット幅のメモリチップ１０₀〜１０_nが複数列設
けられ、各メモリチップ１０₀〜１０ _nには、各々Ｙ座
標により指定されるビットが複数記憶されるビットマッ
プ・メモリ１０と、当該ビットマップ・メモリ１０₀〜
１０_nについてアクセスの制御を行うメモリ制御部２０
とを有するビットマップ・アクセス制御装置において、
論理ビットマップ空間で、回転又は回反の指示を行う回
転・回反指示部４０と、前記回転・回反指示部４０の指
示に基づいて、論理ビットマップ空間で選択されたＸ座
標又はＹ座標で指定される所定長のデータについて、そ
のデータに属する各ビットを、重複することなく、異な
るＸ座標をもつようにＸ方向に分散させるために、各ビ
ットのもつ論理ビットマップ空間のＹ座標に応じて、論
理ビットマップ空間のＸ座標が対応付けられた信号線
を、物理ビットマップ空間のＸ座標が対応付けられた前
記メモリチップ１０₀〜１０_nと接続することにより入
出力データの変換を行う入出力データ変換部３０とを設
けるとともに、前記メモリ制御部２０には、論理ビット
マップ空間で指定される所定長のデータについて、その
データに属する各ビットを、重複することなく、異なる
Ｙ座標をもつようにＹ方向に分散させるために、各メモ
リチップ１０₀〜１０_n毎に定まる固定Ｙ座標の設定を
行う固定Ｙ座標設定部９０₀〜９０_nと、前記回転・回
反指示部４０の指示に基づいて、論理ビットマップ空間
のＹ座標又は固定Ｙ座標の選択を行うＹ座標選択部８０
₀〜８０_nとを設けたものである。

【０００８】第二の発明は、図２に示すように、１ビッ
ト毎の書込み読出しが可能で、Ｘ座標により各々指定さ
れる１ビット幅のメモリチップ１０₀〜１０_nが複数設
けられ、各メモリチップ１０₀〜１０_nには、各々Ｙ座
標により指定されるビットが複数記憶されるビットマッ
プ・メモリ１０と、当該ビットマップ・メモリ１０につ
いてアクセスの制御を行うメモリ制御部２０と、前記ビ
ットマップ・メモリ１０に対し描画しようとするベクト
ル・データ並びにベクトル・データのＸ座標及びＹ座標
を生成するベクトル生成部５０とを有するビットマップ
・アクセス制御装置において、ベクトル描画の指示を行
うベクトル描画指示部４１と、当該ベクトル描画指示部
４１の指示に基づいて、論理ビットマップ空間で選択さ
れたＸ座標又はＹ座標で指定される所定長のデータにつ
いて、そのデータに属する各ビットを、重複することな
く、異なるＸ座標をもつようにＸ方向に分散させるため
に、各ビットのもつ論理ビットマップ空間上のＹ座標に
応じて、論理ビットマップ空間のＸ座標に対応付けられ
た信号線を、物理ビットマップ空間上のＸ座標が対応付
けられたメモリチップと接続することにより入出力デー
タの変換を行う入出力データ変換部３０と、当該物理ビ
ットマップ空間で表されたベクトル・データを形成する
ビットのうち、同一のＸ座標を共有する重複ビットの検
出を行う重複ビット検出部６０とを設け、前記メモリ制
御部１２０には、前記描画指示部４１の指示に基づい
て、各メモリチップに対し、前記ベクトル・データの論
理ビットマップ空間上のＹ座標に応じて定まる可変Ｙ座
標を設定する可変Ｙ座標設定部９１₀〜９１_nと、前記
描画指示部４１の指示に基づいて、論理ビットマップ空
間上のＹ座標又は可変Ｙ座標の選択を行うＹ座標選択部
８０₀〜８０_nとを設けたものである。

【０００９】第三の発明は、図３に示すように、１ビッ
ト毎の書込み読出しが可能で、Ｘ座標により各々指定さ
れる１ビット幅のメモリチップが複数列設けられ、各メ
モリチップには、各々Ｙ座標により指定されるビットが
複数記憶されるビットマップ・メモリの各メモリチップ
毎に定めた固定Ｙ座標を重複しないように設定し（Ｓ
１）、画像の回転又は回反の指示に基づいて、論理ビッ
トマップ空間で選択されたＸ座標又はＹ座標で指定され
る所定長のデータについて、そのデータに属する各ビッ
トを、重複することなく、異なるＸ座標をもつようにＸ
方向に分散させるために、各ビットのもつ論理ビットマ
ップ空間のＹ座標に応じて、論理ビットマップ空間のＸ
座標が対応付けられた信号線を、物理ビットマップ空間
のＸ座標が対応付けられたメモリチップと接続させるこ
とによりデータを読み出し（Ｓ２）、読み出した当該デ
ータを、回転又は回反の指示に基づいて、書き込もうと
する論理ビットマップ空間の座標値に応じて、順次、論
理ビットマップ空間と物理ビットマップ空間との間で変
換を行いながら、ビットマップ・メモリに書き込む（Ｓ
３）ことである。

【００１０】第四の発明は、図４に示すように、１ビッ
ト毎の書込み読出しが可能で、Ｘ座標により各々指定さ
れる１ビット幅のメモリチップが複数列設けられ、各メ
モリチップには、各々Ｙ座標により指定されるビットが
複数記憶されるビットマップ・メモリに対し、描画しよ
うとするベクトル・データを生成し（Ｓ１１）、論理ビ
ットマップ空間で選択されたＸ座標又はＹ座標で指定さ
れる所定長のデータについて、そのデータに属する各ビ
ットを、重複することなく、異なるＸ座標をもつように
Ｘ方向に分散させるために、各ビットのもつ論理ビット
マップ空間のＹ座標に応じて、論理ビットマップ空間の
Ｘ座標が対応付けられた信号線を、物理ビットマップ空
間のＸ座標が対応付けられたメモリチップと接続するこ
とにより入出力データの変換を行い、かつ、当該物理ビ
ットマップ空間のＸ座標に対応するメモリチップに、前
記ベクトル・データを形成するビットの座標値に基づい
て定まる可変Ｙ座標を設定し（Ｓ１２）、変換された物
理ビットマップ空間に配列されたベクトル・データを表
すビットのうち、同一のＸ座標を共有するビットの検出
を行い（Ｓ１３）、検出された重複ビット及び前記物理
ビットマップ空間に配列されたベクトル・データに基づ
いて、最小の回数でアクセスを行うように、各回で同時
にアクセスすべき物理ビットマップ空間のＸ座標を決定
し、当該決定に従って、順次アクセスを行う（Ｓ１４）
ことである。

【００１１】ここで、「論理ビットマップ空間」とは、
外部から認識可能なビットマップ・メモリに設定された
空間であって、空間の各位置は、外部から設定されるＸ
座標及びＹ座標で指定される。又、「Ｘ座標」とは、Ｘ
アドレス又は、Ｘラスタ値であり、「Ｙ座標」とは、Ｙ
アドレスである。「物理ビットマップ空間」とは、外部
からの直接の認識は不可能であり、現実に設定されてい
るビットマップ空間である。「ＤＲＡＭ」とは動的ＲＡ
Ｍをいう。「回転又は回反」は、ここでは、９０°、１
８０°、２７０°、３６０°又はこれらに、反転操作を
施したものである。「回反」とは、１つの軸の回りの回
転と、その軸上の１点に関する反転の操作を続けて行う
操作であって、「ミラー」ともいう。「反転」の操作
は、例えば、１ワード分の場合には、“０，１，２…
Ｆ”を“Ｆ，Ｅ，Ｄ，…２，１，０”のように並べ替え
ることをいう。「所定長」とは、例えば１ワード分の１
６ビットである。尚、前記回転・回反指示部４０による
指示、又はベクトル描画の指示には、例えば、実施例に
示すように、論理ビットマップ空間上、縦方向、即ち、
Ｙ方向に並ぶビット（画素）を、各メモリチップに分散
するようにアクセスする指示（「Ｙモード」という。例
えば図１６）や、横方向、即ち、Ｘ方向に並ぶビット
（画素）を、やはり各メモリチップに分散するようにア
クセスする指示（「Ｘモード」という。例えば図１４）
や、従来のようにＸ方向に並ぶビット（画素）をそのま
まアクセスするような指示（「ノーマルモード」とい
う）がある。

【００１２】

【作用】続いて、第一及び第三の発明に係る高速ビット
マップ・アクセス制御装置について説明する。ステップ
Ｓ１で、ビットマップ・メモリ１０の各メモリチップ１
０₀〜１０_nに対応して、前記固定Ｙ座標設定部９０₀
〜９０_nに固定Ｙ座標を、Ｙ方向にビットが重複しない
ように設定し、前記選択部８０及び入出力データ変換部
３０に回転又は回反に応じた指示を行う。例えば、画像
を９０°回転する場合には、ビットマップ・メモリ１０
に格納されている画像を縦方向に読み出し（即ち、Ｙ方
向のアクセス、前述したＹモード）、横方向に再度ビッ
トマップ・メモリ１０に書き込む（即ち、Ｘ方向のアク
セス、前述したＸモード）ことになる。この場合には、
前記回転・回反指示部４０は、前記入出力データ変換部
３０に指示を行い、論理ビットマップ空間のＸ座標に属
する縦方向の各ビットを、重複することなく、異なるＸ
座標をもつようにＸ方向に分散させるために、各ビット
のもつ論理ビットマップ空間上のＹ座標が前記固定Ｙ座
標値に一致するように、論理ビットマップ空間上のＸ座
標が対応付けられた信号線を、物理ビットマップ空間上
のＸ座標が対応付けられたメモリチップに接続する。

【００１３】こうして読み出された縦方向の画像データ
は、次に横方向（Ｘ方向）に前記ビットマップ・メモリ
に書き込まれることになる。この場合には、ステップＳ
３で、前記回転・回反指示部４０により、書き込もうと
する論理ビットマップ空間上のＹ座標が選択され、当該
座標値に属する各ビットを、重複することなく、異なる
Ｘ座標をもつようにＸ方向に分散させるために、各ビッ
トのもつ論理ビットマップ空間上のＹ座標に応じて、論
理ビットマップ空間上のＸ座標が対応付けられた信号線
を、物理ビットマップ空間上のＸ座標が対応付けられた
メモリチップに接続する。この場合、書き込もうとする
論理ビットマップ空間のＹ座標値は一定なので、前記固
定Ｙ座標選択部８０により、異なるように設定された固
定Ｙ座標は選択されず、Ｘ方向の変換のみが行われる。

【００１４】こうして、１回で読み出された１ワード分
の画像は１回で９０°回転された状態でビットマップ・
メモリに１回で書き込まれる。以上は９０°の回転につ
いて説明したが、同様に、１８０°、２７０°等、回反
の場合にも適用できる。

【００１５】以上説明したように、本発明にあっては、
論理ビットマップ空間と物理ビットマップ空間との間の
変換により、前記メモリ制御部２０は論理ビットマップ
空間で指定したデータを一度でアクセスすることができ
る。

【００１６】次に、第二の発明及び第四の発明に係るベ
クトルの描画処理について説明するステップＳ１１で、
描画しようとするベクトル・データ並びに対応するＸ座
標及びＹ座標が前記ベクトル生成部５０から生成され
る。すると、ステップＳ１２で、前記入出力データ変換
部３０により、論理ビットマップ空間で選択されたＸ座
標又はＹ座標について、その座標の属する各ビットを、
重複することなく、異なるＸ座標をもつようにＸ方向に
分散させるため、各ビットのもつ論理ビットマップ空間
上のＹ座標に応じて、入出力データの変換を行う。即
ち、例えば、指示により論理ビットマップ空間上のＸ座
標が選択された場合には、同一のＸ座標をもつ各ビット
は、重複なく異なるＸ座標をもつようにＸ方向に分散さ
せるために、各ビットのもつ論理ビットマップ空間上の
Ｙ座標に応じて、論理ビットマップ空間上のＸ座標を、
メモリチップに対応する物理ビットマップ空間上のＸ座
標に変換する。又、論理ビットマップ空間上のＹ座標が
選択された場合にも、やはり同一のＸ座標をもつ各ビッ
トは重複なく異なるＸ座標をもつようにＸ方向に分散さ
せるために、各ビットのもつ論理ビットマップ空間上の
Ｙ座標値に応じて（この場合はＹ座標は同一）論理ビッ
トマップ空間上のＸ座標値と、メモリチップに対応する
物理ビットマップ空間上のＸ座標値との間の変換を行
う。

【００１７】ステップＳ１３で、前記可変Ｙ座標設定部
２８は、当該物理ビットマップ空間上のＸ座標に対応す
るメモリチップに、前記ベクトル・データを形成する各
ビットのＹ座標に基づいて定まる可変Ｙ座標を設定す
る。可変Ｙ座標の例として、図２５に示すベクトルに対
しては、メモリチップ１０ ₀には、Ｙ０＝“Ｆ”を、メ
モリチップ１０₁にはＹ１＝“Ａ”を……のように定め
られる。ステップＳ１４で、前記重複ビット検出部６０
は、変換された物理ビットマップ空間上に配列されたベ
クトル・データを表すビットのうち、同一のＸ座標を共
有する複数のビットの検出を行う。

【００１８】ステップＳ１５で、前記ベクトル描画指示
部４１は、検出された当該重複ビット及び前記物理ビッ
トマップ空間上に配列されたベクトル・データに基づい
て、同時にアクセスすべきＸ座標を、最小の回数でアク
セス可能となるように決定し、当該決定にしたがって順
次アクセスの指示を行う。例えば、図２５の右側の物理
ビットマップ空間で表現されている場合には、最小アク
セス回数は２回となる。こうして、本発明により、２回
のアクセスによりベクトルを描画することができる。

【００１９】

【実施例】続いて、本発明に係る実施例を説明する。図
５には、本実施例に係る全体機器構成図を示す。同図に
示すように、本実施例の描画システムに関する種々の制
御を行う、後述する回転・回反指示部４又はベクトル描
画指示部１４等に相当するＭＰＵ１００と、画像の表示
や各種の操作を行う操作・表示部２００と、文字の展開
やベクトル画像の生成等の画像の処理を行う後述するベ
クトル生成部５等に相当する画像処理部３００と、画像
データを格納するビットマップ・メモリ１と、種々の画
像データを保持するファイル４００と、描画されたデー
タの出力を行うプリンタ装置５００とを有する。

【００２０】次に、第一の実施例に係るビットマップ・
メモリに関する全体ブロック図を図６に示す。本実施例
にあっては、同図に示すように、１ビット毎の書込み読
出しが可能で、Ｙ座標により指定される複数のビットを
各々記憶するとともにＸ座標で指定される１ビット幅の
メモリチップであるＤＲＡＭ１₀〜１₁₅を16個有するビ
ットマップ・メモリ１と、当該ビットマップ・メモリ１
についてアクセスの制御を行うメモリ制御部２と、カウ
ンタにより発生したＸラスタ値を保持するＸＣレジスタ
１７と、ＭＰＵ１００からの指示により前述したノーマ
ルモード、Ｘモード、又はＹモードを設定するためのデ
ータを保持するモードレジスタ１８とを有する。

【００２１】前記メモリ制御部２には、図６に示すよう
に、ＭＰＵ１００の指示に基づいて、論理ビットマップ
空間上で選択されたＸ座標又はＹ座標について、その座
標に属する各ビットを、重複することなく、異なるＸ座
標をもつようにＸ方向に分散させるために、各ビットの
もつ論理ビットマップ空間上のＹ座標に応じて、論理ビ
ットマップ空間上のＸ座標が対応付けられた信号線を、
物理ビットマップ空間上のＸ座標が対応付けられたメモ
リチップと接続することにより入出力データの変換を行
う入出力データ変換部３と、Ｙアドレス変換器２ｂ₀〜
２ｂ₁₅と、ＭＰＵ等の外部からの16個のＤＲＡＭのうち
のどれを選択するかの選択信号（ビットセレクト信号;S
L ，Ｘラスタ値に相当）、並びに、選択されたＤＲＡＭ
についてのＸアドレス及びＹアドレスの指定に基づい
て、ＣＡＳ、ＲＡＳ、又はＷＥ信号及びアドレス信号を
出力することによりアクセスの制御を行うＤＲＡＭ制御
部２ａ₀〜２ａ₁₅とを有する。

【００２２】又、前記Ｙアドレス変換器２ｂ₀〜２ｂ₁₅
には、図６に示すように、論理ビットマップ空間で指定
される所定長のデータについて、そのデータに属する各
ビットを、重複することなく、異なるＹアドレスをもつ
ようにＹ方向に分散させるために、各ＤＲＡＭ１₀〜１
₁₅毎に定まる固定Ｙアドレス値の設定を行う固定Ｙアド
レス設定部９₀〜９₁₅と、前記ＭＰＵ１００の指示に基
づいて、論理ビットマップ空間上のＹアドレス値又は固
定Ｙアドレスの選択を行うマルチプレクサからなるＹア
ドレス選択部８₀〜８₁₅とを設けている。さらに、前記
固定Ｙアドレス設定部９₀〜９₁₅には、同図に示すよう
に、設定されたＹＣアドレスを保持するＹＣレジスタ９
ａ₀〜９ａ₁₅と、当該ＹＣアドレスとの加算を行って固
定Ｙアドレスを算出する加算器９ｂ₀〜９ｂ₁₅とを有す
る。

【００２３】図７には、前記入出力データ変換部３のう
ちの入力データ変換部３ａを示す。当該入力データ変換
部３ａには、同図に示すように、マルチプレクサ７及び
当該マルチプレクサ７の指示に基づいて、データバス線
Ｄ0 〜Ｄ15と、各ＤＲＡＭ１₀〜１₁₅と接続された信号
線ＩＤ0 〜ＩＤ15との接続を行うデ・マルチプレクサ１
３₀〜１３₁₅を有する。前記マルチプレクサ７は、Ｘ方
向の書込み読出し（Ｘモードに相当）を行う場合の論理
ビットマップ空間上のＹアドレスか、Ｙ方向の書込み読
出し（Ｙモードに相当）を行う場合の論理ビットマップ
空間上のＸアドレス（Ｘラスタ値含む）、又はノーマル
モードかの選択を、前記ＭＰＵ１００からの指示で行う
ものである。ここで、Ｘラスタ値は、ＭＰＵ１００から
の指示によりＸＣレジスタ１７に保持される。

【００２４】又、ノーマルモード、Ｘモード又はＹモー
ドの設定は、前述したモードレジスタ（ＭＤＲ）１８
に、所定の値を保持させることにより行われる。例え
ば、「ノーマルモード(NORMAL)」の場合には、当該モー
ドレジスタに“0000”（ＭＤＲ＝００）を設定すること
により指示され、前記Ｙアドレス選択部８₀〜８₁₅は通
常のＹアドレスを選択し、「Ｘモード」の場合には、当
該モードレジスタに“0001”（ＭＤＲ＝０１）を設定す
ることにより指示され、前記Ｙアドレス選択部８₀〜８
₁₅は、やはり通常のＹアドレスを選択し、「Ｙモード」
の場合には、当該モードレジスタに“0010”（ＭＤＲ＝
０２）を設定することにより指示され、前記Ｙアドレス
選択部８₀〜８₁₅は、固定Ｙアドレスを選択する。さら
に、図８には、前記入出力データ変換部３のうちの出力
データ変換部３ｂを示す。出力データ変換部３ｂには、
同図に示すように、前記マルチプレクサ７の指示に基づ
いて信号線ＩＤ0 〜ＩＤ15を信号線Ｄ0 〜Ｄ15と接続さ
せるマルチプレクサ２３₀〜２３₁₅を有する。

【００２５】図９には、第一の実施例に係る各レジスタ
を示す。同図（ａ）には、４ビット幅の１６個のＹＣレ
ジスタ９ａ₀〜９ａ₁₅を示す。同図（ｂ）には、４ビッ
ト幅の１個のＸＣレジスタ１７を示す。同図（ｃ）に
は、８ビット幅の１個のＭＤＲレジスタ１８を示す。

【００２６】尚、前記入出力データ変換部３により、設
定された各モードにおける信号線の接続状態について
は、書込み時が図１１の表に読出し時が図１２の表に記
載されている。続いて、第一の実施例に係るビットマッ
プ・アクセス制御装置により、ノーマルモードでのアク
セス動作について説明する。例えば、前記ＭＰＵ１００
から、ノーマルモードの指示を示す“００００”が前記
モードレジスタ１８に保持されると、前記Ｙアドレス選
択部８は通常のＹアドレスを選択し、前記マルチプレク
サ７は、図７に示すように、各デ・マルチプレクサ１３
₀〜１３₁₅に対し、図１１又は図１２に示すように、デ
ータバス線Ｄ0 〜Ｄ15を各々ＤＲＡＭに接続する信号線
ＩＤ0 〜ＩＤ15と各々接続させる。従って、ノーマルモ
ードでは、図１３に示すように、論理ビットマップ空間
と物理ビットマップ空間とは同一のものとなり、通常の
ビットマップ・メモリと同様である。

【００２７】次に、Ｘモードの場合のアクセス動作につ
いて説明する。例えば、前記ＭＰＵ１００から、Ｘモー
ドの指示を示す“０００１”が前記モードレジスタに保
持されると、前記Ｙアドレス選択部８は、ＭＰＵ１００
により指定された通常のＹアドレスを選択する。さら
に、図７又は図８に示すように、前記マルチプレクサ７
は、書込み時にあっては、論理ビットマップ空間上のＹ
アドレス値を順次選択し、選択されたＹアドレス値に応
じて、前記デ・マルチプレクサ１３₀〜１３₁₅及びマル
チプレクサ２３₀〜２３₁₅は、図１１及び図１２に示す
ように、例えば、論理ビットマップ空間上でＹ０では、
データバス線Ｄ0 〜Ｄ15とは、ＤＲＡＭ１₁₅，ＤＲＡＭ
１₀〜ＤＲＡＭ１₁₄と接続された信号線ＩＤ15，ＩＤ0
〜ＩＤ14と各々接続され、論理ビットマップ空間上でＹ
０１では、データバス線Ｄ0 〜Ｄ15とは、ＤＲＡＭ
１₁₄，ＤＲＡＭ₁₅，ＤＲＡＭ₀〜ＤＲＡＭ１₁₃と接続さ
れた信号線ＩＤ14，ＩＤ15，ＩＤ0 〜ＩＤ13と各々接続
され、…Ｙ１５（Ｆ）では、データバス線Ｄ0 〜Ｄ15と
は、信号線ＩＤ0 〜ＩＤ15と接続される。

【００２８】これにより、図１０（ａ）に示された論理
ビットマップ空間が同図（ｂ）に示すような物理ビット
マップ空間に変換され、Ｙアドレスにより指定された１
ワード分の各ビットを、重複することなく、異なるＸラ
スタ値をもつようにＸ方向に分散され、各ビットのもつ
論理ビットマップ空間上の当該Ｙアドレスに応じて、論
理ビットマップ空間上のＸラスタ値が対応付けられた信
号線を、物理ビットマップ空間上のＸラスタ値が対応付
けられたＤＲＡＭ１₀〜１₁₅に接続する。図１４にこの
ような論理ビットマップ空間上でのＹアドレスが“０”
の場合の物理ビットマップ空間上の対応するビットを示
す。

【００２９】次に、Ｙモードの場合のアクセス動作につ
いて説明する。図１５に示すように、ステップＳＹ１
で、前記ＭＰＵ１００から、Ｙモードの指示を示す“０
０１０”が前記モードレジスタ１８に保持され、Ｙモー
ドが設定される。すると、ステップＳＹ２で、前記Ｙア
ドレス選択部８は、ＭＰＵ１００により指定されたＹア
ドレスの代わりに、設定された固定Ｙアドレスを選択す
る。ここで、固定Ｙアドレスでは、図１１及び図１２に
示した表に対応して、ＹＣ００を“Ｆ”、ＹＣ０１を
“Ｅ”…ＹＣ１５を“０”のように設定する。

【００３０】ステップＳＹ３で、図７又は図８に示すよ
うに、前記マルチプレクサ７は、書込み時にあっては、
論理ビットマップ空間上のＸラスタ値、即ちＸＣを順次
選択し、選択されたＸラスタ値に応じて、前記デ・マル
チプレクサ１３₀〜１３₁₅及びマルチプレクサ２３₀〜
２３₁₅は、図１１及び図１２に示すように、論理ビット
マップ空間でＸＣが“０”の場合には、データバス線Ｄ
0 〜Ｄ15とＤＲＡＭ１ ₀〜１₁₅と接続された信号線ＩＤ
0 〜ＩＤ15と各々接続され、論理ビットマップ空間でＸ
Ｃが“１”の場合には、データバス線Ｄ0 〜Ｄ15とＤＲ
ＡＭ１₁₅，ＤＲＡＭ１₀〜ＤＲＡＭ１₁₄と接続された信
号線ＩＤ15，ＩＤ0 〜ＩＤ15と各々接続され、……ＸＣ
が“１５”の場合には、信号線Ｄ0 〜Ｄ15はＤＲＡＭ１
₁〜１₁₅，ＤＲＡＭ１₀と接続された信号線ＩＤ1₁〜１
₁₅，ＩＤ1₀と各々接続される。

【００３１】これにより、ステップＳＹ４で、図１６に
示すように、当該選択部７により選択されたＸＣに属す
る縦方向、即ちＹ方向の１ワード分に属する各ビット
を、重複することなく、異なるＸラスタ値をもつように
Ｘ方向に分散させるために、各ビットのもつ論理ビット
マップ空間上のＹアドレス値に応じて、論理ビットマッ
プ空間上のＸラスタ値が対応付けられた信号線を、物理
ビットマップ空間上のＸラスタ値が対応付けられたＤＲ
ＡＭに接続される。この段階で、各ＤＲＡＭ１₀〜１₁₅
の、前記Ｙアドレス変換器２ｂ₀〜２ｂ₁₅には、前記Ｍ
ＰＵ１００で指定されたＹアドレス値とＹＣレジスタ９
ａ〜９ａに設定されているＹＣアドレスとを前記加算器
９ｂ₀〜９ｂ₁₅により加算した固定Ｙアドレスが、前記
論理ビットマップ空間上のＸラスタ値に属する各ビット
のＹアドレスに一致するように対応付けられ、当該固定
Ｙアドレスにより前記各ＤＲＡＭが１回でアクセスされ
ることになる。尚、図１６に論理ビットマップ空間上の
ＸＣ＝０で指定されたデータを物理ビットマップ空間上
に変換した場合を示す。こうしてＹモードによるＹ方向
アクセスが可能なため、縦罫線の処理が高速になる。

【００３２】次に、第二の実施例を図１７に示す。本例
にあっては、図６に示した第一の実施例に係る装置に、
論理ビットマップ空間上で回転又は回反の指示を行う回
転・回反指示部４をＭＰＵ１００等により構成したもの
を付加し、さらに、第一の実施例に係る前記入出力デー
タ変換部３１には、反転器３３が設けられている。当該
入出力データ変換部３１に設けられた反転器３３は、図
１８に示すように、マルチプレクサ３３ａ₀〜３３ａ₁₅
及びデ・マルチプレクサ３３ｂ₀〜３３ｂ₁₅からなる。
又、本実施例に係るモードレジスタ２８は、第一の実施
例に係るモードレジスタ１８と異なり図１９に示す内容
をもつ。即ち、図１９（ａ）に示すように、モードレジ
スタ２８が保持する８ビットの内、下４ビットは前述し
たように、ノーマルモード、Ｘモード、及びＹモードの
指定を行い、次の１ビットは反転を行う（“１”）か行
わない（“０”）かの指定を行い、次の１ビットはＸＣ
を自動カウントモードにする（“１”）かそうしない
（“０”）かを示し、次の１ビットは、自動カウントモ
ードをダウンモード（“０”）とするかアップモード
（“１”）にするかの指定を行うものであって、自動カ
ウントモード時のスキャン方向の指定を行う場合で回転
及びミラー（回反）機能時に有効である。さらに、同図
（ｂ）には、各々反転器３３による反転を行わない場合
のデータの並びかたを示し、同図（ｃ）には、反転器３
３による反転を行った場合のデータの並びかたを示す。
即ち、反転を行った場合には、データ“０，１，２，
…，Ｆ”の並べ順を逆にして、“Ｆ，Ｅ，…，１，０”
のように並べ替えることである。

【００３３】次に、当該入出力データ変換部３１を用い
て、画像を９０°回転させる場合についての処理手順に
ついて、図２０に基づいて説明する。同図に示すよう
に、ステップＳＴ１で、前記回転・回反指示部４は、ま
ず、ビットマップ・メモリ１に対し、Ｙ方向に並ぶデー
タの読出しを指示するため、Ｙモードを指示する前提と
して、ＹＣレジスタにＹＣ０に“Ｆ”を設定し、ＹＣレ
ジスタにＹＣ１に“Ｅ”を設定し、…ＹＣレジスタのＹ
Ｃ１５に“０”を設定する。次に、ステップＳＴ２で、
ＸＣレジスタにＸラスタ値の初期値“０”を設定する。
ＸＣカウンタの値は論理ビットマップ空間上のＸラスタ
値を意味する。ステップＳＴ３で、Ｙモード及びＸＣレ
ジスタを自動カウントモード及びＤＯＷＮモードに設定
する。この場合には、前述したように、モードレジスタ
２８にはＭＤＲ＝“２２”が保持されている。

【００３４】ステップＳＴ４で、ビットマップ・メモリ
のＸＣで指定されたＸラスタを前述したＹモードで縦方
向に１ワード分を一回で読み出す。読み出された１ワー
ド分のビットについてビットマップ・メモリ１に、Ｘ方
向に並べた形で、書込みを行うため、ステップＳＴ５
で、前記回転・回反指示部４は、Ｘモードの指示を行
う。Ｘモードの指示があると、前記マルチプレクサ７
は、論理ビットマップ空間のＹアドレスを選択して、図
１１の書き込み時の表に基づいて、ステップＳＴ６で、
ビットマップ・メモリ１に前記１ワード分のデータを書
き込む。さらに、ステップＳＴ３に戻り、ＸＣカウンタ
“１”について、以上の手順を繰り返す。このようにし
て、全部の画像についての回転が終了するまで繰り返
す。図２１（ａ）には回転前の画像を同図（ｂ）には回
転後の画像を示す。以上の例では、９０°の回転を説明
したが、この場合に限られず、図２２の表には、種々の
回転又は回反を行う場合のＸモード又はＹモードをどの
ように設定するかの例を示す。こうして、本実施例にあ
っては、少ないアクセス回数により高速に画像の回転又
は回反処理を行うことができる。又、Ｙ方向が１アクセ
スで可能なため矩形（文字）の回転及びミラー機能を２
バス化によってより高速となる。さらに、Ｘカウンタが
１アクセス毎に自動的にアップ或いはダウンさせるよう
にした場合にはより高速となる。

【００３５】続いて、ベクトル描画を行う第三の実施例
について、図２３〜図２７に基づいて説明する。図２３
に示すように、本実施例では、１ビット毎の書込み読出
しが可能であって、Ｙ座標により指定される複数のビッ
トを各々記憶するとともにＸ座標で指定される１ビット
幅のＤＲＡＭ１₀〜１₁₅を複数列有するビットマップ・
メモリ１と、当該ビットマップ・メモリ１についてアク
セスの制御を行うメモリ制御部１２と、前記ビットマッ
プ・メモリ１に対し描画しようとするベクトル・データ
並びにベクトル・データのＸアドレス及びＸラスタ値並
びにＹアドレスを生成するベクトル生成部５と、ベクト
ル描画の指示を行うＭＰＵ１００で構成されたベクトル
描画指示部１４と、メモリ制御部１２と、当該物理ビッ
トマップ空間で表示されたベクトル・データを形成する
ビットのうち、同一のＸラスタ値をもつ複数のビットの
検出を行う重複ビット検出部６とを設けたものである。

【００３６】又、前記メモリ制御部１２には、同図に示
すように、当該ベクトル描画指示部１４の指示に基づい
て、論理ビットマップ空間上で選択されたＸラスタ値又
はＹアドレスについて、その座標に属する各ビットを、
重複することなく、異なるＸラスタ値をもつようにＸ方
向に分散させるために、各ビットのもつ論理ビットマッ
プ空間上のＹアドレスに応じて、論理ビットマップ空間
上のＸラスタ値に対応付けられた信号線を、物理ビット
マップ空間上のＸラスタ値が対応付けられたＤＲＡＭ１
₀〜１₁₅と接続することにより入出力データの変換を行
う入出力データ変換部３１と、Ｙアドレス変換器１２ｂ
₀〜１２ｂ₁₅と、ＭＰＵ等の外部からの16個のＤＲＡＭ
のうちのどれを選択するかの選択信号（ビットセレクト
信号;SL）、並びに、選択されたＤＲＡＭについてのＸ
アドレス及びＹアドレスの指定に基づいて、ＣＡＳ、Ｒ
ＡＳ、又はＷＥ信号及びアドレス信号を出力することに
よりアクセスの制御を行うＤＲＡＭ制御部２ａ₀〜２ａ
₁₅と、前記重複ビット検出部６により検出された重複ビ
ットに基づいて、複数回のアクセスを行う場合の、各回
で選択されるビットを保持するビットセレクト・レジス
タ２ｃと、Ｘラスタ値の計数を行うＸＣレジスタ１７
と、モードレジスタ２８とを有する。又、前記Ｙアドレ
ス変換器２ｂ₀〜２ｂ₁₅には、同図に示すように、前記
ベクトル描画指示部１４の指示に基づいて、各ＤＲＡＭ
１₀〜１₁₅に対し、前記ベクトル・データの論理ビット
マップ空間上のＹアドレス値に応じて、可変Ｙアドレス
値を設定する可変Ｙアドレス設定部１９と、前記描画指
示部１４の指示に基づいて、論理ビットマップ空間上の
Ｙアドレス値又は設定された可変Ｙアドレスの選択を行
うＹアドレス選択部８₀〜８₁₅とを有する。尚、入出力
データ変換部３１には、第二の実施例で説明したよう
に、反転器３３が設けられている。

【００３７】続いて、図２４（ａ）に基づいて、本実施
例に係るベクトル描画の処理手順について説明する。同
図のステップＳＶ１で、前記ベクトル描画指示部１４に
より、前記ベクトル生成部５で生成されたベクトルが縦
ベクトルか否かを判断する。縦ベクトルの場合には、ス
テップＳＶ７に進み、前述したＹモードを適用すること
により、ベクトルの描画を行う。ステップＳＶ１で、生
成されたベクトルが縦ベクトルでないと判断した場合に
は、ステップＳＶ２に進み、当該ベクトル描画指示部１
４は、前記ビットマップ・メモリ１のメモリ制御部１２
に対し、Ｙモードの設定を行う。Ｙモードの設定は、前
記モードレジスタ（ＭＤＲ）２８に対し、“００１０”
を書き込むことにより行われる。

【００３８】ステップＳＶ３で、前記ベクトル生成部５
によりＤＤＡ直線補間により、当該ベクトルを形成する
各画素の座標値が算出される。ステップＳＶ４で、前記
ベクトル描画指示部１４は、Ｙモードであることに基づ
いて、前記Ｙアドレス設定部１９₀〜１９₁₅に対し、Ｄ
ＲＡＭに対応する物理ビットマップ空間上のＸラスタ値
に応じて、ベクトル・データの各画素に対応するＹアド
レスを設定する。例えば、図２５（ａ）に示す論理ビッ
トマップ空間上のベクトルの場合には、同図（ｂ）に示
すような物理ビットマップ空間上のベクトルに表され、
当該物理ビットマップ空間上のＸラスタ値に対応するＤ
ＲＡＭのＹＣに対応するＹアドレス値を設定する。即
ち、同図（ｂ）に示すように、物理ビットマップ空間上
のＸラスタ値がＸＣ＝０の場合には、ＹＣ＝Ｆ、ＸＣ＝
１の場合には、ＹＣ＝８……ＸＣ＝０の場合には、ＹＣ
＝９のように設定する。

【００３９】すると、前記ベクトル描画指示部１４は、
ステップＳＶ５で、前記ＸＣカウンタ値を“０”から始
まって、順次、設定する。これにより、ステップＳＶ６
で、論理ビットマップ空間上で選択されたＸラスタ値に
ついて、その座標の属する各ビットを、重複することな
く、異なるＸラスタ値をもつようにＸ方向に分散させる
ため、各ビットのもつ論理ビットマップ空間上のＹアド
レス値に応じて、論理ビットマップ空間上のＸラスタ値
が対応付けられた信号線を、物理ビットマップ空間上の
Ｘラスタ値が対応付けられたＤＲＡＭと接続することに
より、入出力データの変換を行う。

【００４０】その際、前記重複ビット検出部６は、物理
ビットマップ空間上に配列されたベクトル・データを表
すビットのうち、同一のＸ座標を共有する複数のビット
の検出を行い、検出された重複ビット及び前記物理ビッ
トマップ空間上に配列されたベクトル・データに基づい
て、同時にアクセスすべきＸラスタ値を、最小の回数で
順次アクセスを行う。図２４（ｂ）には、図２５（ｂ）
に対応して、前記重複ビット検出部６により検出され、
前記ビットセレクト・レジスタ２ｃに保持されている物
理ビットマップ空間上での重複ビットを示す。即ち、Ｘ
ラスタ値が“２”及び“７”の位置で重複があり、１回
目のアクセスはＸラスタ値が“２”及び“７”を除く位
置に関して行われ、２回目のアクセスは１回目に除かれ
たＸラスタ値“２”及び“７”について行われることを
示す。

【００４１】次に、前記ベクトル描画指示部１４によ
り、前記モードレジスタ２８に“００１１”を書き込む
ことによりノーマルベクトルモードを設定した場合の処
理を図２６及び図２７に基づいて、説明する。ステップ
ＳＮ１でベクトル描画指示部１４であるＭＰＵ１００か
らの指示によりノーマルベクトルモードの設定がある
と、前記入力データ変換部３１は、前記データバス信号
線Ｄ０に対しては、ＤＲＡＭ１₀に接続するＩＤ0 と接
続させ、データバス信号線Ｄ1 に対してはＤＲＡＭ１₁
に接続するＩＤ1 と接続させ、…データバス信号線ＤＦ
に対してはＤＲＡＭ１_Fに接続させるようにする。従っ
て、この場合には、論理ビットマップ空間と物理ビット
マップ空間とは同一になる。図２７には、ノーマルモー
ドで描画を行う場合に前述した図２５に示したベクトル
を示す。ステップＳＮ２で、前記ベクトル生成部５は、
ＤＤＡ直線補間により１６×１６の範囲で描画パターン
及び論理ビットマップ空間上での座標値を決定する。ス
テップＳＮ３で、前記ベクトル描画指示部１４により、
前記ＹＣレジスタ１９ａ₀〜１９ａ₁₅にＹＣアドレス値
をベクトルの論理ビットマップ空間上のＹ座標に基づい
て設定する。例えば、図２７に示すベクトルの場合に
は、ＹＣ００＝Ｆ，ＹＣ０１＝Ｅ，ＹＣ０２＝Ｅ，ＹＣ
０３＝Ｄ，……ＹＣＥ＝６，ＹＣＦ＝５のように設定す
る。ステップＳＮ４で、前記ＸＣレジスタに０から順番
にＸラスタ値を設定する。

【００４２】以上の設定が完了すると、ステップＳＮ５
で、ビットマップ・メモリの指定された位置へ数回の動
作によりベクトル描画を行う。その際、前記重複ビット
検出部６により、物理ビットマップ空間（この例の場合
には論理ビットマップ空間と同じ）で表わされた同一Ｘ
座標を共有するビットが複数存在することが検出された
場合には、前記ベクトル描画指示部１４は、検出された
重複ビット及び前記物理ビットマップ空間に配列された
ベクトル・データに基づいて、最小の回数でアクセスを
行うように、各回で同時にアクセスすべき物理ビットマ
ップ空間のＸ座標を決定し、前記ビットセレクトレジス
タ２ｃに設定する。すると、前記ＤＲＡＭ制御部１₀〜
１₁₅は当該ビットセレクトレジスタ２ｃの内容に従っ
て、順次アクセスが行われる。図２７に示したベクトル
の場合には、１回でベクトル描画が行われる。こうし
て、本実施例により、縦（Ｙモードにより）及び斜めベ
クトル描画（Ｘ／Ｙモード数回により）が少ないアクセ
ス回数により、高速にベクトル描画を行うことができ
る。さらに、ノーマルベクトルモードアクセスによって
斜めベクトル描画がより高速となる。

【００４３】続いて、第四の実施例を図２８、図２９及
び図３０に基づいて説明する。同図に示すように、本例
にあっては、２つのＬＳＩ２２，２３に前記ビットマッ
プ・メモリ１に対するメモリ制御部を分割して組み込ん
だものである。ＬＳＩ２２（チップ１）では、ビットマ
ップ・メモリ１のうちＤＲＡＭ１₀〜１₇に対応するも
のであり、ＬＳＩ２３（チップ２）では、ビットマップ
・メモリ１のうちＤＲＡＭ１₈〜１₁₅に対応するもので
ある。ＬＳＩ２２には、アドレス変換器１２ｂ₀〜１２
ｂ₇、ＤＲＡＭ制御部２₀〜２₇、ビットセレクト・レ
ジスタ２ｃ₁、及び入出力データ変換部３１１（反転器
３３含む）、ＸＣレジスタ１７１，モードレジスタ２８
１を有する。ＬＳＩ２３には、アドレス変換器１２ｂ₀
〜１２ｂ₇、ＤＲＡＭ制御部２₈〜２₁₅、ビットセレク
ト・レジスタ２ｃ₂、及び入出力データ変換部３１２
（反転器３３を含む）、ＸＣレジスタ１７２，モードレ
ジスタ２８２を有する。図２９には、前記入出力データ
変換部を示すものであり、ＬＳＩ２２には入力データ変
換部３ａ１、出力データ変換部３ｂ１が、ＬＳＩ２３に
は入力データ変換部３ａ２、出力データ変換部３ｂ２が
設けられている。

【００４４】図３０には、各レジスタの内容を示す。同
図（ａ）には、各チップ（ＬＳＩ）毎に１個ずつ設けら
れたビットセレクトレジスタを示す。同図（ｂ）には、
各チップ（ＬＳＩ）毎に設けられた８個ずつのＹＣレジ
スタを示す。同図（ｃ）には、各チップ（ＬＳＩ）毎に
設けられた８個ずつのＸＣレジスタを示す。同図（ｄ）
には、各チップ（ＬＳＩ）毎に設けられた１個ずつのモ
ードレジスタを示す。同図（ｄ）において、ＵＬＤＳは
データ反転器の上桁側（ＵＬＤＳ＝“０”）又は下桁側
（ＵＬＤＳ＝“１”）のデータ選択に使用する（ＬＳＩ
化時に適用）。以上説明したように、本実施例では、ビ
ットマップ・メモリの有する複数のメモリチップである
ＤＲＡＭを含めた形でＬＳＩ化しているので拡張性があ
り、取扱いに便利である。又、８ビット単位のビットマ
ップ・アクセス方式であるため、８ビット×Ｎ個（ＬＳ
Ｉ）のバス構成が容易に実現可能である。さらに、本方
式のレジスタ（例ＸＣＯ−１５）は同時ライト機能を
備えているため、より高速処理が可能となる。又、８ビ
ット単位のＬＳＩ化の際、問題となるデータ反転機能を
ＭＤＲのＵＬＤＳフラグによってUPPER/LOWER を選択す
ることで実現可能である。又、ＭＰＵ及び専用プロセッ
サがサポート可能であるため、より自由度が向上する。
尚、以上の説明で、Ｘモード又はＹモードは図１１及び
図１２に示した表に基づいて論理ビットマップ空間と物
理ビットマップ空間との間の変換を行うようにしたが、
当該場合に限られることなく、各ビットを重複すること
なく異なるＸ座標をもつようにＸ方向に分散さるように
するためには、種々の変換があり得る。

【００４５】

【発明の効果】以上説明したように、本発明にあって
は、アドレス変換及び信号線の接続の切換を行うことに
より、論理ビットマップ空間から物理ビットマップ空間
に変換を行うことにより、画像の回転若しくは回反又は
ベクトル描画等の画像処理を行うようにしている。従っ
て、最小のアクセスの回数で、高速に画像処理を行うこ
とができる。

【図面の簡単な説明】

【図１】第一の発明の原理ブロック図

【図２】第二の発明の原理ブロック図

【図３】第三の発明の原理流れ図

【図４】第四の発明の原理流れ図

【図５】実施例に係る全体機器構成図

【図６】第一の実施例に係る全体ブロック図

【図７】第一の実施例に係る入力データ変換部を示す図

【図８】第一の実施例に係る出力データ変換部を示す図

【図９】第一の実施例に係る各レジスタを示す図

【図１０】第一の実施例に係る論理ビットマップ空間及
び物理ビットマップ空間を示す図

【図１１】第一の実施例に係るライト時のデータ変換を
示す図

【図１２】第一の実施例に係るリード時のデータ変換を
示す図

【図１３】第一の実施例に係るノーマルモード時の論理
及び物理ビットマップ空間を示す図

【図１４】第一の実施例に係るＸモードの論理及び物理
ビットマップ空間を示す図

【図１５】第一の実施例に係るＹモードを示す流れ図

【図１６】第一の実施例に係るＹモードでの論理及び物
理ビットマップ空間を示す図

【図１７】第二の実施例に係る全体ブロック図

【図１８】第二の実施例に係るデータ変換部を示す図

【図１９】第二の実施例に係るレジスタを示す図

【図２０】第二の実施例に係る高速Ｙモードによる９０
°回転動作を示す流れ図

【図２１】第二の実施例に係る回転及びミラー機能を示
す図

【図２２】第二の実施例に係る論理ビットマップ空間の
回転を示す図

【図２３】第三の実施例に係る全体ブロック図

【図２４】第三の実施例に係るＹモードでの任意座標指
定によるベクトル描画流れ図

【図２５】第三の実施例に係るＹモードの論理及び物理
ビットマップ空間を示す図

【図２６】第三の実施例に係るノーマルベクトルモード
によるベクトル描画を示す流れ図

【図２７】第三の実施例に係るノーマルベクトルモード
での論理及び物理ビットマップ空間を示す図

【図２８】第四の実施例に係る全体ブロック図

【図２９】第四の実施例に係る入出力データ変換部を示
すブロック図

【図３０】第四の実施例に係る各レジスタを示す図

【図３１】従来例に係るブロック図

【図３２】従来例に係る論理及び物理ビットマップ空間
を示す図

【図３３】従来例に係るＹ方向のアクセス説明図

【図３４】従来例に係る９０°回転の説明図

【図３５】従来例に係る２バス化を示す図

【図３６】従来例に係るベクトル処理説明図

【符号の説明】

１０，１，ビットマップ・メモリ１０₀〜１０_n，（１₀〜１₁₅）メモリチップ（ＤＲ
ＡＭ）２０，２，１２０，１２メモリ制御部３０，３，３１入出力データ変換部４０，４回転・回反指示部４１，１４ベクトル描画指示部５０，５ベクトル生成部６０，６重複ビット検出部８０，８１（８）Ｙ座標選択部（Ｙアドレス選択部）９０（９）固定Ｙ座標設定部（固定Ｙアドレス設定
部）９１（１９）可変Ｙ座標設定部（可変Ｙアドレス設定
部）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/36 ５３０Ｊ 9471−5Ｇ

Claims

【特許請求の範囲】

【請求項１】１ビット毎の書込み読出しが可能で、Ｘ
座標により各々指定される１ビット幅のメモリチップ
（１０₀〜１０_n）が複数列設けられ、各メモリチップ
（１０₀〜１０_n）には、各々Ｙ座標により指定される
ビットが複数記憶されるビットマップ・メモリ（１０）
と、当該ビットマップ・メモリ（１０₀〜１０_n）につ
いてアクセスの制御を行うメモリ制御部（２０）とを有
するビットマップ・アクセス制御装置において、論理ビットマップ空間で、回転又は回反の指示を行う回
転・回反指示部（４０）と、前記回転・回反指示部（４０）の指示に基づいて、論理
ビットマップ空間で選択されたＸ座標又はＹ座標で指定
される所定長のデータについて、そのデータに属する各
ビットを、重複することなく、異なるＸ座標をもつよう
にＸ方向に分散させるために、各ビットのもつ論理ビッ
トマップ空間のＹ座標に応じて、論理ビットマップ空間
のＸ座標が対応付けられた信号線を、物理ビットマップ
空間のＸ座標が対応付けられた前記メモリチップ（１０
₀〜１０_n）と接続することにより入出力データの変換
を行う入出力データ変換部（３０）とを設けるととも
に、前記メモリ制御部（２０）には、論理ビットマップ空間で指定される所定長のデータにつ
いて、そのデータに属する各ビットを、重複することな
く、異なるＹ座標をもつようにＹ方向に分散させるため
に、各メモリチップ（１０₀〜１０_n）毎に定まる固定
Ｙ座標の設定を行う固定Ｙ座標設定部（９０₀〜９
０_n）と、前記回転・回反指示部（４０）の指示に基づいて、論理
ビットマップ空間のＹ座標又は設定されたＹ座標の選択
を行うＹ座標選択部（８０₀〜８０_n）とを設けたこと
を特徴とする高速ビットマップ・アクセス制御装置。
【請求項２】１ビット毎の書込み読出しが可能で、Ｘ
座標により各々指定される１ビット幅のメモリチップ
（１０₀〜１０_n）が複数設けられ、各メモリチップ
（１０₀〜１０_n）には、各々Ｙ座標により指定される
ビットが複数記憶されるビットマップ・メモリ（１０）
と、当該ビットマップ・メモリ（１０）についてアクセ
スの制御を行うメモリ制御部（２０）と、前記ビットマ
ップ・メモリ（１０）に対し描画しようとするベクトル
・データ並びにベクトル・データのＸ座標及びＹ座標を
生成するベクトル生成部（５０）とを有するビットマッ
プ・アクセス制御装置において、ベクトル描画の指示を行うベクトル描画指示部（４１）
と、当該ベクトル描画指示部（４１）の指示に基づいて、論
理ビットマップ空間で選択されたＸ座標又はＹ座標で指
定される所定長のデータについて、そのデータに属する
各ビットを、重複することなく、異なるＸ座標をもつよ
うにＸ方向に分散させるために、各ビットのもつ論理ビ
ットマップ空間上のＹ座標に応じて、論理ビットマップ
空間のＸ座標に対応付けられた信号線を、物理ビットマ
ップ空間上のＸ座標が対応付けられたメモリチップと接
続することにより入出力データの変換を行う入出力デー
タ変換部（３０）と当該物理ビットマップ空間で表され
たベクトル・データを形成するビットのうち、同一のＸ
座標を共有する重複ビットの検出を行う重複ビット検出
部（６０）とを設け、前記メモリ制御部（１２０）には、前記描画指示部（４１）の指示に基づいて、各メモリチ
ップに対し、前記ベクトル・データの論理ビットマップ
空間上のＹ座標に相当する可変Ｙ座標を設定する可変Ｙ
座標設定部（９１₀〜９１_n）と、前記描画指示部（４１）の指示に基づいて、論理ビット
マップ空間上のＹ座標又は可変Ｙ座標の選択を行うＹ座
標選択部（８０₀〜８０_n）とを設けたことを特徴とす
る高速ビットマップ・アクセス制御装置。
【請求項３】１ビット毎の書込み読出しが可能で、Ｘ
座標により各々指定される１ビット幅のメモリチップが
複数列設けられ、各メモリチップには、各々Ｙ座標によ
り指定されるビットが複数記憶されるビットマップ・メ
モリの各メモリチップ毎に定めた固定Ｙ座標を重複しな
いように設定し（Ｓ１）、画像の回転又は回反の指示に基づいて、論理ビットマッ
プ空間で選択されたＸ座標又はＹ座標で指定される所定
長のデータについて、そのデータに属する各ビットを、
重複することなく、異なるＸ座標をもつようにＸ方向に
分散させるために、各ビットのもつ論理ビットマップ空
間のＹ座標に応じて、論理ビットマップ空間のＸ座標が
対応付けられた信号線を、物理ビットマップ空間のＸ座
標が対応付けられたメモリチップと接続させることによ
りデータを読み出し（Ｓ２）、読み出された当該データを、回転又は回反の指示に基づ
いて、書き込もうとする論理ビットマップ空間の座標値
に応じて、順次、論理ビットマップ空間と物理ビットマ
ップ空間との間で変換を行いながら、ビットマップ・メ
モリに書き込む（Ｓ３）ことを特徴とする高速ビットマ
ップ・アクセス制御方法。
【請求項４】１ビット毎の書込み読出しが可能で、Ｘ
座標により各々指定される１ビット幅のメモリチップが
複数列設けられ、各メモリチップには、各々Ｙ座標によ
り指定されるビットが複数記憶されるビットマップ・メ
モリに対し、描画しようとするベクトル・データを生成
し（Ｓ１１）、論理ビットマップ空間で選択されたＸ座標又はＹ座標で
指定される所定長のデータについて、そのデータに属す
る各ビットを、重複することなく、異なるＸ座標をもつ
ようにＸ方向に分散させるために、各ビットのもつ論理
ビットマップ空間のＹ座標に応じて、論理ビットマップ
空間のＸ座標が対応付けられた信号線を、物理ビットマ
ップ空間のＸ座標が対応付けられたメモリチップと接続
することにより入出力データの変換を行い、かつ、当該
物理ビットマップ空間のＸ座標に対応するメモリチップ
に、前記ベクトル・データを形成するビットの座標値に
基づいて定まる可変Ｙ座標を設定し（Ｓ１２）、変換された物理ビットマップ空間に配列されたベクトル
・データを表すビットのうち、同一のＸ座標を共有する
ビットの検出を行い（Ｓ１３）、検出された重複ビット及び前記物理ビットマップ空間に
配列されたベクトル・データに基づいて、最小の回数で
アクセスを行うように、各回で同時にアクセスすべき物
理ビットマップ空間のＸ座標を決定し、当該決定に従っ
て、順次アクセスを行う（Ｓ１４）ことを特徴とする高
速ビットマップ・アクセス制御方法。