JP3187035B2 - メモリアクセス回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリアクセス方式、特にｎビツト単位にデ
ータを記憶しているメモリをアクセスするメモリアクセ
ス回路に関するものである。

［従来の技術］ 今日、ワードプロセツサやパーソナルコンピユータ等
の小型情報処理装置が広く普及しているが、最近では特
にこれらの小型情報処理装置上で画像を処理する場合が
多くなつてきた。一般的に画像のデータは情報処理装置
内では画像の１ドツトを１ビツトに対応させたビツトイ
メージとして扱われている。このビツトイメージ化され
た画像に対して塗りつぶしや拡大、縮小、スムージング
などの一連の画像加工処理を行なう際には、処理対象の
１ビツトの他にその周囲のビツトの情報も必要となる。

［発明が解決しようとしている課題］ 前記の様なビツトイメージデータは２次元平面に展開
された１つ１つが同等なビツトの集合体であり、本来、
バイトあるいはワードといつた８ビット、16ビツトの区
切りとは無縁である。しかしながら通常のCPUはデータ
バイト（８ビツト）あるいはワードという単位で扱う様
構成されており、メモリ上に展開されたビツトイメージ
データも例外ではない。

従つてCPUがビツトイメージデータ内のある１ビツト
の参照を行なう際には該ビツトを含むバイト（或いはワ
ード）データのアドレスを計算し、さらに該バイトデー
タ中のビツトの位置を求める必要がある。前述のように
塗りつぶし等の実際の処理においては関連する周囲のビ
ツト情報が必要となるためソフトウエアの負担は少なく
ない。さらにまた、対象ビツトがバイト（ワード）デー
タの境界にあるならば、アドレス計算はより複雑なもの
となつてしまう。最新のCPUではビツトイメージデータ
の扱いを容易にするためビツトフィールド命令をサポー
トするものもあるが、ビツトフィールド長の制限等機能
が不充分であつたり、或いはコスト等のシステム構成上
の制約により、このようなCPUを採用できない場合が多
い。

本発明はかかる課題に鑑みなされたものであり、マイ
クロプロセッサ等による上位処理が、所定ビット数単位
にアクセス可能なメモリ空間におけるアドレスとビット
位置を指定するだけで、指定されたアドレス中のビット
位置の周囲ビット群の情報を、ソフトウェアよりは遥か
に高速に得ることが可能なメモリアクセス回路を提供し
ようとするものである。

［課題を解決するための手段］ この課題を解決するため本発明のメモリアクセス回路
は以下の構成を備える。すなわち、 アクセスが所定ビット数単位であって、メモリ空間中
の注目ビットの周囲のビット群のデータを読み出して格
納レジスタにセットするメモリアクセス回路であって、 前記注目ビットが含まれる前記所定ビット数に対する
アドレスがセットされるアドレスレジスタと、 前記注目ビットの前記所定ビット数におけるビット位
置がセットされるビット位置レジスタと、 前記アドレスレジスタにセットされるアドレスのデー
タの周囲の所定ビット数単位のデータを特定するオフセ
ットアドレス群を記憶するオフセットアドレスレジスタ
群と、 前記オフセットアドレスレジスタ群中の１つのオフセ
ットアドレスと、前記アドレスレジスタにセットされた
アドレスとを加算して読み出しアドレスを発生するアド
レス加算器と、 前記ビット位置レジスタにセットされるビット位置で
決定される読み出し回数と各読み出しに使用するオフセ
ットアドレスに従って、前記アドレス加算器で読み出し
アドレスを発生させ、前記所定数ビット単位のデータを
メモリより順次読み出すと共に、 各読み出しサイクル毎に、前記ビット位置レジスタに
セットとされたビット位置に応じた有効ビットを、読み
出されたデータから選択し、前記格納レジスタの該当す
るビット位置に格納するシーケンサとを備える。

［実施例］ 以下、添付図面に従つて本発明に係る実施例を詳細に
説明する。

第１図は本実施例のビツトデータ読出し回路を含む情
報処理装置の構成を示すブロツク図である。

図中、CPU1は中央演算装置であり、アドレスバス２に
より指定するアドレスのデータをデータバス３を介して
授受する。P.ROM4はプログラムを記憶しているROMであ
り、CPU1はこのP.ROM4中のプログラムを順次読みだして
実行してゆく。またC.ROM5はキヤラクタROMであり、文
字フオントパターン等の画像データを記憶してある。RA
M6はCPU1のワークエリア等として用いられる。尚、この
メモリの構成は一例であり、P.ROM4とC.ROM5が同一チツ
プ内にあつても構わない。または、すべてRAMの構成で
あつてもよい。詳細は後述するが、ビツトデータ読出し
回路７は、本発明の特徴を成す部分である。このビツト
データ読み出し回路７内部のレジスタはCPU1からアクセ
ス可能な構成となつている。また、このビツトデータ読
み出し回路７はC.ROM5やRAM6上のデータをアドレスバス
２とデータバス３を介して読み出し可能になつている。

なお、第１図に示した構成に加えてCRTの様な表示装
置やフロツピーデイスクの様な外部記憶装置、あるいは
キーボードの様な入力装置があつてもよいことは勿論で
ある。

第２図に画像データの一例を示してある。図示では、
ビツトイメージデータ（文字“A"のドツトパターン）８
は48ビツトx48ビツトの大きさを持ち、C.ROM5中に格納
されているものである。ここで、ある処理のため（例え
ば塗り潰しやスムージング等）、注目ビツト10の周囲８
方向の８ビツト（参照画素）が必要であるとする。すな
わち３ビツト×３ビツトの９個のビツト群の中のビツト
ａ〜ビツトｈがこれにあたる。

ビツトデータ読み出し回路７はビツト10をCPU1により
指定されると後述する定められた手順によりC.ROM5より
その回りのビツトａ〜ビツトｈを読みだし、自身のデー
タレジスタ11にセツトする。CPU1から見れば、ビツト10
の位置を計算して、ビツトデータ読み出し回路７に指定
するのみで、このデータレジスタ11を読み出すことによ
り必要なビツトａ〜ビツトｈの８ビツトデータを手に入
れることができる。

第３図にビツトデータ読み出し回路７の内部構成例を
示す。尚、説明が前後するがデータバス３のバス幅は８
ビツトとする。

図中、12は注目ビツト位置を含むバイトアドレスを指
定するためのバイトアドレスレジスタ、13はアドレス加
算値を記憶しているレジスタ群であり、本実施例では９
つの値を持つ。ここで９つの値と図示の“X"の値は、C.
ROM5の中でのビツトイメージデータ８の構成によるもの
である。実施例でのイメージデータは第４図に示すよう
に、48ビツト×48ドツトのデータに対して０〜287バイ
トまでのバイトアドレスがその左上バイトを起点として
右方向及び下方向に増加してゆくものと定義している。
このようにすると、レジスタ群13における“X"の値は
“6"となる。

15はセレクタであつて、４ビツトのセレクト信号SLA1
4に従い、レジスタ群13に保持された９つの値の中から
１つを選択する。16はアドレス加算機であつて、バイト
アドレスレジスタ12に保持されたアドレスとセレクタ15
によつて選択された値とを加算し、C.ROM5をアクセスす
るためのアドレスを生成する。

17はバイトアドレスレジスタ12で指定されたバイト中
の注目ビツト位置を指定するためのデータを記憶保持す
るビツト位置レジスタであり、０〜７の値で指定する。
18はシーケンサであり、各部を制御する信号を順次発生
し、処理を進めている。19はバスインタフエースであ
り、アドレスバス２とデータバス３を介して、C.ROM5を
アクセスする。このアクセスは、シーケンサ18より信号
線RQ20を介してのアクセス要求があると、アドレス加算
器16が生成したアドレスを用いて行なわれる。C.ROM5が
出力したデータ（８ビツト）はバスインタフエース19及
び内部データバス21DB0〜DB7を介して８個のデータセレ
クタ22−１〜22−８に入力される。セレクタ22−１は、
注目ビツト10に対して左上のビツト“a"のデータセレク
タであり、内部データバス21の８本の中からセレクト信
号線Sa0〜Sa2の３本（３ビツトあれば８ビツトの任意の
ビツト位置を指定できる）により指定された１本を選択
して出力する。他の７個のデータセレクタも同様な構成
となつている。入力の内部データバス21の８本は８個の
データセレクタ22−１〜22〜８に対して共通であるが、
セレクト信号線は各データセレクタに対して３本ずつで
構成され、結局のところ合計で24本のセレクト信号線23
がシーケンサ８から出力される。レジスタ11は８ビツト
構成でそれぞれに独立した８本のラツチ信号24を持つデ
ータレジスタであり、８個のデータセレクタ22−１〜22
−８からの出力は、８本のラツチ信号25により、一連の
シーケンサの中のビツト“a"〜“h"に対応する適切なシ
ーケンサでラツチされレジスタ11上に保持される。レジ
スタ11上に全てのデータが格納されるとシーケンサ８は
終了フラグ25にその旨の値をセツトしてCPU1に対してレ
ジスタ11上のデータの読み出しを要求する。

次に実際に処理におけるシーケンサ18の動作を第５図
及び第６図に示すような実際の例を用いて説明する。

尚、以下の説明では、バイト中のビツト位置を指定す
るとき、最左端のビツトを０番め、最右端のビツトを７
番めと呼ぶことにする。

第５図（Ａ）の例はビツトマツプ上のあるアドレス
“ADR"中の３番めのビツトを指定する場合である。図示
の例では、ビツトマツプの１ラインの水平方向の長さが
Ｘバイト長であるとすると、指定されたアドレス“ADR"
の１ライン上のバイトのアドレスは“ADR−X"、１ライ
ン下のバイトのアドレスは“ADR＋X"となる（C.ROMをア
クセスするときには“X"の値は“6"になることは既に説
明した）。

さて、このときCPU1によりバイトアドレスレジスタ12
にアドレス“ADR"の値が、ビツト位置レジスタ17にビツ
ト位置の値“3"がセツトされるとシーケンサ８は動作を
開始する。

動作順序は第５図（Ｂ）の通りである。

まず、C.ROM5への第１のアクセスとしてシーケンサ８
は選択信号SLA14を介してセレクタ15により、レジスタ
群13の“−X"の値を指定する。従つて、アドレス加算器
16の出力の値はバイトアドレスレジスタ12上の値“ADR"
との加算により、“ADR−X"となる。シーケンサ８が信
号線RQ20を介してバスインタフエース19に対してアクセ
スを要求すると、バスインタフエース19はアドレス“AD
R−X"によりC.ROM5のアクセスを行なう。C.ROM5中のア
ドレス“ADR−X"に対応する８ビツトのデータはデータ
バス３、バスインタフエース19及び内部データバス21を
介して８個のデータセレクタ22−１〜22−８にそれぞれ
入力される。

第５図（Ａ）中に示すように、アドレス“ADR"の３番
目のビツトをアクセスしようとしたときには、アドレス
“ADR−X"に対応するデータの中では２番め、３番め及
び４番めのビツトがそれぞれビツト“a",ビツト“b",ビ
ツト“c"として有効である。シーケンサ８はセレクタ22
−１の出力として２番めのビツトを選択するようセレク
ト信号線Sa0〜Sa2の３本を介して指示する。同様にセレ
クタ22−２には３番めのビツト、セレクタ22−３には４
番めのビツトを指示する。その、他の４つのセレクタ22
−４〜22−８へのセレクト信号線は任意でよい。

この後、シーケンサ８は各部の信号が安定するのを待
つたのち、８本のタツチ信号線LCHa〜ｈの内LCHa,LCHb,
LCHcを介してレジスタ11にラツチ信号を送る。これによ
り、ビツト“a",ビツト“b"及びビツト“c"のみのデー
タがレジスタ11の対応するビツト位置に格納されること
になる。すなわち、C.ROM5上のアドレス“ADR−X"のバ
イトデータのうち２番め、３番め及び４番めのビツトが
レジスタ11に格納されたことになる。

次の第２のアクセス段階（シーケンスナンバー“2"）
では、C.ROM5上のアドレス“ADR＋0"のバイトデータの
うち２番めのビツトがレジスタ11のビツトｈに、４番め
のビツトがビツトｄに格納される。最後に、第３のアク
セスとしてアドレス“ADR＋X"のバイトデータのうち２
番めのビツトがレジスタ１のビツトｇ、３番めのビツト
がビツトｆに、そして４番めのビツトがビツトｅに格納
される。こうして、３回のアクセスによりレジスタ11を
構成しているビツトａ〜ビツトｈに８ビツト全てが揃う
と、シーケンサ８は終了フラグ25をセツトしてCPU1にデ
ータの読み出しを要求して動作を終了する。

以上の処理は３回のメモリアクエスによって注目画素
10の回りの８画素（８ビツト）を読み込む例であつた
が、注目画素のビツト位置によつてはそれ以上の回数ア
クセスしなければならない場合がある。例えば、注目ビ
ツト位置がバイトの境界、すなわち、０番めや７番め等
のときである。

第６図（Ａ）は注目ビツトを７番めのビツトとした場
合を示してある。この場合、アクセスするバイトの数は
異なるが、第５図と同様に処理を進める。

すなわち、CPU1は、処理するビツトを含むバイトアド
レス“ADR"をバイトアドレスレジスタ12に、そして、そ
のバイトにおけるビツト位置“7"をビツト位置レジスタ
17にセツトすることで、シーケンサ８の動作を開始させ
る。

シーケンサ８の動作は第６図（Ｂ）に示す通りであ
る。

すなわち、C.ROM5への第１のアクセスとしてアドレス
“ADR−X"のバイトデータのうち６番めのビツトをレジ
スタ11のビツトａに、７番めのビツトをビツトｂに格納
する。

以下同様にして、合計６回のアクセスにより、レジス
タ11のビツトａ〜ビツトｈに８ビツトのデータを格納す
る。この後、シーケンサ８は終了フラグ25をセツトして
CPU1にデータの読み出しを要求して動作を終了する。

また、注目ビツトが或バイト中の０番目の位置になる
ときにも、上述した例とほぼ同様なシーケンスでその回
りの８ビツトデータを得ることができる。

第５図、第６図の例から明白なように、ビツト位置レ
ジスタ17へセツトされるビツト位置情報が確定すれば、
アクセスすべきアドレス群と、それに対応した格納すべ
きデータは一義的に決まる（ただし、そのアドレス群の
中でのアクセスする順位は任意でよい）。実施例では、
注目画素の隣接する８画素を取り込む例を説明したの
で、アクセスのシーケンスの手順は全部で３種類であ
る。

つまり、第５図（Ａ）、第６図（Ａ）の状態と注目画
素位置が０番目にあるときである。シーケンサ８は例え
ば第５図（Ｂ）等の処理を実現しさえすれば良いので簡
単にハードウエアで実現できる。

第７図は本実施例の処理手順を示すフローチヤートで
ある。

先ず、ステツプS1でバイトアドレスレジスタ12にアド
レスを、ビツト位置レジスタ17にビツト位置の値をセツ
トする。

次にひとつのアクセスシーケンスの始まりとして、ス
テツプS2でセレクタ15に与える選択信号SLA14によりバ
イトアドレスレジスタ12上のアドレス値に加算する値を
加算値レジスタ群13の中から選択し、加算器16によりア
クセスするアドレスを生成する。ステツプS3では、シー
ケンサ８はアクセス要求信号線RQ20を介してバスインタ
フエース19にアクセス要求を行なう。バスインタフエー
ス19はアドレスバス２にを介してステツプS2で生成した
アドレスを用いてC.ROM5をアクセスし、対応するバイト
データを読み込む。C.ROM5から読み出されたバイトデー
タはステツプS4でデータバス３及びバスインタフエース
19を介して８個のセレクタ22に入力される。シーケンサ
８はビツト位置レジスタ17上の値から、一義的に決めら
れるシーケンスに基づき、１回のC.ROM5へのアクセスの
際にレジスタ11のビツトａ〜ｈの中で有効なビツトに対
して格納すべきビツトをデータセレクト線23によりデー
タセレクタ22に指示する。次にステツプS5でビツトａ〜
ｈの中で有効なビツトを対応するラツチ信号24により、
レジスタ11上に保持させる。ステツプS2からステツプS5
までの動作が１回のC.ROM5へのアクセスを伴なうことと
なるが、ステツプS6で必要な回数のアクセスが行なわれ
てかどうかを判断する。この回数はビツト位置レジスタ
17上の値により一義的に決まる。第５図（Ａ）の例では
３回、第６図（Ａ）の例では６回である。

ステツプS6でまだ必要な回数が終了していなければ、
ステツプS2に戻つて処理を続ける。必要な回数のアクセ
スが終了していたならば、ステツプS7で終了フラグ25を
セツトしてCPU1にレジスタ11上のデータの引き取りを要
求する。ステツプS8でCPU1がレジスタ11上のデータを読
みこめば、一連の処理は終了する。

この第７図上のフローチヤートで、S2からS6までの処
理がシーケンサ８によつて起動される処理であり、ステ
ツプS1とステツプS8がCPU1によつて、すなわちソフトウ
エアによつて処理される部分である。

以上説明したように本実施例によれば、処理対象のビ
ツト位置を指定するのみで、あらかじめ定められた関係
するいくつかのビツトを所定のレジスタに格納してくれ
ることにより、ビツトマツプ上のデータ処理におれるう
ソフトウエアの負担を軽減することが可能となる。

尚、実施例では文字パターンをアクセスする場合を説
明したが、これに限定されるものではない。つまり、或
るビツト位置が与えられたとき、その周辺位置のビツト
情報を確かめるような装置に組み込むことが可能だから
である。

また、実施例ではメモリを８ビツト単位にアクセスす
る例を説明したが、一般にｎビツト単位にアクセスする
場合に適応できることは勿論のことである。

［発明の効果］ 以上説明したように本発明によれば、マイクロプロセ
ッサ等による上位処理が、所定ビット数単位にアクセス
可能なメモリ空間におけるアドレスとビット位置を指定
するだけで、指定されたアドレス中のビット位置の周囲
のビット群の情報を、ソフトウェアよりは遥かに高速に
得ることが可能になる。

この結果、注目画素の周辺の画素群の情報に基づいて
処理する２値画像の画像処理においては、その処理を単
純化させると共に、こと注目画素の周辺画素を取得する
までを高速なものとすることができる。

【図面の簡単な説明】

第１図は本実施例における情報処理装置の構成を示すブ
ロツク図、 第２図は本実施例における注目画素とその周辺の参照画
素群との関係を示す図、 第３図は第１図におけるビツトデータ読出し回路の構成
図、 第４図は本実施例で扱う画像データの構成を示す図、 第５図（Ａ）は注目ビツトがバイト中央部にあるときの
参照画素群の位置を示す図、 第５図（Ｂ）は第５図（Ａ）の参照画素群を読み込むた
めのシーケンスを示す図、 第６図（Ａ）は注目ビツトがバイトの端にあるときの参
照画素群の位置を示す図、 第６図（Ｂ）は第６図（Ａ）の参照画素群を読み込むた
めのシーケンスを示す図、 第７図は本実施例におけるデータ処理を示すフローチヤ
ートである。 図中、１……CPU、２……アドレスバス、３……データ
バス、４……プログラムROM（P.ROM）、５……キヤラク
タROM（C.ROM）、６……RAM、７……ビツトデータ読出
し回路、11……レジスタ、12……バイトアドレスレジス
タ、13……アドレス加算値レジスタ群、15……セレク
タ、16……アドレス加算器、17……ビツト位置レジス
タ、18……シーケンサ、19……バスインタフエース、22
……セレクタ、25……終了フラグである。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アクセスが所定ビット数単位であって、メ
   モリ空間中の注目ビットの周囲のビット群のデータを読
   み出して格納レジスタにセットするメモリアクセス回路
   であって、 前記注目ビットが含まれる前記所定ビット数に対するア
   ドレスがセットされるアドレスレジスタと、 前記注目ビットの前記所定ビット数におけるビット位置
   がセットされるビット位置レジスタと、 前記アドレスレジスタにセットされるアドレスのデータ
   の周囲の所定ビット数単位のデータを特定するオフセッ
   トアドレス群を記憶するオフセットアドレスレジスタ群
   と、 前記オフセットアドレスレジスタ群中の１つのオフセッ
   トアドレスと、前記アドレスレジスタにセットされたア
   ドレスとを加算して読み出しアドレスを発生するアドレ
   ス加算器と、 前記ビット位置レジスタにセットされるビット位置で決
   定される読み出し回数と各読み出しに使用するオフセッ
   トアドレスに従い、前記アドレス加算器で読み出しアド
   レスを発生し、前記所定数ビット単位のデータをメモリ
   より順次読み出すと共に、 各読み出しサイクル毎に、前記ビット位置レジスタにセ
   ットとされたビット位置に応じた有効ビットを、読み出
   されたデータから選択し、前記格納レジスタの該当する
   ビット位置に格納するシーケンサと を備えることを特徴とするメモリアクセス回路。
2. 【請求項２】前記所定ビット数及び前記格納レジスタは
   ８ビットであり、前記ビット位置レジスタにセットされ
   たビット位置がビット０乃至７中のビット０又は７であ
   る場合には前記読み出し回数は６回であり、セットされ
   たビット位置がビット１乃至６のいずれかである場合に
   は前記読み出し回数は３回であることを特徴とする請求
   項第１項に記載のメモリアクセス回路。