JPH03291767A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明はメモリアクセス方式、特にｎビット単位にデー
タを記憶しているメモリをアクセスするメモリアクセス
方式に関するものである。

「従来の技術］ 今日、ワードプロセッサやパーソナルコンピュータ等の
小型情報処理装置が広く普及しているが、最近では特に
これらの小型情報処理装置」二で画像を処理する場合が
多くなってきた。一般的に画像のデータは情報処理装置
内では画像の１ドツトを１ビツトに対応させたビットイ
メージとして扱われている。このビットイメージ化され
た画像に対して塗りつぶしや拡大、縮小、スムージング
などの一連の画像加工処理を行なう際には、処理対象の
１ビツトの他にその周囲のビットの情報も必要となる。

［発明が解決しようとしている課題］ 前記の様なビットイメージデータは２次元平面に展開さ
れた１つ１つが同等なビットの集合体であり、本来、バ
イトあるいはワードといった８ビツト、１６ビツトの区
切りとは無縁である。しかしながら通常のＣＰＵはデー
タをバイト（８ビツト）あるいはワードという単位で扱
う様構成されており、メモリ上に展開されたビットイメ
ージデータも例外ではない。

従ってＣＰＵがビットイメージデータ内のある１ビツト
の参照を行なう際には該ビットを含むバイト（或いはワ
ード）データのアドレスを計算し、さらに該バイトデー
タ中のビットの位置を求める必要がある。前述のように
塗りつぶし等の実際の処理においては関連する周囲のピ
ッ１〜情報が必要となるためソフトウェアの負担は少な
くない。さらにまた、対象ビットがバイト（ワード）デ
ータの境界にあるならば、アドレス計算はより複雑なも
のとなってしまう。最新のＣＰＵではビットイメージデ
ータの扱いを容易にするためビットフィールド命令をザ
ボートするものもあるが、ビットフィールド長の制限等
機能が不充分であったり、或いはコスト等のシステム構
成上の制約により、このようなＣＰＵを採用できない場
合が多い。

本発明はかかる課題に鑑みなされたものであり、指定さ
れたビットの関連する周囲のビット（群）を読み込むと
共に、それらをまとめた状態でマイクロプロセツサ等に
引き渡すことを可能にするメモリアクセス方式を提供し
ようとするものである。

［課題を解決するための手段］ この課題を解決するため本発明のｎビット単位にデータ
を記憶しているメモリをアクセスするメモリアクセス方
式は、以下に示す構成を備える。

前記メモリ中の注目ビットの存在するアドレスとして、
ｎビットを最小単位とする第１のア１〜レス及びｎビッ
ト中のビット位置を示す第２のアドレスを指定する指定
手段と、指定された前記第２のアドレスに基づいて、ｎ
ビットを最小単位とする相対アドレスを順次発生するア
ドレス発生手段と、該アドレス発生手段で発生したアド
レスと前記指定手段で指定された第］のアドレスとの合
成ア１〜レスに従って前記メモリを順次アクセスするア
クセス手段と、該アクセス手段で得られた各合成アドレ
スに対するｎビットデータ中の有効ピッ１〜情報を格納
する格納手段とを備える。

［作用］ かかる本発明の構成において、指定手段でメモリ中の注
目ビット位置を第１のアドレス及び第２のアドレスで指
定する。するとアドレス発生手段は、指定された第２の
アドレスに基づいて、ｎビットを最小単位とする相対ア
ドレスを順次発生ずる。この順次発生する相対アドレス
と前記指定手段で指定された第１のアドレスとの合成ア
ドレスに従って前記メモリを順次アクセスする。このア
クセスによって得られた各合成アドレスに対するｎビッ
トデータ中の有効ビット情報を格納手段で格納する。こ
の結果、格納手段に格納された内容を見ることで、注目
ビット位置に関するビット群を全て確かめることができ
る。

［実施例］ 以下、添付図面に従って本発明に係る実施例を詳細に説
明する。

第１図は本実施例のビットデータ読出し回路を含む情報
処理装置の構成を示すブロック図である。

図中、ｃｐｕｉは中央演算装置であり、アドレスバス２
により指定するアドレスのデータをデータバス３を介し
て授受する。Ｐ、ＲＯＭ４はプログラムを記憶している
ＲＯＭであり、ＣＰＵＩはこのＰ、ＲＯＭ４中のプログ
ラムを順次読みだして実行してゆく。またＣ、ＲＯＭ５
はキャラクタＲＯＭであり、文字フォントバクーン等の
画像データを記憶しである。ＲＡＭ６はＣＰＵ　１のワ
ークエリア等として用いられる。尚、このメモリの構成
は一例であり、Ｐ、ＲＯＭ４とＣ，ＲＯＭ５が同一チッ
プ内にあっても構わない。または、すべてＲＡＭの構成
であってもよい。詳細は後述するが、ビットデータ読出
し回路７は、本発明の特徴を成す部分である。このビッ
トデータ読み出し回路７内部のレジスタはＣＰＵ１から
アクセス可能な構成となっている。また、このビットデ
ータ読み出し回路７はＣ，ＲＯＭ５やＲＡＭ６上のデー
タをアドレスバス２とデータバス３を介して読み出し可
能になっている。

なお、第１図に示した構成に加えてＣＲＴの様な表示装
置やフロッピーディスクの様な外部記憶装置、あるいは
キーボードの様な入力装置があってもよいことは勿論で
ある。

第２図に画像データの一例を示しである。図示では、ビ
ットイメージデータ（文字°“Ａ”のドツトパターン）
８は４８ビツトｘ４８ビツトの大きさを持ち、Ｃ，ＲＯ
Ｍ５中に格納されているものである。ここで、ある処理
のため（例えば塗り潰しやスムージング等）、注目ビッ
ト１０の周囲８方向の８ビツト（参照画素）が必要であ
るとする。すなわち３ビツト×３ビツトの９個のビット
群の中のビットミルビットｈがこれにあたる。

ビットデータ読み出し回路７はビット１０をＣＰＵＩに
より指定されると後述する定められた手順によりＣ，Ｒ
ＯＭ５よりその回りのビットミルビットｈを読みだし、
自身のデータレジスタ１１にセットする。ＣＰＵＩから
見れば、ビット１゜の位置を計算して、ビットデータ読
み出し回路７に指定するのみで、このデータレジスタ１
１を読み出すことにより必要なビットミルビットｈの８
ビツトデータな手に入れることができる。

第３図にビットデータ読み出し回路７の内部構成例を示
す。尚、説明が前後するがデータバス３のバス幅は８ビ
ツトとする。

図中、１２は注目ビット位置を含むバイトアドレスを指
定するためのバイトアドレスレジスタ、１３はアドレス
加算値を記憶しているレジスタ群であり、本実施例では
９つの値を持つ。ここで９つの値と図示のＸ°°の値は
、Ｃ６ＲＯＭ５の中でのビットイメージデータ８の構成
によるものである。実施例でのイメージデータは第４図
に示すように、４８ドツト×４８ドツトのデータに対し
てＯ〜２８７バイトまでのバイトアドレスがその左上バ
イトを起点として右方向及び下方向に増加してゆくもの
と定義している。このようにすると、レジスタ群１３に
おける“Ｘ°゛の値は“６°“となる。

１５はセレクタであって、４ビツトのセレクト信号Ｓ　
Ｌ　Ａ　１４に従い、レジスタ群１３に保持された９つ
の値の中から１つを選択する。１６はアドレス加算機で
あって、バイトアドレスレジスタ１２に保持されたアド
レスとセレクタ１５によって選択された値とを加算し、
Ｃ，ＲＯＭ５をアクセスするためのアドレスを生成する
。

１７はパイ１〜アドレスレジスタ１２で指定されたバイ
ト中の注目ビット位置を指定するためのデータを記憶保
持するビット位置レジスタであり、０〜７の値で指定す
る。］８はシーケンサであり、各部を制御する信号を順
次発生し、処理を進めている。１９はバスインクフェー
スであり、アドレスバス２とデータバス３を介してＣ，
ＲＯＭ５をアクセスする。このアクセスは、シーケンサ
１８より信号線ＲＱ２０を介してのアクセス要求がある
と、アドレス加算器］６が生成したアドレスを用いて行
なわれる。Ｃ，ＲＯＭ５が出力したデータ（８ビツト）
はバスインタフェース１９及び内部データバス２１ＤＢ
Ｏ〜ＤＢ７を介して８個のデータセレクタ２２−１〜２
２−８に入力される。セレクタ２２−１は、注目ビット
１０に対して左上のピッド′ａ°°のデータセレクタで
あり、内部データバス２１の８本の中からセレクト信号
線ＳａＯ〜Ｓａ２の３本（３ビツトあれば８ビツトの任
意のビット位置を指定できる）により指定された１本を
選択して出力する。他の７個のデータセレクタも同様な
構成となっている。入力の内部データバス２１の８本は
８個のデータセレクタ２２−１〜２２〜８に対して共通
であるが、セレクト信号線は各データセレクタに対して
３本ずつで構成され、結局のところ合計で２４本のセレ
クト信号線２３がシーケンサ８から出力される。レジス
タ１１は８ビツト構成でそれぞれに独立した８本のラッ
チ信号２４を持つデータレジスタであり、８個のデータ
セレクタ２２−１〜２２−８からの出力は、８本のラッ
チ信号２５により、一連のシーケンサの中のビット　ａ
　〜“ｈ”に対応する適切なシーケンサでラッチされレ
ジスタ１１上に保持される。レジスタ１１上に全てのデ
ータが格納されるとシーケンサ８は終了フラグ２５にそ
の旨の値をセットしてＣＰＵＩに対してレジスタ１１上
のデータの読み出しを要求する。

次に実際に処理におけるシーケンサ１８の動作を第５図
及び第６図に示すような実際の例を用いて説明する。

尚、以下の説明では、バイト中のビット位置を指定する
とき、最左端のビットを０番め、最右端のビットを７番
めと呼ぶことにする。

第５図（Ａ）の例はビットマツプ上のあるアドレス°”
　Ａ　Ｄ　Ｒ”中の３番めのビットを指定する場合であ
る。図示の例では、ビットマツプの１ラインの水平方向
の長さがＸバイト長であるとすると、指定されたアドレ
ス゛’ＡＤＨ”の１ライン上のバイトのアドレスは°’
ＡＤＲ−Ｘ”　　１ライン下のバイトのアドレスは“’
ＡＤＲ＋Ｘ”となる（Ｃ，ＲＯＭをアクセスするときに
は“ｘｏｏの値は“６°°になることは既に説明した）
。

さて、このときＣＰＵ　１によりバイトアドレスレジス
タ１２にアドレス゛’ＡＤＨ”の値が、ビット位置レジ
スタ１７にビット位置の値“′３°゛がセットされると
シーケンサ８は動作を開始する。

動作順序は第５図（Ｂ）の通りである。

まず、Ｃ，ＲＯＭ５への第１のアクセスとしてシーケン
サ８は選択信号５ＬＡ１４を介してセレクタ１５により
、レジスタ群１３の“”　−ｘ　”の値　５ を指定する。従って、アドレス加算器１６の出力の値は
バイトアドレスレジスフ１２上の値”　Ａ　ＤＨ”　と
の加算により、“Ａ　Ｄ　Ｈ−Ｘ　”　となる。

シーケンサ８が信号！Ｉ　ＲＱ　２０を介してバスイン
タフェース１９に対してアクセスを要求すると、バスイ
ンタフェース１９はアドレス゛ＡＤＲＸ°°によりＣ，
ＲＯＭ５のアクセスを行なう。

Ｃ，ＲＯＭ５中のアドレス゛’ＡＤＨ−Ｘ”に対応する
８ビツトのデータはデータバス３、バスインタフェース
１９及び内部データバス２１を介して８個のデータセレ
クタ２２−１〜２２−８にそれぞれ入力される。

第５図（Ａ）中に示すように、アドレス°’ＡＤＨ”の
３番目のビットをアクセスしようとしたときには、アド
レス゛Ａ　Ｄ　Ｒ−Ｘ　”に対応するデータの中では２
番め、３番め及び４番めのビットがそれぞれビット“ａ
　、ビット“ｂｏｏ、ビットｃ　”として有効である。

シーケンサ８はセレクタ２２−１の出力として２番めの
ビットを選択するようセレクト信号線ＳａＯ〜Ｓａ２の
３本を介して指示する。同様にセレクタ２２−２には３
番めのビット、セレクタ２２−３には４番めのビットを
指示する。その、他の４つのセレクタ２２−４〜２２−
８へのセレクト信号線は任意でよい。

この後、シーケンサ８は各部の信号が安定するのを待っ
たのち、８本のラッチ信号線ＬＣＨａ〜ｈの内ＬＣＨａ
、ＬＣＨｂ、ＬＣＨｃを介してレジスタ１１にラッチ信
号を送る。これにより、ピッドａ　　ピッドｂ″及びピ
ッドｃ　”のみのデータがレジスタ１１の対応するビッ
ト位置に格納されることになる。すなわち、Ｃ，ＲＯＭ
５上のアドレス“”ＡＤＨ−Ｘ”のバイトデータのうち
２番め、３番め及び４番めのビットがレジスタ１１に格
納されたことになる。

次の第２のアクセス段階（シーケンスナンバー゛２°°
）では、Ｃ，ＲＯＭ５上のアドレス“’ＡＤＨ＋　Ｏ”
のバイトデータのうち２番めビットがレジスタ１１のビ
ットｈに、４番めのビットがビットｄに格納される。最
後に、第３のアクセスとしてアドレス°’ＡＤＨ＋Ｘ”
のバイトデータのうち２番めのビットがレジスタ１１の
ビットｇ、３番めのビットがビットｆに、そして４番め
のビットがビットｅに格納される。こうして、３回のア
クセスによりレジスタ１１を構成しているビットミルビ
ットｈに８ビツト全てが揃うと、シーケンサ８は終了フ
ラグ２５をセットしてＣＰＵ　１にデータの読み出しを
要求して動作を終了する。

以上の処理は３回のメモリアクセスによって注目画素１
０の回りの８画素（８ピツ１〜）を読み込む例であった
が、注目画素のビット位置によってはそれ以上の回数ア
クセスしなければならない場合がある。例えば、注目ビ
ット位置がバイトの境界、すなわち、０番めや７番め等
のときである。

第６図（Ａ）は注目ビットを７番めのビットとした場合
を示しである。この場合、アクセスするバイトの数は異
なるが、第５図と同様に処理を進める。

すなわち、ＣＰＵ　１は、処理するビットを含むバイト
アドレス“’ＡＤＨ’“をバイトアドレスレジスタ１２
に、そして、そのバイトにおけるビット位置”　７　”
をビット位置レジスタ１７にセットすることで、シーケ
ンサ８の動作を開始させる。

シーケンサ８の動作は第６図（Ｂ）に示す通りである。

すなわぢ、Ｃ，ＲＯＭ５への第１のアクセスとしてアド
レス°°△ＤＲ−Ｘ“のバイトデータのうち６番めのビ
ットをレジスタ１１のビットａに、７番めのピッ１〜を
ビットｂに格納する。

以下同様にして、合計６回のアクセスにより、レジスタ
１１のビットミルビットｈに８ビツトのデータを格納す
る。この後、シーケンサ８は終了フラグ２５をセットし
てＣＰＵＩにデータの読み出しを要求して動作を終了す
る。

また、注目ビットが或バイト中の０番目の位置になると
きにも、上述した例とほぼ同様なシーケンスでその回り
の８ビツトデータな得ることができる。

第５図、第６図の例から明白なように、ビット位置レジ
スタ１７ヘセツトされるビット位置情報が確定すれば、
アクセスすべきアドレス群と、そ　０ れに対応した格納すべきデータは一義的に決まる（ただ
し、そのアドレス群の中でのアクセスする順位は任意で
よい）。実施例では、注目画素の隣接する８画素を取り
込む例を説明したので、アクセスのシーケンスの手順は
全部で３種類である。

つまり、第５図（Ａ）、第６図（Ａ）の状態と注目画素
位置が０番目にあるときである。シーケンサ８は例えば
第５図（Ｂ）等の処理を実現しさえすれば良いので簡単
にハードウェアで実現できる。

第７図は本実施例の処理手順を示すフローチャートであ
る。

先ず、ステップＳ１でバイトアドレスレジスタ１２にア
ドレスを、ビット位置レジスタ１７にビット位置の値を
セットする。

次にひとつのアクセスシーケンスの始まりとして、ステ
ップＳ２でセレクタ１５に与える選択信号５ＬＡ１４に
よりバイトアドレスレジスタ１２上のアドレス値に加算
する値を加算値レジスタ群１３の中から選択し、加算器
１６によりアクセスするアドレスを生成する。ステップ
Ｓ３では、シーケンサ８はアクセス要求信号線ＲＱ２０
を介してバスインタフェース１９にアクセス要求を行な
う。バスインタフェース１９はアドレスバス２にを介し
てステップＳ２で生成したアドレスを用いてＣ，ＲＯＭ
５をアクセスし、対応するバイトデータを読み込む。Ｃ
，ＲＯＭ５から読み出されたバイトデータはステップＳ
４でデータバス３及びバスインタフェース１９を介して
８個のセレクタ２２に人力される。シーケンサ８はピッ
１ル位置レジスフ１フ上の値から、一義的に決められる
シーケンスに基づき、１回のＣ，ＲＯＭ５へのアクセス
の際にレジスタ１１のビットａ　−ｈの中で有効なビッ
トに対して格納すべきビットをデータセレクト線２３に
よりデータセレクタ２２に指示する。次にステップＳ５
でビットａ〜ｈの中で有効なビットを対応するラッチ信
号２４により、レジスタ１１上に保持させる。ステップ
Ｓ２からステップＳ５までの動作が１回のＣ，ＲＯＭ５
へのアクセスを伴なうこととなるが、ステップＳ６で必
要な回数のアクセスが行なわれてかどうかを判断する。

この回数はビット位置レジスタ１７上の値により一義的
に決まる。第５図（Ａ）の例では３回、第６図（Ａ）の
例では６回である。

ステップＳ６でまだ必要な回数が終了していなければ、
ステップＳ２に戻って処理を続ける。必要な回数のアク
セスが終了していたならば、ステップＳ７で終了フラグ
２５をセットしてＣＰＵＩ　３ にレジスタ１１上のデータの引き取りを要求する。ステ
ップＳ８でＣＰＵＩがレジスタ１１上のデータを読みこ
めば、一連の処理は終了する。

この第７図上のフローチャートで、Ｓ２から８６までの
処理がシーケンサ８によって起動される処理であり、ス
テップＳ１とステップＳ８がＣＰＵ１によって、すなわ
ちソフトウェアによって処理される部分である。

以上説明したように本実施例によれば、処理対象のビッ
ト位置を指定するのみで、あらかじめ定められた関係す
るいくつかのビットを所定のレジスタに格納してくれる
ことにより、ビットマツプ上のデータ処理におれるソフ
トウェアの負担を軽減することが可能となる。

尚、実施例では文字パターンをアクセスする場合を説明
したが、これに限定されるものではな　４ い。つまり、成るビット位置が与えられたとき、その周
辺位置のビット情報を確かめるような装置に組み込むこ
とが可能だからである。

また、実施例ではメモリを８ビット単位にアクセスする
例を説明したが、一般にｎビット単位にアクセスする場
合に適応できることは勿論のことである。

［発明の効果］ 以上説明したように本発明によれば、指定されたビット
の関連する周囲のビット（群）を読み込むと共に、それ
らをまとめた状態でマイクロプロセッサ等に引き渡すの
で、マイクロプロセッサ等を負担を軽減させることが可
能となる。

【図面の簡単な説明】

第１図は本実施例における情報処理装置の構成を示すブ
ロック図、 第２図は本実施例における注目画素とその周辺の参照画
素群との関係を示す図、 第３図は第１図におけるビットデータ読出し回路の構成
図、 第４図は本実施例で扱う画像データの構成を示寸図、第
５図（Ａ）は注目ビットがバイト中央部にあるときの参
照画素群の位置を示す図、 第５図（Ｂ）は第５図（Ａ）の参照画素群を読み込むた
めのシーケンスを示す図、 第６図（Ａ）は注目ビットがバイトの端にあるときの参
照画素群の位置を示す図、 第６図（Ｂ）は第６図（Ａ）の参照画素篩を読み込むた
めのシーケンスを示す図、 第７図は本実施例におけるデータ処理を示すフローチャ
ートである。 図中、１・・・ＣＰＵ、２・・・アドレスバス、３・・
・データバス、４・・・プログラムＲＯＭ　（Ｐ、ＲＯ
Ｍ）、５・・・キャラクタＲＯＭ　（Ｃ，ＲＯＭ）、６
・・・ＲＡＭ、７・・・ビットテーク読出し回路、１１
・・・レジスタ、１２・・・バイトアドレスレジスタ、
１３・・・アドレス加算値レジスタ群、１５・・・セレ
クタ、１６・・・アドレス加算器、１７・・・ビット位
置レジスタ、１８・・・シーケンサ、１９・・・バスイ
ンタフェース、２２・・・セレクタ、２５・・・終了フ
ラグである。 　７ 第 図 ４８じ、７ト 第 図 ＝６６２

Claims (1)

1. 【特許請求の範囲】 ｎビット単位にデータを記憶しているメモリをアクセス
   するメモリアクセス方式において、前記メモリ中の注目
   ビットの存在するアドレスとして、ｎビットを最小単位
   とする第１のアドレス及びｎビット中のビット位置を示
   す第２のアドレスを指定する指定手段と、 指定された前記第２のアドレスに基づいて、ｎビットを
   最小単位とする相対アドレスを順次発生するアドレス発
   生手段と、 該アドレス発生手段で発生したアドレスと前記指定手段
   で指定された第１のアドレスとの合成アドレスに従つて
   前記メモリを順次アクセスするアクセス手段と、 該アクセス手段で得られた各合成アドレスに対するｎビ
   ットデータ中の有効ビット情報を格納する格納手段とを
   備えることを特徴とするメモリアクセス方式。