JPS5839372A - 画像メモリのアドレツシング方式 - Google Patents
画像メモリのアドレツシング方式Info
- Publication number
- JPS5839372A JPS5839372A JP56137492A JP13749281A JPS5839372A JP S5839372 A JPS5839372 A JP S5839372A JP 56137492 A JP56137492 A JP 56137492A JP 13749281 A JP13749281 A JP 13749281A JP S5839372 A JPS5839372 A JP S5839372A
- Authority
- JP
- Japan
- Prior art keywords
- axis
- address
- register
- data
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Character Discrimination (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は画像メモリ上の指定されたアドレスの画像デー
タに対するアクセス時−を短縮できる画像メモリの７ド
レツシング方式に関するものである。
タに対するアクセス時−を短縮できる画像メモリの７ド
レツシング方式に関するものである。
従来、光学式文字ｍ板装置（ＯＣＲ）等におｉて、帳表
から銃堰った画像データ社一旦絢像メモリに（１） 格納されるが、メモリ内の画像データのアドレスと帳票
上の位置とが異なるため、帳票上のある位置のデータに
アクセスするに杜、第１図に示すように中央処理装置（
ＣＰＵ）１でアドレス変換の演算を行ない、このアドレ
スをメモリアドレスレジスタ２に格納し喪後、画像メモ
リ３にアクセスしていた。この方式で紘アクセスに時間
、がかかル、かつＣＰＵの負担も重くなるという欠点が
あった。
から銃堰った画像データ社一旦絢像メモリに（１） 格納されるが、メモリ内の画像データのアドレスと帳票
上の位置とが異なるため、帳票上のある位置のデータに
アクセスするに杜、第１図に示すように中央処理装置（
ＣＰＵ）１でアドレス変換の演算を行ない、このアドレ
スをメモリアドレスレジスタ２に格納し喪後、画像メモ
リ３にアクセスしていた。この方式で紘アクセスに時間
、がかかル、かつＣＰＵの負担も重くなるという欠点が
あった。
本発明の目的は画像メモリ上の指定されたアドレス０ｊ
ｉｉｉ像データに対するアクセス時間が短縮できゐ１ｉ
ｉｉ＊メモリのアドレッシング方式を提供することであ
る。
ｉｉｉ像データに対するアクセス時間が短縮できゐ１ｉ
ｉｉ＊メモリのアドレッシング方式を提供することであ
る。
前記目的音達成するため、本発明の画像メモリのアドレ
ッシング方式紘Ｘ軸アドレスレジスタとＹ軸アドレスレ
ジスタと諌両アドレスレジスタのうち何れか一方のレジ
スタの内容をシフトさせる回路を具え、Ｘ軸アドレス、
Ｙ軸アドレスを与えることによｎ＊＊メ毫す上ｏｎ像デ
ータの指定されたアドレスのデータをアクセスできるよ
うにしたことを特徴とするものｅ′４）る。
ッシング方式紘Ｘ軸アドレスレジスタとＹ軸アドレスレ
ジスタと諌両アドレスレジスタのうち何れか一方のレジ
スタの内容をシフトさせる回路を具え、Ｘ軸アドレス、
Ｙ軸アドレスを与えることによｎ＊＊メ毫す上ｏｎ像デ
ータの指定されたアドレスのデータをアクセスできるよ
うにしたことを特徴とするものｅ′４）る。
（２）
以下本発明を実施例につき詳述する。
第２図は本発明の帳票読取ｐの概略説明図である。
同図にお−て、帳票４の絖堆領域５内の文字４に対し縦
軸にＹ座標、横軸にＸ座標が与えられる。
軸にＹ座標、横軸にＸ座標が与えられる。
Ｙ座標の蝦大値）’、＋１は読取素子によって決ま）Ｃ
ＯＤを使った装置では３２．６４．１２８．２５４等に
とｐ１Ｙ軸方向の各座標性８ビットずつのコードとして
画像メモリＳに格納される。
ＯＤを使った装置では３２．６４．１２８．２５４等に
とｐ１Ｙ軸方向の各座標性８ビットずつのコードとして
画像メモリＳに格納される。
いま、読取領域５のＹ軸座標を簡単０ため１１．８＝３
２ とし任意の座標ｘ−１０，ｙｘ５の画像メモリ３に
対するアドレッシングを考える。
２ とし任意の座標ｘ−１０，ｙｘ５の画像メモリ３に
対するアドレッシングを考える。
従来の方式ではＣＯＤ読取９座＊（ｘ、ｙ）から！×４
＋ｙのメモリアドレス値がＣＰＵＩで演算され、１６ビ
ツトのアドレスレジスタ２に格納される。この場合、Ｃ
ＰＵ１におけるアドレス変換の演算に最も時間を要しか
つ、ＣＰＵの負担となっていた。
＋ｙのメモリアドレス値がＣＰＵＩで演算され、１６ビ
ツトのアドレスレジスタ２に格納される。この場合、Ｃ
ＰＵ１におけるアドレス変換の演算に最も時間を要しか
つ、ＣＰＵの負担となっていた。
本発明でａｃＰＵｌで演算することなく、Ｘ軸座標ＸＩ
Ｙ軸座１１ｙを直接に８ビツトアドレスレジスタに格
納し、その一方を必要なだけシフトして合（５） ある。すなわち、ＣＰＵ演算演算０艮ｐフトすることに
よルアク竜ス時閲を短縮しＣＰＨの負担をなくしたもの
である。
Ｙ軸座１１ｙを直接に８ビツトアドレスレジスタに格
納し、その一方を必要なだけシフトして合（５） ある。すなわち、ＣＰＵ演算演算０艮ｐフトすることに
よルアク竜ス時閲を短縮しＣＰＨの負担をなくしたもの
である。
第５ｗＡは上述の手順を実現する本発明の詳細な説明図
である。
である。
同Ｅにおｉて、ＣＰＵＩよ６ｘ軸座標、Ｙ軸座標をそれ
ぞれ８ビツトＸ軸アドレスレジスタ１１．Ｙ軸アドレス
レジスメ１２に格納ＬＡＸ軸アドアドレスレジスタ１１
０内容６ビツトのシフト回路１５の上位に入れ、所定桁
数だけ右シフトする。この所定桁数紘Ｙ軸座標の最大桁
数とＹ軸アドレスレジスタ１２０８ビット、との差０桁
数とする。シフト回路１３とＹ軸アドレスレジスタ１２
Ｃ）内容をＯＲ回路１４を介して画像メモリｓＯ上位と
下位に格納する。
ぞれ８ビツトＸ軸アドレスレジスタ１１．Ｙ軸アドレス
レジスメ１２に格納ＬＡＸ軸アドアドレスレジスタ１１
０内容６ビツトのシフト回路１５の上位に入れ、所定桁
数だけ右シフトする。この所定桁数紘Ｙ軸座標の最大桁
数とＹ軸アドレスレジスタ１２０８ビット、との差０桁
数とする。シフト回路１３とＹ軸アドレスレジスタ１２
Ｃ）内容をＯＲ回路１４を介して画像メモリｓＯ上位と
下位に格納する。
第２図の例にりｉて説明すると、Ｘ軸座標Ｘ＝１０に対
しＸ軸アドレスレジスタ１１に格納される８ビツトアド
レスは＠００００１０１０” 、Ｙｍ座１１Ａｙ＝５に
対しＹ軸アドレスレジスタ１２に格納される８ビツトレ
ジスタは＠０００００１０１”である。ｙ、ヨ＝６２（
４） であるから最大桁数は６ビツトとなシ、シフト回路１５
でＸ軸アドレスを２ビツト右シフトすればよい、その結
果、画像メモリ５に格納されるアドレスは１４ビツトで
示され、＠００００１０１００００１０１”となる。こ
れ＃ｉ従来例におｉてＣＰＵＩで演算し良緒果を上位、
下位に格納したアドレスレジスタ２の内容と同じである
。
しＸ軸アドレスレジスタ１１に格納される８ビツトアド
レスは＠００００１０１０” 、Ｙｍ座１１Ａｙ＝５に
対しＹ軸アドレスレジスタ１２に格納される８ビツトレ
ジスタは＠０００００１０１”である。ｙ、ヨ＝６２（
４） であるから最大桁数は６ビツトとなシ、シフト回路１５
でＸ軸アドレスを２ビツト右シフトすればよい、その結
果、画像メモリ５に格納されるアドレスは１４ビツトで
示され、＠００００１０１００００１０１”となる。こ
れ＃ｉ従来例におｉてＣＰＵＩで演算し良緒果を上位、
下位に格納したアドレスレジスタ２の内容と同じである
。
以上ｌ！明したように、本発明によれば、ＣＰＵセ演算
することなく、Ｘ軸座標、Ｙ軸座標をＸ軸アドレスレジ
スタとＹ軸アドレスレジスタにそれぞれ格納し、いずれ
か一方のレジスタの内容を所定桁数だけシフトさせて合
成するものである。これによｊ）ＣＰＵでアドレス変換
をするための演算時間を省くことができるから、指定さ
れたデータのアクセス時間が短縮されるとともに、ＣＰ
Ｕの負担を軽減するのに役立つものである。
することなく、Ｘ軸座標、Ｙ軸座標をＸ軸アドレスレジ
スタとＹ軸アドレスレジスタにそれぞれ格納し、いずれ
か一方のレジスタの内容を所定桁数だけシフトさせて合
成するものである。これによｊ）ＣＰＵでアドレス変換
をするための演算時間を省くことができるから、指定さ
れたデータのアクセス時間が短縮されるとともに、ＣＰ
Ｕの負担を軽減するのに役立つものである。
１１１図は従来例の説ｆ１４Ｅ％第２図は本発明の帳票
読取）の概略説明図、嬉３図は本発明の実施例の構成を
示す説明図であ〕、図中、１はＣＰＵ、５（５） はｇＩＬ１１１！メモリ、１１はＸ軸アドレスレジスタ
、１２ａＹ軸アドレスレジスタ、１５はシフト回路、１
４はＯＲ回路を示す。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 重 （６）
読取）の概略説明図、嬉３図は本発明の実施例の構成を
示す説明図であ〕、図中、１はＣＰＵ、５（５） はｇＩＬ１１１！メモリ、１１はＸ軸アドレスレジスタ
、１２ａＹ軸アドレスレジスタ、１５はシフト回路、１
４はＯＲ回路を示す。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 重 （６）
Claims (1)
- 画像データを格納する画像メモリのアドレッシング方式
において、Ｘ軸アドレスレジスタとＹ軸アドレスレジス
タと該両アドレスレジスタの５ち伺れか一方のレジスタ
の内容をシフトさせる一路を具え、Ｘ軸アドレス、Ｙ軸
アドレスを与えることによ多画像メモリ上のｍ像データ
の指定されたアドレスのデータをアクセスで龜ゐように
したことを特徴とする画像メモリのアドレッシング方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137492A JPS5839372A (ja) | 1981-09-01 | 1981-09-01 | 画像メモリのアドレツシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137492A JPS5839372A (ja) | 1981-09-01 | 1981-09-01 | 画像メモリのアドレツシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839372A true JPS5839372A (ja) | 1983-03-08 |
Family
ID=15199911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137492A Pending JPS5839372A (ja) | 1981-09-01 | 1981-09-01 | 画像メモリのアドレツシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839372A (ja) |
-
1981
- 1981-09-01 JP JP56137492A patent/JPS5839372A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5839372A (ja) | 画像メモリのアドレツシング方式 | |
| JP3187035B2 (ja) | メモリアクセス回路 | |
| JPS6382530A (ja) | 半導体記憶装置 | |
| JPS5844551A (ja) | デ−タ書込み制御方式 | |
| JPS5851330A (ja) | 文字処理装置 | |
| JPS59161729A (ja) | デイスプレイ装置 | |
| JPS62106554A (ja) | 小型電子機器 | |
| JPH0216665A (ja) | データ転送装置 | |
| JPS61264425A (ja) | 記憶回路 | |
| JPH01128143A (ja) | マイクロコンピュータシステム | |
| JPH0547867B2 (ja) | ||
| JPS58166581A (ja) | メモリのアドレツシング方式 | |
| JPS62296231A (ja) | マイクロプログラム処理装置におけるサブル−チン処理方式 | |
| JPH0812637B2 (ja) | アドレス変換方式 | |
| JPS5870276A (ja) | ビデオメモリの書込み，読出し方法 | |
| JPS6151192A (ja) | グラフ表示装置 | |
| JPH01136255A (ja) | アドレス変換装置 | |
| JPS59165176A (ja) | 画像処理装置 | |
| JPS5998254A (ja) | アドレス回路 | |
| JPS5827510B2 (ja) | 表示制御方法 | |
| JPH01112355A (ja) | データ転送制御装置 | |
| JPS6385927A (ja) | グラフイツクスイメ−ジ表示装置 | |
| JPS5817993B2 (ja) | 情報処理装置 | |
| JPS61161545A (ja) | デ−タ処理システム | |
| JPS62242251A (ja) | ビツトマツプメモリ |