JPS5827510B2 - 表示制御方法 - Google Patents
表示制御方法Info
- Publication number
- JPS5827510B2 JPS5827510B2 JP53117864A JP11786478A JPS5827510B2 JP S5827510 B2 JPS5827510 B2 JP S5827510B2 JP 53117864 A JP53117864 A JP 53117864A JP 11786478 A JP11786478 A JP 11786478A JP S5827510 B2 JPS5827510 B2 JP S5827510B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- refresh memory
- display
- pure
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は、表示装置、特に表示用画面を作成するに好適
な、図形複写機能を持った表示装置の表示制御方法に関
する。
な、図形複写機能を持った表示装置の表示制御方法に関
する。
第1図に従来のCRT表示装置の構成図を示す。
CPU(中央処理装置)はインターフェイス回路11を
介してマイクロコンピュータ12、マイクロプログラム
メモリ13、リフレッシュメモリ14、バッファ15と
の間でインターフェイスしている。
介してマイクロコンピュータ12、マイクロプログラム
メモリ13、リフレッシュメモリ14、バッファ15と
の間でインターフェイスしている。
ABはアドレスバス、DBはデータバスである。
更に、リフレッシュメモリ14はタイミング制御回路1
6によって制御されている。
6によって制御されている。
リフレッシュメモリ14のデータはバッファ15を介し
て映像信号形成回路17に送られてビデオ信号に変換さ
れ、CRT本体であるピュア18上に表示される。
て映像信号形成回路17に送られてビデオ信号に変換さ
れ、CRT本体であるピュア18上に表示される。
バッファ15はリフレッシュメモリ14への書込みデー
タ用の一時記憶用としても用いられている。
タ用の一時記憶用としても用いられている。
これは、データバスDBによって行ワれる。
マイクロコンピュータ12、マイクロプログラムメモリ
13は、リフレッシュメモリ14の書込み、読出し動作
をマイクロプログラムレベルで制御するために設けられ
ている。
13は、リフレッシュメモリ14の書込み、読出し動作
をマイクロプログラムレベルで制御するために設けられ
ている。
尚、AO〜A1919はアドレスを示している。
かかる従来のCRT表示装置においては、ピュア上のあ
る一部分に表示された図形を他の場所に複写する機能は
持っていなかった。
る一部分に表示された図形を他の場所に複写する機能は
持っていなかった。
表示画面を作成したり、部分的に手を加えたりする場合
は、専用のソフトウェアを用意するか又は、表示プログ
ラムを変更しなげればならなかった。
は、専用のソフトウェアを用意するか又は、表示プログ
ラムを変更しなげればならなかった。
従って、専用のソフトウェアの場合は、計算機側に大き
なメモリーを必要とするために他のプログラムに影響を
与えるし、表示プログラムの変更の場合は、非常に手間
がかかるという欠点があった。
なメモリーを必要とするために他のプログラムに影響を
与えるし、表示プログラムの変更の場合は、非常に手間
がかかるという欠点があった。
本発明の目的は、簡単に複写を行うことを可能にした表
示制御方法を提供するものである。
示制御方法を提供するものである。
本発明の要旨は、複写機能を独自に処理可能とする構成
を採用した点にある。
を採用した点にある。
以下、本発明を総括して述べよう。
CRT表示内にあるリフレッシュメモリには、画素メモ
リのアドレス(画素コード)と表示色などの表示制御情
報(制御コード)とがピュア上の画素単位にピュア上の
縦横アドレスに対応して記憶されている。
リのアドレス(画素コード)と表示色などの表示制御情
報(制御コード)とがピュア上の画素単位にピュア上の
縦横アドレスに対応して記憶されている。
ピュアーにの縦横アドレスは、何もしなげればそのまま
リフレッシュメモリの縦横アドレスと一致している。
リフレッシュメモリの縦横アドレスと一致している。
ピュア上への実際の表示は、リフレッシュメモリの内容
をバッファにとり出しこれを映像信号形成回路を通して
ピュアに送りだすことによって行なわれており、ここで
リフレッシュメモリの縦横アドレスを一時的に変換して
やれば、ピュア上の縦横アドレスとリフレッシュメモリ
の縦横アドレスとを不一致にさせることができる。
をバッファにとり出しこれを映像信号形成回路を通して
ピュアに送りだすことによって行なわれており、ここで
リフレッシュメモリの縦横アドレスを一時的に変換して
やれば、ピュア上の縦横アドレスとリフレッシュメモリ
の縦横アドレスとを不一致にさせることができる。
すなわち、ピュア上の縦横アドレスは、複写先のアドレ
スに、リフレッシュメモリの縦横アドレスは、複写元の
アドレスにすれば、良いことがわかる。
スに、リフレッシュメモリの縦横アドレスは、複写元の
アドレスにすれば、良いことがわかる。
第2図は本発明の実施例を示す図である。
まず、31はCPUと通信するためのインターフェイス
回路、AB及びDBは、いずれもインターフェイス回路
31に結合された、それぞれアドレス及びデータバスで
ある。
回路、AB及びDBは、いずれもインターフェイス回路
31に結合された、それぞれアドレス及びデータバスで
ある。
アドレスバスAB及びデータバスDBには、マイクロプ
ログラムメモリ33に記憶されたマイクロプログラムに
従って、リフレッシュメモリ34の画素単位の制御コー
ド及び画素コード等の書き換え制御動作を実行するマイ
クロコンピュータ32が接続されている。
ログラムメモリ33に記憶されたマイクロプログラムに
従って、リフレッシュメモリ34の画素単位の制御コー
ド及び画素コード等の書き換え制御動作を実行するマイ
クロコンピュータ32が接続されている。
アドレスAO〜A1919を有するリフレッシュメモリ
34は、アドレスバスABに結合されており、タイミン
グ回路36からのタイミング信号で1駆動されると共に
、複写制御回路40からのリフレッシュメモリアドレス
V’i 、 H’iとタイミング制御回路36からのタ
イミング信号により駆動される様になっている。
34は、アドレスバスABに結合されており、タイミン
グ回路36からのタイミング信号で1駆動されると共に
、複写制御回路40からのリフレッシュメモリアドレス
V’i 、 H’iとタイミング制御回路36からのタ
イミング信号により駆動される様になっている。
又、リフレッシュメモリ34は、データバッファ35を
介して一方では、データバスDBに結合され、他方では
、映像信号形成回路37に結合されている。
介して一方では、データバスDBに結合され、他方では
、映像信号形成回路37に結合されている。
この回路37は、バッファ35かも送出される表示用デ
ータ(制御コードと画素コード)を合成して映像信号を
形成するものであり、映像信テ幻ま、ピュア38に送出
される。
ータ(制御コードと画素コード)を合成して映像信号を
形成するものであり、映像信テ幻ま、ピュア38に送出
される。
ピュア38は、CRTディスプレイを備え、そのCRT
画面に映像信号の内容を可視表示ずろものである。
画面に映像信号の内容を可視表示ずろものである。
尚、第2図の例は、CRT画面の表示容量が1920文
字の場合を示している。
字の場合を示している。
以上の構成で、第1図の従来例との最大の相異点は、複
写制御回路40を設けたことにある。
写制御回路40を設けたことにある。
この複写制御回路40は、前述したように、タイミング
制御回路36からアドレスデータVi 、 Hiを受
信し、リフレッシュメモリ34への新規のアドレスV’
i 、 H’i 指定を行う点にある。
制御回路36からアドレスデータVi 、 Hiを受
信し、リフレッシュメモリ34への新規のアドレスV’
i 、 H’i 指定を行う点にある。
更に、複写制御回路40は、このアドレス変換を行うた
め必要な処理機能を持っている。
め必要な処理機能を持っている。
この処理機能の中で、複写先のアドレスの指定は、アド
レスバスAB、データバスDBによって行われる。
レスバスAB、データバスDBによって行われる。
アドレスバスABでは、複写制御回路40内のレジスタ
指定を行い、データバスDBではその指定されたレジス
タへのセットすべきデータ指定を行う。
指定を行い、データバスDBではその指定されたレジス
タへのセットすべきデータ指定を行う。
このレジスタとしては、複写先を四角のエリアとすると
、そのエリアの左上始点用の2つのレジスタ、そのエリ
アの右下終点用の2つのレジスタの総計4個のレジスタ
数となっている。
、そのエリアの左上始点用の2つのレジスタ、そのエリ
アの右下終点用の2つのレジスタの総計4個のレジスタ
数となっている。
この複写制御」路40の内部構成については第4図で詳
述されよう。
述されよう。
ここで第3図aの表示状態を、bの表示状態にすること
を考えて見る。
を考えて見る。
点線で囲まれたエリヤ21.22,23,24のうち2
1.22は、複写元のエリヤで、縦アドレスv3、横ア
ドレスH3で示される位置と、縦アドレスV4、横アド
レスH4で示される位置を結ぶ方形エリヤであり、23
.24は、複写先のエリヤで、縦アドレスV1、横アド
レスH1で示される位置と、縦アドレス■2、横アドレ
スH2で示される位置を結ぶ方形エリヤである。
1.22は、複写元のエリヤで、縦アドレスv3、横ア
ドレスH3で示される位置と、縦アドレスV4、横アド
レスH4で示される位置を結ぶ方形エリヤであり、23
.24は、複写先のエリヤで、縦アドレスV1、横アド
レスH1で示される位置と、縦アドレス■2、横アドレ
スH2で示される位置を結ぶ方形エリヤである。
一時的な複写とは、リフレッシュメモリの内容は第3図
aの様になっている状態で、ピュアー[には、第3図す
の様に表示されることである。
aの様になっている状態で、ピュアー[には、第3図す
の様に表示されることである。
その為には、複写先のエリヤ24を表示する時、ピュア
1−のエリヤは24とし、リフレッシュメモリ上のエリ
ヤを22とすることが必要となる。
1−のエリヤは24とし、リフレッシュメモリ上のエリ
ヤを22とすることが必要となる。
ここで゛、
JV−vl−V3又は、JV=V2−V。
AH−Hl−H3ll JH−H2−H4とすると、ピ
ュア上の縦横アドレスVi、Hiがエリヤ24の範囲内
の時は、リフレッシュ)モリの縦横アドレスV’i 、
H’iを次の様にすれば良(・0これを第4図により
説明する。
ュア上の縦横アドレスVi、Hiがエリヤ24の範囲内
の時は、リフレッシュ)モリの縦横アドレスV’i 、
H’iを次の様にすれば良(・0これを第4図により
説明する。
第4図は、第2図の複写制御回路40の詳細を示すもの
である。
である。
まず、ピュア上の縦アドレスViは、範囲検出回路60
により、Vi レジスタ41とv2 レジスタ42に
記憶されている縦アドレス範囲(v1≦Vi≦■2 )
にあるかどうか調べられ、範囲検出回路60の出力■が
、範囲内であればONに、範囲外であればOFFとなる
。
により、Vi レジスタ41とv2 レジスタ42に
記憶されている縦アドレス範囲(v1≦Vi≦■2 )
にあるかどうか調べられ、範囲検出回路60の出力■が
、範囲内であればONに、範囲外であればOFFとなる
。
又Viは、加算器49により、JVだけ加算されて、選
択回路70に結合されると同時に、Viのまま、選択回
路70に結合される。
択回路70に結合されると同時に、Viのまま、選択回
路70に結合される。
次にピュア上に横アドレスHiは、Viと同様に、Hl
レジスタ43とH2レジスタ44に記憶されている
横アドレスの範囲(H□≦Hi≦H2)かどうか調べら
れ範囲検出回路610出力■が、範囲内であれば、ON
に、範囲外であれば、OFF となる。
レジスタ43とH2レジスタ44に記憶されている
横アドレスの範囲(H□≦Hi≦H2)かどうか調べら
れ範囲検出回路610出力■が、範囲内であれば、ON
に、範囲外であれば、OFF となる。
又加算器50によりJHだけ加算されて、選択回路71
に結合されると同時に、Hiのまま、選択回路71に結
合される。
に結合されると同時に、Hiのまま、選択回路71に結
合される。
ここでM(複写モード)レジスタ4Tは、一時複写によ
るピュア表示時のリフレッシュメモリアドレスを参照す
る時及び、複写表示確認後のリフレッシュメモリ書替内
容をとり出す時にONとなるレジスタである。
るピュア表示時のリフレッシュメモリアドレスを参照す
る時及び、複写表示確認後のリフレッシュメモリ書替内
容をとり出す時にONとなるレジスタである。
従ってMレジスタ47がONの時で、しかしvi 、H
lが各々V1.v2の範囲内、■、。
lが各々V1.v2の範囲内、■、。
H2の範囲内である時、選択回路70,710選択信号
Sの内容はONとなる。
Sの内容はONとなる。
ここで選択回路70.71は、選択信号SがONの時は
、各々、(Vi+JH)、(Hi −1−JH)(7)
内容を、OFFの時は、各々Vi 、Hiの内容を選択
する。
、各々、(Vi+JH)、(Hi −1−JH)(7)
内容を、OFFの時は、各々Vi 、Hiの内容を選択
する。
この選択回路70,710出力V′i及びH′iがリフ
レッシュメモリアドレスとなる。
レッシュメモリアドレスとなる。
尚、Vl レジスタ41.V2 レジスタ42、Hl
レジスタ43、H2レジスタ441.(Vl/ジス
タ45、JHレジスタ46及びM(複写モード)レジス
タ47には、予じめ、第2図に記載しであるマイクロ−
t ンヒュ−タ32 Kより、アドレスバスAB、デー
タバスDBを介しセットされている。
レジスタ43、H2レジスタ441.(Vl/ジス
タ45、JHレジスタ46及びM(複写モード)レジス
タ47には、予じめ、第2図に記載しであるマイクロ−
t ンヒュ−タ32 Kより、アドレスバスAB、デー
タバスDBを介しセットされている。
次に第5図により、範囲検出回路60,610詳細及び
第6図により、選択回路70,71の詳細を説明する。
第6図により、選択回路70,71の詳細を説明する。
第5図において、Ixは、検出対象アドレス、11 は
、範囲内アドレスのMIN値、■2は範囲内アドレスの
MAX値を示し、各々、Vi 、 V、 。
、範囲内アドレスのMIN値、■2は範囲内アドレスの
MAX値を示し、各々、Vi 、 V、 。
V2、又はHl、Hl、H2、に対応している。
減算回路601は(Ix−11)の演算を、減算回路6
02は(IX−■2)の演算を行ない、結果として、正
、負、ゼロの判定をする。
02は(IX−■2)の演算を行ない、結果として、正
、負、ゼロの判定をする。
この判定結果をもとにORゲート603は減算回路60
1の結果が正又はゼロの時、ANDゲート605にON
の信号を出力し、ORゲート604は減算回路602の
結果がゼロ又は負の時、ANDゲート605にONの信
号を出力することになる。
1の結果が正又はゼロの時、ANDゲート605にON
の信号を出力し、ORゲート604は減算回路602の
結果がゼロ又は負の時、ANDゲート605にONの信
号を出力することになる。
ここでANDゲート605の出力■が縦・横のアドレス
Vi、Hiが各々V1.V2及びHl、 H2の範囲に
ある時すなわち複写先エリヤ23,24にある時ONと
なる。
Vi、Hiが各々V1.V2及びHl、 H2の範囲に
ある時すなわち複写先エリヤ23,24にある時ONと
なる。
次に第6図は、選択回路70,710詳細を示す。
■1.■2は、被選択アドレス1,2を表わし、第4図
の加算器49,50を通ツタ(Vi + A V)、(
Hi−1−JH)のアドレスとVi、Hiに各々対応し
ている。
の加算器49,50を通ツタ(Vi + A V)、(
Hi−1−JH)のアドレスとVi、Hiに各々対応し
ている。
選択信号SがONの時は、ANDゲート群701の出力
、すなわち(Vi +AH)又は、(Hi +AH)が
選択され、選択信号SがOFFの時は、片側ORのAN
Dゲート群702の出力、すなわちVi又はHiが選択
される。
、すなわち(Vi +AH)又は、(Hi +AH)が
選択され、選択信号SがOFFの時は、片側ORのAN
Dゲート群702の出力、すなわちVi又はHiが選択
される。
尚、リフレッシュメモリの内容書替時は、第2図のバッ
ファ35を介して、書替を行なうが、その時、リフレッ
シュメモリからの表示データ読出時は、第4図のMレジ
スタ47をONとしてリフレッシュメモリアドレスV’
i 、 H’1を指定し、書込時は、Mレジスタ47を
OFF としてリフレッシュメモリアドレスVi 、H
iを指定することにより、ピュア上の表示状態に合わせ
て、リフレッシュメモリの内容を書き替えることができ
る。
ファ35を介して、書替を行なうが、その時、リフレッ
シュメモリからの表示データ読出時は、第4図のMレジ
スタ47をONとしてリフレッシュメモリアドレスV’
i 、 H’1を指定し、書込時は、Mレジスタ47を
OFF としてリフレッシュメモリアドレスVi 、H
iを指定することにより、ピュア上の表示状態に合わせ
て、リフレッシュメモリの内容を書き替えることができ
る。
この書き替えを行うことは、特に重要である。
ピュア上に複写する理由としては、画面の単なる複写と
いうことの他に、画面を複写してみて、正常に複写して
いた場合、リフレッシュメモリの内容をその複写に合せ
て変換するという動作を行うことが必要な場合がある。
いうことの他に、画面を複写してみて、正常に複写して
いた場合、リフレッシュメモリの内容をその複写に合せ
て変換するという動作を行うことが必要な場合がある。
即ち、マン・マシーン処理である。
この際、レジスタの中味が誤ったり、演算エラー、或い
は人間による指定誤りがあった場合には、複写先のエリ
アは誤った表示やずれた表示となる。
は人間による指定誤りがあった場合には、複写先のエリ
アは誤った表示やずれた表示となる。
こうした場合、ピュアを人間が観察し、正しいかどうか
判断する。
判断する。
その結果、誤った表示であれば、再指定なり、再処理を
行わせ、正しい複写が得られるまで、何回が表示させる
。
行わせ、正しい複写が得られるまで、何回が表示させる
。
正しい複写が得られた段階で、複写の正常が確認される
。
。
この後で、リフレッシュメモリの内容変更の必要があれ
ば、変更される。
ば、変更される。
この変更処理は、前述した通りである。
又、観点を別にした場合、同一パターンが複数個ある時
、それらを個別に記憶するのではなく、1個のみを記憶
させておき、表示に際してはアドレスを指定すだけで、
個別表示させるという処理に対しても適用できる。
、それらを個別に記憶するのではなく、1個のみを記憶
させておき、表示に際してはアドレスを指定すだけで、
個別表示させるという処理に対しても適用できる。
以上の本発明の実施例によれば、次のような効果が得ら
れる。
れる。
(A) 従来、画面内の一部を複写する時は、専用の
ソフトウェアを用意し、大容量のメモリを使用して行な
っており、処理時間も長かったが、本発明では、簡単な
ソフトウェアだけで良く、処理時間もほとんどゼロに近
い時間となり、マンマシン性が向上する。
ソフトウェアを用意し、大容量のメモリを使用して行な
っており、処理時間も長かったが、本発明では、簡単な
ソフトウェアだけで良く、処理時間もほとんどゼロに近
い時間となり、マンマシン性が向上する。
(B) 画面を作成する時だけでなく、オンライン表
示の時も、類似の図形があった場合に、同一パターンと
その他に分離し、ダブルメモリ利用により、プログラム
の簡素化が図れる。
示の時も、類似の図形があった場合に、同一パターンと
その他に分離し、ダブルメモリ利用により、プログラム
の簡素化が図れる。
以上、本発明の一実施例について詳述したが、本発明が
上記実施例に限定されることなく、種々の変化形態に応
用出来ることは明らかである。
上記実施例に限定されることなく、種々の変化形態に応
用出来ることは明らかである。
例えばリフレッシュメモリは1台に限らず複数台設けた
場合でも同様に行なうことができる。
場合でも同様に行なうことができる。
以上の本発明によれば、表示パターンの複写を簡単に処
理可能になった。
理可能になった。
第1図は、従来のCRT表示制御回路のブロック図、第
2図は、本発明を説明する為の一実施例のCRT表示制
御回路のブロック図、第3図は、画面の一部複写を説明
する為のCRT表示画面を示しaは複写前、bは接定後
の表示状態を示す一例を示す図、第4図は複写制御回路
のブロック図、第5図は、範囲検出回路のブロック図、
第6図は、選択回路のブロック図を示す。 31・・・・・・インターフェイス回路、32・・・・
・・マイクロコンピュータ、34・・・・・・リフレッ
シュメモリ、40・・・・・・複写制御回路、38・・
・・・・ピュア。
2図は、本発明を説明する為の一実施例のCRT表示制
御回路のブロック図、第3図は、画面の一部複写を説明
する為のCRT表示画面を示しaは複写前、bは接定後
の表示状態を示す一例を示す図、第4図は複写制御回路
のブロック図、第5図は、範囲検出回路のブロック図、
第6図は、選択回路のブロック図を示す。 31・・・・・・インターフェイス回路、32・・・・
・・マイクロコンピュータ、34・・・・・・リフレッ
シュメモリ、40・・・・・・複写制御回路、38・・
・・・・ピュア。
Claims (1)
- 1 表示パターンを画素単位で表示してなるピュアと、
該ピュア上に表示すべきデータを記憶してナルリフレッ
シュメモリと、該リフレッシュメモリの特定エリアのデ
ータを該エリアとは異なるエリアより発生するように複
写表示する表示装置の制御方法において、該異なるエリ
アのアドレスを指定し、該指定されたアドレスをレジス
タにセットし、上記リフレッシュメモリの表示すイクル
の過程でリフレッシュメモリのアクセスアドレスと上記
レジスタにセットされた異なるエリアのアドレスとを比
較し、該リフレッシュメモリの表示すイクル上でのアク
セスアドレスが異なるエリアのアドレス範囲・寓存在す
る場合に該異なるエリアのアドレス範囲にリフレッシュ
メモリのアクセスアドレスを変換し、該変換したアドレ
スに従ってピュア上に変換前のアドレスに従って読み出
されたリフレッシュメモリの特定エリアのデータを表示
することを特徴とする表示制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53117864A JPS5827510B2 (ja) | 1978-09-27 | 1978-09-27 | 表示制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53117864A JPS5827510B2 (ja) | 1978-09-27 | 1978-09-27 | 表示制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5544637A JPS5544637A (en) | 1980-03-29 |
JPS5827510B2 true JPS5827510B2 (ja) | 1983-06-09 |
Family
ID=14722176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53117864A Expired JPS5827510B2 (ja) | 1978-09-27 | 1978-09-27 | 表示制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5827510B2 (ja) |
-
1978
- 1978-09-27 JP JP53117864A patent/JPS5827510B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5544637A (en) | 1980-03-29 |
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