JPS64713B2

JPS64713B2 -

Info

Publication number: JPS64713B2
Application number: JP58240727A
Authority: JP
Inventors: Takatoshi Ishii; Ryozo Yamashita; Kazuhiko Nishi
Original assignee: ASUKII KK
Current assignee: ASUKII KK
Priority date: 1983-12-20
Filing date: 1983-12-20
Publication date: 1989-01-09
Also published as: JPS60131595A

Description

【発明の詳細な説明】［技術分野］本発明は、コンピユータの表示制御の改良に関
する。

［背景技術］第１図に、従来のカラーグラフイツクスデイス
プレイ装置のブロツク図を示してある。

図中、装置全体を制御するCPU（マイクロプロ
セツサ）１が設けられ、このCPU１には主メモ
リ２と表示制御回路３が接続されている。主メモ
リ２はプログラムおよびデータを保持するもので
あり、表示制御回路３はカラーグラフイツクス表
示を制御するものである。なお、符号４はCRT
表示用データを保持するVRAM（ビデオメモリ）、
符号５はCRTカラーデイスプレイユニツトであ
る。

第２図には、第１図に示した表示制御回路３の
一例をブロツク図で示してある。

タイミングコントローラ１１で発生したクロツ
ク信号は、桁カウンタとラインカウンタと行カウ
ンタとを有するカウンタ１２に入力される。この
カウンタ１２から表示タイミング回路１３を介し
て、CRT表示用同期信号が発生する。一方、カ
ウンタ１２で表示アドレスが作られ、マルチプレ
クサ１５を介して、VRAMアドレスとして出力
される。

VRAM４からの表示アクセスのリードデータ
は、バツフア１９を介してビデオ出力コントロー
ラ２０に入力され、CRTビデオ信号が作られて
いる。

一方、CPU１がVRAM４をアクセスする場
合、VRAM４のアドレスをVRAMアドレスレジ
スタ１４にセツトする。そして、ライトストロー
ブWRを、CPUインターフエイスコントローラ１
８に入力すると、マルチプレクサ１５によつて、
CPU１によるVRAMアドレスレジスタ１４の出
力が、VRAMアドレスとして選択され、CPU１
からのライトデータが、バツフア１６，１７を経
由してVRAM４内に書き込まれる。

第３図は、VRAM４の一例である。記憶装置
としては、一連の物理アドレスを持つている。論
理的には、図示されるような表示表面を構成し、
その画面構成は横640ドツト、縦200ドツト、色情
報４ビツト（16色）のものである。

第３図に示す表示画面上で、Ｘ、Ｙ座標に基づ
いてVRAM４内のソース領域のブロツクデータ
をデイステイネーシヨン領域に転送する動作例を
考える。

CPU１は、ソース領域の座標（Sx、Sy）に基
づいてVRAM４の物理アドレスを算出し、表示
制御回路３内のVRAMアドレスレジスタ１４に
セツトする。また、CPU１は、リードコマンド
を出力し、座標（Sx、Sy）に対応するVRAM４
のカラーデータを読み取る。

次に、転送先であるデイステイネーシヨン領域
の座標（Dx、Dy）に基づいて、VRAM４にお
ける物理アドレスを算出し、表示制御回路３内の
VRAMアドレスレジスタ１４にセツトする。ま
た、CPU１は、カラーデータおよびライトコマ
ンドを出力し座標（Dx、DY）に対応する
VRAM４内に書き込む。

そして、上記リード／ライト手順を、水平方向
に関してNX回、垂直方向に関してNY回の合計
（NX＊NY）回を繰り返すことによつて、ソース
領域のブロツクデータをデイステイネーシヨン領
域に、やつと転送することができる。

従来のパーソナルコンピユータの表示制御装置
は、コンピユータの形状を小型にし、またコスト
を低下させたいという要請に応じて、表示装置の
内部構造とインターフエイスとに関するハードウ
エアの量、たとえばゲート数、IC素子の数を少
なくするように設計され、その分だけソフトウエ
アの負担が大きくなつている。

［背景技術の問題点］上記したブロツクデータ転送の例にあるよう
に、その処理は総てCPU１の負担となり、その
転送に非常に多くの時間を要する。

一方、通常は、CPU１と表示制御回路３とは、
互いに独立して動作しており、しかも表示制御装
置３の表示タイミングがCPU１のVRAMアクセ
スタイミングよりも優先されるので、CPU１か
らVRAM４へのアクセスに対して、待ち時間が
発生し、データ転送の効率は、極端に悪化すると
いう問題がある。

つまり、上記従来技術においては、表示制御に
際してソフトウエアの負担が大きいので、その動
作実行に要する時間が非常に長いという問題があ
る。また、コンピユータが高級になり、表示仕様
が増加し、複数の表示モードを有するような場
合、さらにアドレス計算は複数になり、その動作
実行の長時間化が顕著となる。

［発明の目的］本発明は、上記従来の問題点に着目してなされ
たもので、表示動作の実行時間を短縮することが
できるコンピユータの表示制御装置を提供するこ
とを目的とするものである。

［発明の概要］上記目的を達成するために、本発明は、Ｘ、Ｙ
座標のアドレツシング、エリアムーブの機能を表
示制御装置に持たせたものである。そして、この
ときのインターフエース手順は、ソフトオリエン
トに定めるものである。

［発明の実施例］第４図は、本発明の一実施例を示すブロツク図
である。

表示タイミングブロツクを発生するクロツク発
生器３１が設けられ、その表示タイミングクロツ
クに従つて、CRT画面表示タイミングおよび
VRAMアドレスを発生するための桁カウンタと、
ラインカウンタと、行カウンタとを有するカウン
タ３２が設けられている。

CPU１からのデータバス４１は、バツフア４
２を介してレジスタデータバス４３に接続されて
いる。CPU１がアクセスする表示制御回路３内
のレジスタの番号をレジスタポインタ／カウンタ
４４が保持し、このレジスタポインタ／カウンタ
４４の出力をレジスタセレクタデコーダ４５がデ
コードすることによつて、個々のレジスタを指定
する。このレジスタポインタ／カウンタ４４は、
レジスタ機能の他にカウントアツプの機能を有す
る。各レジスタのバラメータセツトに際し、完了
後、１つカウントアツプする。よつて自動的に
次々とレジスタを連続指定することができる。

また、CPU１からのコマンド情報をコマンド
レジスタ４６が保持し、CPU１からのコマンド
に従つてビデオCPU４７が表示データに関する
処理を行なう。このビデオCPU４７からCPU１
へのステータスをSRレジスタ４８が保持する。
CPU１がVRAM４の物理アドレスを指定し、そ
のVRAM４をアクセスする場合に、VRAMアド
レスをVRAMアドレスレジスタ／カウンタ３７
が保持する。VRAM４へのライトデータ、
VRAM４からのリードデータを、カラーコード
レジスタ３３が保持する。

そして、以下に記載の構成要素が、本発明の特
徴となるものである。

すなわち、まず、ソース領域の水平方向のＸ座
標上の値を保持するSXレジスタ／カウンタ３８
と、垂直方向のＹ座標上の値を保持するSYレジ
スタ／カウンタ３９と、SX、SYレジスタ／カウ
ンタ３８，３９の各出力に従つて、VRAM４の
物理アドレスを作成するSXYアドレス合成回路
４０とが設けられている。

また、デイステイネーシヨン領域の水平方向の
Ｘ座標上の値を保持するDXレジスタ／カウンタ
５８と、垂直方向のＹ座標上の値を保持するDY
レジスタ／カウンタ５９と、DX、DYアドレ
ス／カウンタ５８，５９の各出力に従つて、
VRAM４の物理アドレスを作成するDXYアドレ
ス合成回路５７とが設けられている。

上記SX、SY、DX、DYレジスタ／カウンタ
３８，３９，５８，５９は、レジスタ機能の他
に、アツプ／ダウンカウンタの機能を有するもの
である。

さらに、表示制御回路３内のVRAMアドレス
バス３６は、バツフア５５を介して、VRAM４
のアドレスライン５６に接続されている。表示制
御回路３内のVRAMデータバス３５は、バツフ
ア５３を介して、VRAMデータライン５４に接
続されている。

NXレジスタ６１は、水平方向（Ｘ座標方向）
の転送データ数を保持し、NYレジスタ６３は、
垂直方向（Ｙ座標方向）の転送データ数を保持す
るものである。水平方向のデイレクシヨンフラグ
６０は、それが「０」のときに正方向（右方向）
を示し、「１」のときに負方向（左方向）を示す。
垂直方向のデイレクシヨンフラグ６２は、それが
「０」のときに正方向（下方向）を示し、「１」の
ときに負方向（上方向）を示す。Ｓレジスタ３４
は、ソース領域からのリードデータを保持し、Ｄ
レジスタ５２は、デイステイネーシヨン領域から
のリードデータを保持する。ALU（演算ユニツ
ト）５１は、ビデオCPU４７からの制御に従つ
て、Ｓレジスタ３４の出力とカラーコードレジス
タ３３の出力とＤレジスタ５２の出力との論理演
算、たとえばIMP、AND、OR、EOR、NOTの
演算を行なう。

以上が本発明の特徴的な構成要素であるが、表
示制御回路３内にはそれ以外にも構成要素が存在
する。しかし、本発明の動作説明を行なう上で特
に必要のない構成要素については、その説明を省
略してある。

次に、上記実施例の動作について説明する。

まず、Ｘ、Ｙ座標によるブロツクデータの転送
を例にとりながら、表示制御回路３の動作を説明
する。

CPU１は、ブロツクデータの転送に必要な情
報を、予め各レジスタにセツトしておく必要があ
る。CPU１は、各レジスタをアクセスする場合、
レジスタポインタ／カウンタ４４に最初にアクセ
スするレジスタのレジスタ番号をセツトし、その
後に一連のデータのリード／ライトを行なう。

第３図に示すようなブロツクデータの転送を行
なう場合、ソース領域のスタート座標（SX、
SY）を、SXレジスタ／カウンタ３８およびSY
レジスタ／カウンタ３９にセツトする。SXレジ
スタ／カウンタ３８は、SXL（レジスタ＃３２）
とSXH（レジスタ＃３３）とで構成され、SYレ
ジスタ／カウンタ３９は、SYL（レジスタ＃３
４）とSYH（レジスタ＃３５）とで構成されてい
る。したがつて、CPU１は、転送のスタート点、
すなわちスタート座標（SX、SY）に関する４バ
イトのパラメータをセツトする。

なお、第５図は、レジスタ＃３２〜４２の内容
を示すものであり、第６図は、レジスタ＃４３〜
４６とレジスタ＃２の内容を示すものである。

次に、デイステイネーシヨン領域のスタート座
標（DX、SY）をSXレジスタ／カウンタ５８と
DYレジスタ／カウンタ５９とにセツトする。
DXレジスタ／カウンタ５８は、DXL（レジスタ
＃３６）とDXH（レジスタ＃３７）とによつて構
成され、DYレジスタ／カウンタ５９は、DYL
（レジスタ＃３８）とDYH（レジスタ＃３９）と
によつて構成される。

そして、水平方向（Ｘ座標方向）に転送すべき
データの数NXをNXレジスタ６１にセツトし、
垂直方向（Ｙ座標方向）に転送すべきデータの数
NYをNYレジスタ６３にセツトする。NXレジ
スタ６１は、NXL（レジスタ＃４０）とNXH（レ
ジスタ＃４１）とによつて構成され、NYレジス
タ６３は、NYL（レジスタ＃４２）とNYH（レジ
スタ＃４３）とによつて構成される。

転送すべきブロツクデータは、スタート座標
（SX、SY）からみて、Ｘ、Ｙ方向ともに正方向
であるので、デイレクシヨンＸフラグ６０および
デイレクシヨンＹフラグ６２に「０」をセツトす
る。デイレクシヨンＸフラグ６０は、アーギユメ
ントレジスタARGR（レジスタ＃４５）のビツト
３に、デイレクシヨンＹフラグ６２は、アーギユ
メントレジスタARGR（レジスタ＃４５）のビツ
ト２に対応する。以上のセツトを行なうことによ
つて、ブロツクデータの転送に必要なパラメータ
の設定が完了する。以上のパラメータ設定は、レ
ジスタ＃３２から＃４５まで連続している。最初
にレジスタポイン／カウンタ４４に「32」をセツ
トする。そして、パラメータデータを連続的に書
込むのみで、順次該当するレジスタを設定するこ
とができる。この後、レジスタ−ポインタ／カウ
ンタ４４は＃４６を指しコマンドコードの設定を
待つ状態となる。

第７図は、コマンドコードを示す図表である。
この図において、「VDC」は、表示制御回路３を
示すものである。

第８図は、ロジカルオペレーシヨンを示す図表
である。この図において、SCはソースカラーコ
ードを示すものであり、DCはデイステイネーシ
ヨンカラーコードを示すものである。

CPU１は、上記コマンドコードおよびロジカ
ルオペレーシヨンコードに従つて、コマンドコー
ドたとえば「10010000」を作成し、コマンドレジ
スタ４６（レジスタ＃４６）にセツトする。

上記コマンドコードの上位４ビツトは、ソース
領域がVRAM４内に有り、デイステイネーシヨ
ン領域もVRAM４内に有る場合に、そのVRAM
４内のブロツクデータを転送させる命令である。
また、上記例の下位４ビツトは、ロジカルオペレ
ーシヨンコードであり、その「0000」は、ソース
のカラーコードデータをそのままデイステイネー
シヨンのカラーコードデータとするコードであ
る。

ビデオCPU４７は、CPU１からコマンドコー
ドを受け取ると、SRレジスタ４８のビツト７の
コマンドエクスキユーテイング（CE）をセツト
し、コマンドの実行処理を開始する。

ビデオCPU４７の制御によつて、ソースの座
標を保持しているSXレジスタ／カウンタ３８と
SYレジスタ／カウンタ３９とから、SXYアドレ
ス合成回路４０によつて、VRAM４の物理アド
レスを作成し、このアドレスに従つて、VRAM
４からカラーコードデータをリードする。このリ
ードデータは、データライン５４、バツフア５
３、VRAMデータバス３５を経由して、Ｓレジ
スタ３４にセツトされる。

次に、デイステイネーシヨンの座標を保持して
いるDXレジスタ／カウンタ５８とDYレジス
タ／カウンタ５９との出力から、DXYアドレス
合成回路５７によつて、VRAM４の物理アドレ
スを作成し、VRAMアドレスバス３６、バツフ
ア５５を介して、VRAM４のアドレスライン５
６に出力する。

一方、ソース側から読み取られたＳレジスタ３
４内のカラーコードデータは、ALU５１、
VRAMデータバス３５、バツフア５３を介して、
VRAMデータライン５４上に出力され、VRAM
４内に書き込まれる。

以上の動作によつて、１ドツト情報のデータ転
送が完了する。

ビデオCPU４７は、１ドツト情報の転送が完
了すると、NXカウンタ６４をカウントアツプす
る。デイレクシヨンＸフラグ６０は、「０」がセ
ツトされているので、SXレジスタ／カウンタ３
８およびDXレジスタ／カウンタ５８のカウンタ
部は、カウントアツプされる。もし、デイレクシ
ヨンＸフラグ６０に「１」がセツトされていれ
ば、逆にカウントダウンされる。そして、SXレ
ジスタ／カウンタ３８およびDXレジスタ／カウ
ンタ５８の新たな内容を使用して、上記と同様の
手順によつて、次の１ドツト情報の転送が実行さ
れる。１ドツト情報の転送毎に、NXカウンタ６
４と、NXレジスタ６１の内容がコンペア回路６
６で比較され、一致していなければ、上記と同様
の手順によつてデータの転送が繰返される。

そして、NXレジスタ６１とNXカウンタ６４
の内容が一致すれば、次の(1)から(5)までの動作が
行なわれる。

(1) NXカウンタ６４はクリアされる。

(2) SXレジスタ／カウンタ３８のレジスタ部に
セツトされている初期パラメータがカウンタ部
にセツトされる。

(3) DXレジスタ／カウンタ５８のレジスタ部に
セツトされている初期パラメータがカウンタ部
にセツトされる。

(4) NYカウンタ６５が、カウントアツプされ
る。

(5) SYレジスタ／カウンタ３９およびDYレジ
スタ／カウンタ５９は、デイレクシヨンＹフラ
グに「０」がセツトされているので、それぞれ
のカウンタ部がカウントアツプされる。

そしてSX、SY、DX、DYレジスタ／カウン
タの新たな内容を使用して同様の手順で、データ
転送が続行される。

NXレジスタ６１とNXカウンタ６４の内容が
一致し、しかもNYレジスタ６３とNYカウンタ
６５の内容が、コンペア回路６７によつて比較さ
れ、一致すれば、Ｘ座標方向NX、Ｙ座標方向
NYの合計（NX＊NY）個のブロツクデータが
転送されたことになる。

ビデオCPU４７は、NXレジスタ６１とNXカ
ウンタ６４との一致、およびNYレジスタ６３と
NYカウンタ６５との一致を検出すると、ブロツ
クデータ転送が完了したと判断し、SRレジスタ
４８のコマンドエクスキユーテイング（CE）ビ
ツトをクリアし、ブロツクデータ転送の終了を
CPU１に知らせる。

上記説明において、VRAM４内でのＸ座標、
Ｙ座標によるブロツクデータ転送について言及し
ているが、CPU１からVRAM４、VRAM４から
CPU１、表示制御回路３からVRAM４へのブロ
ツクデータ転送も、上記と同様に可能である。こ
れらの場合について、以下、説明する。

[1] CPU１からVRAM４にブロツクデータを転
送する場合この場合は、ソースがCPU１なので、SXレ
ジスタ／カウンタ３８、SYレジスタ／カウン
タ３９およびＳレジスタ３４は使用せずに、そ
の代りに、カラーコードレジスタ３３を使用す
る。

CPU１がカラーコードレジスタ３３にセツ
トし、DXレジスタ／カウンタ５８、DXレジ
スタ／カウンタ５８、DYレジスタ／カウンタ
５９に従つて、ビデオCPU４７がカラーコー
ドレジスタ３３の転送データをVRAM４に書
き込むと、SRレジスタ４８のトランスフアレ
デイー（TR）ビツトをセツトし、CPU１に対
して１個のデータ転送が終了し、次のデータ受
入れが可能になつたことを知らせる。

CPU１は、このTRビツトが「１」になつて
いることを確認してから、カラーコードレジス
タ３３に次の転送データをセツトする。これに
よつて、TRビツトはリセツトされてもとの状
態に戻る。この他の動作は、VRAM４内のブ
ロツクデータ転送と同じである。

[2] VRAM４からCPU１にブロツクデータを転
送する場合この場合は、デイステイネーシヨンがCPU
１になつているので、DXレジスタ／カウンタ
５８、DYレジスタカウンタ５９およびＳレジ
スタは使用せず、この代りに、カラーコードレ
ジスタ３３を使用する。

ビデオCPU４７は、VRAM４から、SXレ
ジスタ／カウンタ３８、SYレジスタ／カウン
タ３９に従つて、転送データを読み取り、カラ
ーコードレジスタ３３にセツトすると共に、
SRレジスタ４８のTRビツトを「１」にセツト
する。CPU１は、このTRビツトを調べて、
「１」になつていたら、カラーコードレジスタ
３３から転送データを読み取る。これにより
TRビツトはリセツトされてもとの状態に戻
る。他の動作は、VRAM４内のデータ転送と
同じである。

[3] 表示制御回路３からVRAM４にブロツクデ
ータを転送する場合この場合は、カラーコードレジスタ３３に書
き込まれたデータを、VRAM４のデイステイ
ネーシヨン領域に転送する場合であり、同一デ
ータを書き込むときに有効な方法である。この
動作手順は、CPU１からVRAM４へのブロツ
クデータ転送と同じである。ただし、CPU１
は、カラーコードレジスタ３３に一度データを
書き込むだけでよく、ビデオCPU４７の制御
によつてデータが転送される。

本発明は、CRTに対して表示制御を行なう
のみならず、LCD、プラズマ、EL等の他の表
示装置に対しても有効である。

［発明の効果］上記のように、本発明は、表示動作に関するソ
フトウエアの処理時間のうち、その大部分をハー
ドウエアで処理することができるので、表示メモ
リアクセスを高速化でき、また、その場合に必要
なハードウエアの増加量が比較的少ないという効
果を有する。本発明は、表示メモリが主メモリと
分離されたシステムにおいても有効である。さら
にこの効果は、主メモリ上のデータ転送にも応用
可能であることは明らかである。

【図面の簡単な説明】

第１図は従来の一般的なカラーデイスプレイ装
置を示すブロツク図、第２図は第１図における表
示制御回路を示すブロツク図、第３図は第１図に
おけるVRAMの一例を示すブロツク図であり、
ブロツクデータの転送動作の説明図、第４図は本
発明の一実施例を示すブロツク図、第５図、第６
図は上記実施例における各レジスタの内容を示す
図、第７図はコマンドコードを示す図、第８図は
ロジカルオペレーシヨンを示す図である。１……CPU、２……主メモリ、３……表示制
御回路、４……VRAM（ビデオメモリ）、３３…
…カラーコードレジスタ、３４……Ｓレジスタ、
３５……VRAMアドレスバス、３８……SXレジ
スタ／カウンタ、３９……SYレジスタ／カウン
タ、４０……SXYアドレス合成回路、５７……
DXYアドレス合成回路、５８……DXレジスタ／
カウンタ、５９……DYレジスタ／カウンタ、６
１……NXレジスタ、６３……NYレジスタ。

Claims

【特許請求の範囲】１論理的に表示平面を構成する記憶装置内にお
いて、ソース領域の転送スタート点を指定する手段
と；デイステイネーシヨン領域の転送スタート点を
指定する手段と；水平方向の転送データ量を保持する手段と；垂直方向の転送データ量を保持する手段と；水平、垂直それぞれの転送点の移動方向を保持
する手段と；から成り、上記手段によつて指定されるソース領
域のデータを前記記憶装置から読出し、前記デイ
ステイネーシヨン領域に順次書込むことによつ
て、領域間のデータ移動を行なうことを特徴とす
る領域間データ移動制御装置。２特許請求の範囲第１項において、前記記憶装
置は、表示メモリであることを特徴とする領域間
データ移動制御装置。３特許請求の範囲第１項または第２項におい
て、前記ソースまたはデイステイネーシヨン領域
は、単一のデータレジスタ経由の主メモリである
ことを特徴とする領域間データ移動制御装置。４特許請求の範囲第１項または第２項におい
て、前記ソース領域は、本制御装置内のデータレ
ジスタであることを特徴とする領域間データ移動
制御装置。５特許請求の範囲第１項において、コマンドパ
ラメータ設定のためのレジスタポインタは、カウ
ント機能を持ち、連続設定が可能であることを特
徴とする領域間データ移動制御装置。６特許請求の範囲第１項または第２項におい
て、前記ソースまたはデイステイネーシヨン領域
は、Ｘ、Ｙ座標上の値によつて指示されることを
特徴とする領域間データ移動制御装置。７特許請求の範囲第１項において、前記転送点
の移動方向は、前記デイステイネーシヨン領域と
前記ソース領域とが重なつているときに、前記ソ
ース領域内のデータが書換えられない順番でデー
タ転送を行なう方向であることを特徴とする領域
間データ移動制御装置。