JPS6165292A - グラフイツク表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、ＤＤＡ（Ｄｉｇｉ、ｔａｌ　Ｄｉｆｆｅｒｅ
ｎｔｉａｌ　Ａｎａｌｙｚｅｒ）ブロックを有するグラ
フィ、り表示装置に関するも第７図はグラフィック表示
装置の従来例の構成ブロック図である。

第７図において、１０はＣＰＵブロック、２０は主記憶
ブロック、３０はＤＤＡブロック、４０はシステムバス
、５０は表示メモリブロック、６０は表示制御ブロック
、７０は表示器である。

ＣＰＵブロック１０、主記憶ブロック２０およびＤＩ）
Ａブロック３０はシステムパス４０に接続されている。

ＤＤＡブロック３０は、表示すべきデータの表示メモリ
ブロック５０上のアドレスを演算して表示メモリブロッ
ク５０への書込みを制御する。ＤＤＡブロック３０にお
いて、３１お工び３２はデータ書込みレジスタおよびデ
ータ読み取りレジスタであり、表示メモリブロック５０
に対して書き込みおよび読み出しが行なわれるデータが
セットされる。３３はコントロール／スティタスレジス
タでアシ、ＣｐＵプロッ・　り１０からの指令を受けて
ＤＤＡブロック３０の制御と状態の監視を行なう。

表示メモリブロック５０には表示画像が格納されている
。この表示メモリブロック５０は、例えばＲｌＧ、Ｈの
メモリプレーンである。

表示制御ブロック６０は、表示メモリブロック５０かも
画像データを一定の順序で読み出して表示器７０に映像
信号を出力する。

このようなグラフィ、り表示装置において、ＣＰＵ　フ
ロック１０は、システムバス４０を介してＤＤＡプロ、
／３０ノコントロール／スティタスレジスタ３３をアク
セスすることにより、ＤＤＡブロック３０を制御し、デ
ータ書き込みレジスタ３１にコマンドコードとパラメー
タの信号を与える。ＤＤＡブロック３０は、与えられた
コマンドコード及びパラメータの信号を解釈することに
より、描画（表示メモリブロック５０に対する書き込み
）すべき表示メモリアドレスを計算し、表示メモリブロ
ック５０に書き込む。また、ＤＤＡブロック３０は、表
示メモリブロック５０上に書き込まれている情報を、デ
ータ読みメモリブロック５０中の書き込まれているビッ
トのアドレスをＣＰＵブロック１０が判読可能なＸ、Ｙ
座標情報に変換してデータ読み出しレジスタ３２に出力
する。表示制御ブロック６０は、表示メモリブロック５
０内のデータを、表示器７０に出力する順序で読み出し
、映像信号として表示器７０に出力する。

このような構成のグラフィック表示装置で、表示メモリ
ブロック５０１Ｃ対するアクセスは、ＤＤＡブａアク釦
からのアクセスと表示制御ブロック６０からのアクセス
がある。表示制御ブロック６０からのアクセスは、表示
器７０に一足周期の映像信号を供給するために、ある周
期で定期的にアクセスする必要がある。

このため、ＤＤＡブロック３０からの表示メモリブロッ
ク５０に対するアクセスは、表示制御ブロック６ｏがア
クセスしていない期間に限定される。従ってＣＰＵブロ
ック１０からデータ書き込みレジスタ３１コード にフマンＦ嘔１パラメータの信号が与えられ、ＤＤＡブ
ｑアク３０の内部で演算処理が行なわれ、実際に表示メ
モリブロック５０に書き込まれるまでの間に、通常のメ
モリアクセスよりも長い時間が必要になる。この時間の
うち大部分を占めるのが、上述した表示制御ブロック５
０からのアクセスとの競合による待ち時間である。

このため、ＣＰＵブロック１０によって表示すべき点の
Ｘ、Ｙ座標情報を演算し、１点ごとの座標情報をＤＤＡ
ブロック３０に与えて、図形を表示する場合、ＤＤＡブ
ロック３０がコマンドコードとパラメータの信号を受は
取り、実際に表示メモリブロック５０に書き込みが完了
し、次のコマンドコードとパラメータの信号を受は取り
可能になるまでの時間、ＣＰＵブロック１０は待ち状態
となり、装置のパフォーマンスが低下するという問題点
があった。

また、ＣＰＵブロック１０によって表示メモリブロック
５０中の表示座標情報を読み出す場合も、同様にしてＤ
ＤＡブロック３０の表示メモリブロック５０に対するア
クセス待ち時間が、ＣＰＵブロック１０の時期時間とな
υ、装置のパフォーマンスが低下するという問題点があ
った。

このような装置のパフォーマンスの低下を改善するため
に、データ書き込みレジスタ３１とデータ読み出しレジ
スタ３２をＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　
０ｕｔ）のレジスタで構成することができる。

しかし、この場合でも、　ＦＩＦＯにつめこむことがで
きる信号の語数と画面表示すべき点の数によりてはＣＰ
Ｕブロック１０が前述した待機状態罠なってしまうこと
がある。

〔発明が解決しようとする問題点〕

本発明は前述した問題点を除去するためになされたもの
でちり、表示処理の過程でＤＤＡブロックに生じるアク
セスの待ち時間にＣＰＵブロックが他の処理を並列に行
なうことが可能で、パフォーマンスの高いグラフィック
表示装置を実現することを目的とする。

〔問題点を解決するための手段〕

本発明は、ＣＰＵブロックと、主記憶ブロックと、表示
画像が格納される表示メモリブロックと、表示すべきデ
ータの前記表示メモリブロック上のアドレスを演算して
表示メモリブロックへの書込みを；ｌ１ｉｌ　御するＤ
ＤＡブロックと、前記表示メモリブロックから画像デー
タを一定の順序で読み出して表示器に映像信号を出力す
る表示制御ブロックとを有するグラフィ、り表示装置に
おいて、前記ＯＤＡブロックが、前記表示メモリブロッ
クに対して読み出しと書き込みを行なうデータが格納さ
れる内部メモリと、前記主記憶ブロックと内部メモリの
間でＤＭＡ動作でデータを転送させるＤＭＡコ／トロー
ラ、とを具備したことを特徴とするグラフィック表示装
置である。

〔実施例〕

以下、図面により本発明を説明する。

第１図は本発明にかかるグラフィック表示装置の一実施
例の構成ブロック図である。第１図において、第７図と
同一のものは同一符号を付ける。

以下、図において同様とする。

第１図において、８０はＤＤＡブロックである０ＤＤＡ
　ブロック８０において、８１はコントロール／スティ
タスレジスタ、８２は内部メモリ、８３ハＤＭＡコント
ローラ（以下、ＤＭＡＣとする）、８４はＯＤＡプロセ
ッサであり、これらは内部パス８５に接続されている。

ＣＰＵブロック１０は、システムバス４０を介してコン
トロール／スティタスレジスタ８１をアクセスすること
ＫよりＤＤＡブロック８０を制御する。

内部メモリ８２には、表示メモリブロック５０に対して
読み出しと書き込みが行なわれるデータが格納される。

ＤＭＡＣ８３は、内部メモリ８２と主記憶ブロック２０
の間のデータ転送をＤＭＡ動作によシ行なわせる。

ＤＤＡグロセ、す８４は、グラフィ、り表示のため必要
な演算を行なう。

８６および８７はアドレスレジスタおよびデータレジス
タであり、、ＤＤＡグロセ、す８４と表示メモリブロッ
ク５０の間で授受されるアドレス信号およびデータ信号
がセットされる＠ ８８はデータレジスタであり、ＤＤＡブロック８０を起
動する前に必要な情報がセットされる。

〔作用〕

次に、このようなグラフィ、り表示装置の動作について
説明する。

第２図に示すように、（ｘ□、　ｙ、）〜（ｘｎ、Ｙｎ
）の点の集りによって構成される図形を表示する場合に
ついて説明する。

第３図は第１図のグラフィ、り表示装置の動作説明図、
第４図は表示動作のフローチャートである。

これらの図に示すように、ＣＰＵブロック１０は表示す
るＸ、Ｙ座標を計算し、主記憶ブａツク２ｏ内のＤＭＡ
エリア２１内にＸ、Ｙ座標をセットする。表示すべきｎ
個の点の座標の演算とＤＭＡエリア２１へのセットが完
了したら、ＣＰＵブロック１０は、ＤＤΔブロック８０
のコントロール／スティタスレジスタ８１にＲＥＡＤＹ
であるか否かくついて調べる。ＤＤＡブロック８０の処
理が完了していて、システムバス４゜からのアクセスが
可能になっているとＲＥＡＤＹとなる。ＤＤＡブロック
８０がＲＥＡＤＹとなると、ＣＰＵブロック１０からデ
ータレジスタ８８に対し、ＤＭＡエリアの先頭アドレス
、表示すべき点の個数、コマンドコード等がセットされ
、コントロール／スティタスレジスタ８１により　ＤＤ
Ａブロック８０に起動がかけられるｏ　　ＣＰＵブロッ
ク１０はこの時点で図形表示の処理を完了し、次の処理
が可能になる。

ＤＤＡブロック８０は、この時点で起動がかかシ、ＤＭ
ＡＣ８３Ｋよシ主記憶プｌ’２　ツク２０上の座標（ｘ
□、Ｙｌ）のデータ信号を内部メモリ８２に転送する。

次に、ＤＤＡプロセ、す８４により、座標（ｘ、　ｙ）
のデータ信号を表示メモリブロック５０に書き込むため
のアドレスとデータが求められる。表示メモリブロック
５０が表示制御ブロック８０にアクセスされていない期
間に、ＤＤＡブロック８０はＤＤＡプロセッサ８４によ
り求めたアドレスとデータを表示メモリブロック５０に
書き込む。このときに、表示器７０の画面に座標（Ｘ□
、Ｙ□）に相当した点が表示される。これがｎ回繰り返
されることＫよって、表示器７０の画面には第２図に示
す図形が表示される。

また、ＣＰＵブロック１０からのコマンドによυ、ｐＭ
ＡＣ８３は表示メモリブロック５０に格納されているビ
ットセルのＸ、　　Ｙ座標情報を内部メモリ８２にセッ
トした後ＤＭＡ動作で主記憶プａ２り２０に転送する。

第５図は本発明にかかるグラフィック表示装置の他の実
施例の構成ブロック図である。

第５図に示す装置では、ＤＭＡエリア２１にはビットパ
ターンが格納されている。

この装置の動作のフローチャートは第６図に示すように
なる。

すなわち、ＣＰＵ　７’ロツク１０はＤＤＡブロック８
０のコントロール／スティタスレジスタ８１がＲＥＡＤ
Ｙであるか否かについて調べ、ＲＥＡＤＹである場合に
は、表示すべきビットパターンが格納されている主記憶
ブロック２０の先頭アドレスと、表示する図形の水平方
向と垂直方向のビット＠をデータレジスタ８８にセット
し、ＤＤＡブロック８０を起動する。以下、第１図のグ
ラフィック表示装置と同様の動作で、主記憶ブロック２
ｏから内部メモリ８２にＤＭＡ動作でビットパターンが
転送される。

〔効果〕

このようなグラフィック表示装置によれば、次のような
効果が得られる。

表示処理では、表示メモリプｏ７り５０に対するＤＤｋ
　ブロック８０と表示側副ブロック６０のアクセスの競
合により１．　ＤＤＡブロック８０のアクセスに待ち時
間が生じる場合がある。本発明にかかるグラフィック表
示装置では、主記憶ブロック２０と内部メモリ８２の間
でＤＭＡ動作によりデータが転送されるため、上記した
待ち時間にはＣｐＵブロック１０は、他の処理を並列に
行なうことができる。これによっテ、装置のパフォーマ
ンスを向上することができる。

【図面の簡単な説明】

第１図は本発明にかかるグラフィックディスプレイ装置
の一実施例の構成ブロック図、第２図は第１図の装置が
表示する図形の一例を示した図、第５図は第１図の装置
の動作説明図、第４図は第１図の装置の表示動作の７０
−チャート、第５図は本発明にかかるグラフィック表示
装置の他の実施例の構成ブロック図、第６図は第５図の
装置の１０・・・ＣＰＵブロック、２０・・−主記憶ブ
ロック、５０・・・表示メそリブロック、６０・・・表
示制御ブロック、７０・・・表示器、８０・・・ＤＤＡ
ブロック、８２・・・内部メモリ、８３・・・ＤＭＡコ
ントローラ。 第１図 第３図 第４図 第５図 第６図 第７図 し

Claims (1)

1. 【特許請求の範囲】 ＣＰＵブロックと、主記憶ブロックと、表示画像が格納
   される表示メモリブロックと、表示すべきデータの前記
   表示メモリブロック上のアドレスを演算して表示メモリ
   ブロックへの書込みを制御するＤＤＡブロックと、前記
   表示メモリブロックから画像データを一定の順序で読み
   出して表示器に映像信号を出力する表示制御ブロックと
   を有するグラフィック表示装置において、 前記ＤＤＡブロックが、 前記表示メモリブロックに対して読み出しと書き込みを
   行なうデータが格納される内部メモリと、前記主記憶ブ
   ロックと内部メモリの間でＤＭＡ動作でデータを転送さ
   せるＤＭＡコントローラ、とを具備したことを特徴とす
   るグラフィック表示装置