JPS60173584A - ビツトマツプデイスプレイ制御装置 - Google Patents
ビツトマツプデイスプレイ制御装置Info
- Publication number
- JPS60173584A JPS60173584A JP59028524A JP2852484A JPS60173584A JP S60173584 A JPS60173584 A JP S60173584A JP 59028524 A JP59028524 A JP 59028524A JP 2852484 A JP2852484 A JP 2852484A JP S60173584 A JPS60173584 A JP S60173584A
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- JP
- Japan
- Prior art keywords
- memory
- drawing processing
- bitmap
- character
- cpu
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータシステムに係り、特に
文字９図形９画像等を表示用のビットマツプメモリに形
成するのに好適なディスプレイ制御装置に関する。
文字９図形９画像等を表示用のビットマツプメモリに形
成するのに好適なディスプレイ制御装置に関する。
第１図はマイクロコンピュータシステムの従来の１実施
例を示すものである。同図において、１はマイクロコン
ピュータ（ＣＰＵ ） 、 ２はメインメモリ、５はキ
ーボード等の周辺装置、４はマイクロコンピュータのシ
ステムバス、１０はディスプレイ制御部を示す。またデ
ィスプレイ制御部１０は、Ｃ）ｔＴ２０ 、 ＣＦｌｌ
Ｔ２０へのビデオ信号変換およびシステムバス４のイン
ターフェースを司どるビデオ信号変換部１１０表示する
文字のコード情報を記憶するリフレッシュバッファメモ
リ１２、文字コードに対応する文字のパターンデータな
記憶する文字パターン四（以後ＣＱＲＯＭと称す）１３
１図形および画像データを記憶するフレームメモリ１５
．ＣＰＵ１からのコマンドにより指定された図形パター
ンあるいはイメージパターンを生成してフレームメモリ
１５に描画する描画処理部１４からなる。
例を示すものである。同図において、１はマイクロコン
ピュータ（ＣＰＵ ） 、 ２はメインメモリ、５はキ
ーボード等の周辺装置、４はマイクロコンピュータのシ
ステムバス、１０はディスプレイ制御部を示す。またデ
ィスプレイ制御部１０は、Ｃ）ｔＴ２０ 、 ＣＦｌｌ
Ｔ２０へのビデオ信号変換およびシステムバス４のイン
ターフェースを司どるビデオ信号変換部１１０表示する
文字のコード情報を記憶するリフレッシュバッファメモ
リ１２、文字コードに対応する文字のパターンデータな
記憶する文字パターン四（以後ＣＱＲＯＭと称す）１３
１図形および画像データを記憶するフレームメモリ１５
．ＣＰＵ１からのコマンドにより指定された図形パター
ンあるいはイメージパターンを生成してフレームメモリ
１５に描画する描画処理部１４からなる。
また、１１のビデオ信号変換部はＣＧＲＯＭｌｓ及びフ
レームメモリ１５から必要な情報を取り出し、これら信
号の論理和をとってＣＲＴ２０へ表示するためのビデオ
信号を生成している。
レームメモリ１５から必要な情報を取り出し、これら信
号の論理和をとってＣＲＴ２０へ表示するためのビデオ
信号を生成している。
以上述べた従来方式は、文字パターンに関してはいわゆ
るＣＧ方式で生成し、この信号に別に発生させておいた
図形あるいはイメージデータな重畳する方式であるため
、下記の欠点を有していた。すなわち、文字を発生させ
るＣＲＴ画面上の位置は固定となるため、ＣＲＴ画面上
のドツト位置対応での自由なレイアウトができないこと
、文字パターン生成系と図形あるいはイメージ生成糸を
別個にもつためハードウェア量が増大することおよびＣ
ＰＵ側で分担するソフトウェアは文字と図形および画像
生成コマンドの実行はそれぞれ別のデバイスに対して行
うため複雑化する等の欠点を有していた。
るＣＧ方式で生成し、この信号に別に発生させておいた
図形あるいはイメージデータな重畳する方式であるため
、下記の欠点を有していた。すなわち、文字を発生させ
るＣＲＴ画面上の位置は固定となるため、ＣＲＴ画面上
のドツト位置対応での自由なレイアウトができないこと
、文字パターン生成系と図形あるいはイメージ生成糸を
別個にもつためハードウェア量が増大することおよびＣ
ＰＵ側で分担するソフトウェアは文字と図形および画像
生成コマンドの実行はそれぞれ別のデバイスに対して行
うため複雑化する等の欠点を有していた。
本発明の目的は、文字１図形および画像を含むディスプ
レイ制御を行なうのに好適なビットマツプディスプレイ
制御装置を提供することにある。
レイ制御を行なうのに好適なビットマツプディスプレイ
制御装置を提供することにある。
本発明は、文字パターン、図形パターンおよび画像パタ
ーンを同一のビットマツプメモリ上に展開し、このビッ
トマツプメモリをリフレッシュすることにより表示装置
への表示信号の生成を効果的に行うための手段として通
常の演算処理を行うＣＰＵ ｌあらかじめ定められた文
字。
ーンを同一のビットマツプメモリ上に展開し、このビッ
トマツプメモリをリフレッシュすることにより表示装置
への表示信号の生成を効果的に行うための手段として通
常の演算処理を行うＣＰＵ ｌあらかじめ定められた文
字。
図形および画像を表現するコード情報をもとに指定され
たパターンデータに変換する描画処理専用の処理装置と
をもたせ、上記コード情報を ＣＰＵと描画処理系の両
者がアクセス可能な共有メモリ十に記憶−他方描画処理
系が発生させたパターンデータをビクセル毎にアドレッ
シング・ されたビットマツプメモリに記憶し、このビ
ットマツプメモリは描画処理系、と表示信号変換系の両
者がアクセス可能となるシステム構成をとることにより
、ＣＰＵ系と描画処理系が並行処理を可能とし、かつＣ
ＰＵが表示信号変換系の影響を全く受けないようにした
ことＫより従来方式の欠点を取り除いたものである。
たパターンデータに変換する描画処理専用の処理装置と
をもたせ、上記コード情報を ＣＰＵと描画処理系の両
者がアクセス可能な共有メモリ十に記憶−他方描画処理
系が発生させたパターンデータをビクセル毎にアドレッ
シング・ されたビットマツプメモリに記憶し、このビ
ットマツプメモリは描画処理系、と表示信号変換系の両
者がアクセス可能となるシステム構成をとることにより
、ＣＰＵ系と描画処理系が並行処理を可能とし、かつＣ
ＰＵが表示信号変換系の影響を全く受けないようにした
ことＫより従来方式の欠点を取り除いたものである。
第２図は本発明の１実施例を示すマイクロコンピュータ
−システムの構成図である。同図において、第１図と同
等のものには同一番号が付しである。
−システムの構成図である。同図において、第１図と同
等のものには同一番号が付しである。
本発明におけるディスプレイ制御部１０の構成は、文字
パターン、図形パターンおよび画像パターンを生成する
描画処理部５１！、 ＣＰＵ１ と描画処理部３２が共
有アクセスを行なう共有メモリ犯。
パターン、図形パターンおよび画像パターンを生成する
描画処理部５１！、 ＣＰＵ１ と描画処理部３２が共
有アクセスを行なう共有メモリ犯。
ＣｆｔＴに対してビデオ信号を生成する部分（後述）と
描画処理部６２が共有アクセスを行なうビットマツプメ
モリ６１および共有メモリ３０とビットマツプメモリ３
１の共有アクセスの管理およびビデオ信号生成のための
同期処理等を司さどるインタフェース部４０からなる。
描画処理部６２が共有アクセスを行なうビットマツプメ
モリ６１および共有メモリ３０とビットマツプメモリ３
１の共有アクセスの管理およびビデオ信号生成のための
同期処理等を司さどるインタフェース部４０からなる。
本実施例の動作を説明すれば、ＣＰＵＩはＣＲＴＫ表示
する文字９図形１画像等をあらかじめ定められたコード
情報列としてインタフェース部４０を介して共有メモリ
５０にセットし、描画処理部５２に対し描画起動指令を
発行する。描画処理部３２は、ＣＰＵ１からの描画起動
指令により共有メモリ５０にセットされたコマンド列を
インタフェース部４０を介してアクセスし、その内容を
解読し、コマンドのパラメータ忙より指定されたビット
マツプメモリ３１の該当する番地にパターンデータの描
画をインタフェース部４０を介して実行し、全ての処理
が終了するとその報告をＣＰＵ１に対して行う。一方イ
ンタフェース部４゜の中のビデオ信号生成系は、ＣＲＴ
２ｏの水平垂直信号に同期してビットマツプメモリ３１
をシーケンシャルにアクセスし、読み出されたディジタ
ル信号をビデオ信号に変換し、ＣＲ’ｌ’２０に送出す
る。
する文字９図形１画像等をあらかじめ定められたコード
情報列としてインタフェース部４０を介して共有メモリ
５０にセットし、描画処理部５２に対し描画起動指令を
発行する。描画処理部３２は、ＣＰＵ１からの描画起動
指令により共有メモリ５０にセットされたコマンド列を
インタフェース部４０を介してアクセスし、その内容を
解読し、コマンドのパラメータ忙より指定されたビット
マツプメモリ３１の該当する番地にパターンデータの描
画をインタフェース部４０を介して実行し、全ての処理
が終了するとその報告をＣＰＵ１に対して行う。一方イ
ンタフェース部４゜の中のビデオ信号生成系は、ＣＲＴ
２ｏの水平垂直信号に同期してビットマツプメモリ３１
をシーケンシャルにアクセスし、読み出されたディジタ
ル信号をビデオ信号に変換し、ＣＲ’ｌ’２０に送出す
る。
第３図は上記したインターフェース部４ｏのより詳細な
ブロック図を示したもので、同図において４１は共有メ
モリ５０に対するアクセス優先権判別器、４２はビット
マツプメモリ６１Ｖｃ対するアクセス優先権判別器、４
３はビットマツプメモリ３１に対するリフレッシュタイ
ミングおよびリフレッシュに必要な制御信号（アドレス
信号およびコントロール信号）発生部、４４は４３と４
２を介してビットマツプメモリ６１から読み出したデー
タをビデオ信号に変換する信号変換部である。また同図
に示した記号Ａはアドレス情報、−りはデータ、Ｃはリ
ード／ライト等の制御信号。
ブロック図を示したもので、同図において４１は共有メ
モリ５０に対するアクセス優先権判別器、４２はビット
マツプメモリ６１Ｖｃ対するアクセス優先権判別器、４
３はビットマツプメモリ３１に対するリフレッシュタイ
ミングおよびリフレッシュに必要な制御信号（アドレス
信号およびコントロール信号）発生部、４４は４３と４
２を介してビットマツプメモリ６１から読み出したデー
タをビデオ信号に変換する信号変換部である。また同図
に示した記号Ａはアドレス情報、−りはデータ、Ｃはリ
ード／ライト等の制御信号。
ＩＲＯおよびＩＲ，はＣＰＵ１と描画処理部５２間のイ
ンターフェース信号を表わしている。
ンターフェース信号を表わしている。
また第４図は共有メモリ５０におけるデータ形式の１実
施例を示したものであり、第５図はＣＰＵ１ と描画処
理部３２におけるＩ鳥、ＩＲ，の信号インターフェース
方式の実施例、第６図は第５図の動作タイミングチャー
ト、第７図はＣＰＵ１と描画処理部６２それぞれにおけ
る処理手順を示したものである。
施例を示したものであり、第５図はＣＰＵ１ と描画処
理部３２におけるＩ鳥、ＩＲ，の信号インターフェース
方式の実施例、第６図は第５図の動作タイミングチャー
ト、第７図はＣＰＵ１と描画処理部６２それぞれにおけ
る処理手順を示したものである。
なお、第５図における５０ 、５１はそれぞれフリツプ
フロツプ回路を示している。
フロツプ回路を示している。
第２図〜第７図を用いて本発明の処理フローについて詳
述すると以下の如くなる。第７図に示したように、 Ｃ
ＰＵ１は描画処理部５２からの描画処理終了割込が発生
すると第４図に示した共有メモリにおける（Ａａ＋１）
番地に割り当てられたステータスワードＳＷを読み取り
、この割込が正規のものかを判別する。正規の割込みの
場合にはＣＰＵは共有メモリの（Ａｏ＋２）番地にコマ
ンド列を格納する先頭番地にをセットし、引き続き第４
図に示した如き一連の描画コマンド列を共有メモリ３０
のＰＣ番地からセットする。
述すると以下の如くなる。第７図に示したように、 Ｃ
ＰＵ１は描画処理部５２からの描画処理終了割込が発生
すると第４図に示した共有メモリにおける（Ａａ＋１）
番地に割り当てられたステータスワードＳＷを読み取り
、この割込が正規のものかを判別する。正規の割込みの
場合にはＣＰＵは共有メモリの（Ａｏ＋２）番地にコマ
ンド列を格納する先頭番地にをセットし、引き続き第４
図に示した如き一連の描画コマンド列を共有メモリ３０
のＰＣ番地からセットする。
描画コマンド列のセットが終了すると、ＣＰＵ１は共有
メモリ６０のＡｏ番地にαｌをセットした後割込処理ル
ーチンを抜は出し、元の処理状態に復帰する。ＣＰＵ１
の循ライト信号は第５図に示したよ５に描画処理部５２
に対する■烏信号となり描画処理部３２におけるフリラ
グフロップ回路５１をセットし、描画処理部６２に対す
る描画開始割込み信号として描画処理部５２に送られる
。
メモリ６０のＡｏ番地にαｌをセットした後割込処理ル
ーチンを抜は出し、元の処理状態に復帰する。ＣＰＵ１
の循ライト信号は第５図に示したよ５に描画処理部５２
に対する■烏信号となり描画処理部３２におけるフリラ
グフロップ回路５１をセットし、描画処理部６２に対す
る描画開始割込み信号として描画処理部５２に送られる
。
描画処理部５２にこの割込信号が発生すると、描画処理
部３２の処理は第７図に示した様に、先ず共有メモリ３
００Ａ。番地の謂を取り込む。このタイミングで第７図
に示したように描画処理部５２に対する描画開始割込信
号はリセットされる。
部３２の処理は第７図に示した様に、先ず共有メモリ３
００Ａ。番地の謂を取り込む。このタイミングで第７図
に示したように描画処理部５２に対する描画開始割込信
号はリセットされる。
′ ｙを取り込んだ描画処理部５２はｙの内容を判断し
、割込の有効／無効の判別を行う。割込が有効の場合に
は描画処理部６２は描画処理動作に入り、先ず第４図に
示したん＋２番地の内容ＰＣ１すなわちコマンド列の先
頭アドレスを読み込み、この内容を描画処理部３２にお
けるコマンド解読ポインタヘロードし、ＰＣ番地の内容
から順に指定された描画パターンデータの発生を行ない
、そのパターンデータを第３図の判別器４２を介し□
てビットマツプメモリ３１の指定された番地に描画処理
を行なっていく描画処理部３２は全ての描画処理が終了
すると描画途中でのエラーの有無を共有メモリ３０のＡ
、番地のＳＷワードとしてライトする動作を行う。この
動作は第５図に示したようにＣＰＵ１に対する描画処理
終了割込の信号として伝えられることになる。
、割込の有効／無効の判別を行う。割込が有効の場合に
は描画処理部６２は描画処理動作に入り、先ず第４図に
示したん＋２番地の内容ＰＣ１すなわちコマンド列の先
頭アドレスを読み込み、この内容を描画処理部３２にお
けるコマンド解読ポインタヘロードし、ＰＣ番地の内容
から順に指定された描画パターンデータの発生を行ない
、そのパターンデータを第３図の判別器４２を介し□
てビットマツプメモリ３１の指定された番地に描画処理
を行なっていく描画処理部３２は全ての描画処理が終了
すると描画途中でのエラーの有無を共有メモリ３０のＡ
、番地のＳＷワードとしてライトする動作を行う。この
動作は第５図に示したようにＣＰＵ１に対する描画処理
終了割込の信号として伝えられることになる。
以上述べたように、本発明の実施例忙よれば下記の効果
がある。
がある。
（１１ＣｆＭＫ表示したい情報をコマンドとして生成す
る処理系（ＣＰＵ ）とそのコマンドにもとづいて描画
処理を行う専用処理装置を並列動作させることができ、
かつ、ＣＰＵ側はビデオ信号生成のためのビットマツプ
メモリのリフレッシュの影響を全く受けないため、処理
のスループットが増大する。
る処理系（ＣＰＵ ）とそのコマンドにもとづいて描画
処理を行う専用処理装置を並列動作させることができ、
かつ、ＣＰＵ側はビデオ信号生成のためのビットマツプ
メモリのリフレッシュの影響を全く受けないため、処理
のスループットが増大する。
（２）表示データは全て専用の描画処理系とＣＰＵ系の
みで共有するメモリ上に一元管理できるため、ソフトウ
ェア作成上の効率化が図れる。
みで共有するメモリ上に一元管理できるため、ソフトウ
ェア作成上の効率化が図れる。
（３） ハードウェアシステムとしては、物理的に分け
られた２種類の共有メモリ（１つはコマンド用、もう１
つはビットマツプメモリ）とこれらへのアクセス権を管
理するインターフェース部および専用の描画処理部（こ
れは通常のマイクロプロセッサによって容易に実現でき
る）があればよいため、ハードウェアが極めて単純化す
る。
られた２種類の共有メモリ（１つはコマンド用、もう１
つはビットマツプメモリ）とこれらへのアクセス権を管
理するインターフェース部および専用の描画処理部（こ
れは通常のマイクロプロセッサによって容易に実現でき
る）があればよいため、ハードウェアが極めて単純化す
る。
（４） 描画データは全てビットマツプメモリ上に描か
れるため、ＣＩ’ｔＴ画面上の任意の位置にレイアウト
できる等の利点をもつ。
れるため、ＣＩ’ｔＴ画面上の任意の位置にレイアウト
できる等の利点をもつ。
本発明によれば、以上述べたような特徴を有するため、
文字０図形および画像の表示制御に適したビットマツプ
ディスプレイ制御装置を得ることができる。
文字０図形および画像の表示制御に適したビットマツプ
ディスプレイ制御装置を得ることができる。
第１図は従来のマイクロコンピュータ・システムの構成
図、第２図は本発明の１実施例を示すシステム構成図、
第６図は本実施例のインターフェース部のブロック図、
第４図は共有メモリ上のデータ形式例を示すメモリマツ
プ、第５図はＣＰＵと描画処理部のインターフェース方
式の１例を示すブロック図、第６図は第５図の動作タイ
ムチャート、第７図はＣＰＵと描画処理部の処理フロー
図である。 １ ・・・ＣＰＵ １０・・・ディスプレイ制御部 ３０・・・共有メモリ ３１・・・ビットマツプメモリ ３２・・・描画処理部 ４０・・・インターフェース部 代理人弁理士 高 橋 明 夫 叢 １ 図 １θ 第２図 ／θ 篤３図 第４図
図、第２図は本発明の１実施例を示すシステム構成図、
第６図は本実施例のインターフェース部のブロック図、
第４図は共有メモリ上のデータ形式例を示すメモリマツ
プ、第５図はＣＰＵと描画処理部のインターフェース方
式の１例を示すブロック図、第６図は第５図の動作タイ
ムチャート、第７図はＣＰＵと描画処理部の処理フロー
図である。 １ ・・・ＣＰＵ １０・・・ディスプレイ制御部 ３０・・・共有メモリ ３１・・・ビットマツプメモリ ３２・・・描画処理部 ４０・・・インターフェース部 代理人弁理士 高 橋 明 夫 叢 １ 図 １θ 第２図 ／θ 篤３図 第４図
Claims (1)
- 【特許請求の範囲】 文字１図形および画像を含むデータの表示制御を行うデ
ィスプレイ制御装置におい【、文字コードおよび図形コ
マンド列が格納される共有メモリと、前記共有メモリに
前記文字コードおよび前記図形コマンド列を作成する処
理装置と、前記文字コードおよび前記図形コマンド列に
対応するドツト形式に展開された文字パターンおよび図
形パターンが格納されるビットマツプメモリと、前記共
有メモリから前記文字コードおよび前記図形コマンド列
をとり出して前記文字パターンおよび前記図形パターン
を生成し前記ビットマツプメモリに展開するとともに、
前記ビットマツプメモリからドツト形式に展開されたデ
ータをとり出して表示信号に変換し表示装置に表示せし
める描画処理部とを有することを特徴とするビットマツ
プディスプレイ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028524A JPS60173584A (ja) | 1984-02-20 | 1984-02-20 | ビツトマツプデイスプレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028524A JPS60173584A (ja) | 1984-02-20 | 1984-02-20 | ビツトマツプデイスプレイ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173584A true JPS60173584A (ja) | 1985-09-06 |
Family
ID=12251052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028524A Pending JPS60173584A (ja) | 1984-02-20 | 1984-02-20 | ビツトマツプデイスプレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435593A (en) * | 1987-07-31 | 1989-02-06 | Sharp Kk | Character lithographing system |
-
1984
- 1984-02-20 JP JP59028524A patent/JPS60173584A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435593A (en) * | 1987-07-31 | 1989-02-06 | Sharp Kk | Character lithographing system |
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