JPS63136171A - 画像デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技地分互 この発明は、少なくとも、イメージ入力装置と、ＣＰＵ
モジュールと、ビットマツプ方式の画像データを記憶す
るメモリモジュールと、同じくビットマツプ方式の画像
データを記憶する表示メモリを含む表示制御モジュール
とを具備し、画像データの処理機能を有する画像データ
処理装置の改良に係り、特に、出力装置としてＣＲＴ等
の表示装置、あるいはレーザービーム・プリンタ等を備
えた画像データ処理装置において、メモリモジュールと
表示制御モジュールの表示メモリとの間に専用バスを設
け、この専用バスによって表示制御モジュール内で使用
される各種メモリ制御信号をメモリモジュールへ送出す
ることにより、表示メモリの動作サイクルに同期してメ
モリモジュールと表示メモリとの間でデータ転送を行う
ことにより、両メモリモジュール間における画像データ
の転送速度の高速化を実現するとともに、システムの処
理能率を向上させた画像データ処理装置に関する。

従来技術 従来から、ビットマツプ方式の画像データを記憶するメ
モリモジュールと、同じくビットマツプ方式の画像デー
タを記憶する表示メモリとを備えた画像データ処理装置
の画像メモリシステムでは、メモリモジュールと表示メ
モリとの間で、そのビットマツプデータを転送する場合
、転送データを、ビットブリット（Ｂ　Ｉ　ＴＢ　ＬＴ
）　　・コントローラの制御下でＤＭＡ方式によって、
システムバスを経由して行う方法が、一般的である。

第６図は、従来の画像データ処理装置について、その要
部構成の一例を示す機能ブロック図である。

図面において、１はイメージスキャナ、２はスキャナＩ
／Ｆ　（インターフェイス）部、３はキーボード等の入
力装置、４は入力制御部、５はビットブリット（ＢＩＴ
ＢＬＴ）　　・コントローラ、６はＣＰＵ、７はメイン
メモリ、８はディスクコントローラ、９はＦＤＤ　（フ
ロッピーディスク・ドライバー）、１０はＨＤＤ　（ハ
ードディスク・ドライバー）、１１はビットマツプ方式
のイメージメモリを有するメモリモジュール、１２は同
じくビットマツプ方式の表示メモリを有する表示制御モ
ジュールで、１２Ａはその表示メモリ、１２ＢはＣＲＴ
コントローラ、１３はＣＲＴ、１４はプリンタ制御部、
１５はプリンタ、１６はシステムバスを示し、ａはメモ
リモジュール１１と表示メモリ１２Ａとの間の転送経路
を示す。

この第６図に示す画像データ処理装置の機能は、概路次
のとおりである。

イメージスキャナｌは、画像データを入力するイメージ
入力手段であり、また、操作用キーが付加されていて、
システムの起動その他の命令や、必要な制御情報等を入
力する。なお、イメージスキャナ１と分離して、操作用
のキーを有するキーボードを設けることも可能である。

このイメージスキャナ１から入力された画像データは、
スキャナＩ／Ｆ部２、システムバス１６を介して、ビッ
トマツプ方式のイメージメモリを有するメモリモジュー
ル１１、あるいは、同じくビットマツプ方式の表示メモ
リを有する表示制御モジュール１２の表示メモリ１２Ａ
に格納される。

キーボード等からなる入力装置３は、システムの起動そ
の他の命令や、文字情報等を入力する入力手段である。

この入力装置３から入力された情報は、入力制御部４．
システムバス１６を介して、コンピュータ側へ送出され
る。

ＣＰＵ６は、第６図の画像処理のシステム全体を制御す
るマイクロコンピュータで、システムを制御するプログ
ラム等を有していて、例えば、ＣＲＴ１３、ＦＤＤ９の
フロッピー・ディスクをアクセスする。

メインメモリ７は、必要なデータを格納するシステムメ
モリである。

ディスクコントローラ８は、ＦＤＤ９やＨＤＤｌｏを制
御する。

ＦＤＤ９のフロッピー・ディスクや、ＨＤＤ　１０のハ
ード・ディスクは、外部記憶装置であり、読出された画
像データは、ディスクコントローラ８、システムバス１
６を介して、コンピュータ側へ送出される。なお、外部
記憶装置としては、磁気ディスク、磁気テープその他の
大容量の記憶装置を使用することもできる。

ビットマツプ方式のイメージメモリを有するメモリモジ
ュール１１は、画素単位で画像データや。

文字パターンのデータを格納するメモリで、この第６図
の画像データ処理装置で必要とする画像データを記憶す
る。この画像データは、編集処理された後、プリンタ１
５へ出力されたり、あるいは図示しないファクシミリ装
置等へ出力される。

同じくビットマツプ方式の表示メモリを有する表示制御
モジュール１２は、その表示メモリ１２Ａに０画像デー
タが記憶される。この画像データは、ＣＲＴコントロー
ラ１２Ｂにより、表示のために読出されてＣＲＴ１３に
表示されるとともに。

編集処理された後の画像データが、後述のビットブリッ
ト・コントローラ５によって、メモリモジュール１１の
イメージメモリへ転送される。

ＣＲＴ１３は、処理中の画像データや、操作に必要なガ
イダンス等を、その画面上に、ドツトパターンで可視表
示する表示手段である。

このＣＲＴ１３には、表示制御モジュール１２のＣＲＴ
コントローラ１２Ｂが接続されており、ＣＲＴコントロ
ーラ１２Ｂは、ビットマツプ方式の表示メモリ１２Ａ上
に展開された画像データを、画面表示するように、各種
の制御信号を発生して、表示動作を制御する。

プリンタ１５は、例えば、レーザビーム・プリンタやイ
ンクジェット・プリンタ、サーマルドツト・プリンタ等
のドツトイメージの印字装置で、読込まれた画像データ
や文字データにより、文書や画像等をドツトパターンで
印字する。

このプリンタ１５には、システムバス１６、プリンタ制
御部１４を介して、コンピュータ側から、画像データや
文字その他のデータ、制御情報等が与えられ、ハードコ
ピーが作成される。

この第６図の画像データ処理装置で、ビットブリット・
コントローラ５は、表示メモリ１２Ａと、メモリモジュ
ール１１との間で行われるデータ転送の制御を行う。

例えば、画像データの編築時には、ＣＲＴ１３に表示す
るために、メモリモジュール１１に格納されている画像
データを表示メモリ１２Ａへ転送する。

また、編集完了後には、プリンタ１５へ出力してハード
コピーを作成するために、あるいはＭＨ方式等の符号化
された画像情報に変換してファクシミリ電送するために
、画像データをこの表示メモリ１２Ａからメモリモジュ
ール１１へ転送する。

その後、任意の時点で、このメモリモジュール１１から
所望の装置へ送出する。

この第６図では、イメージメモリを有するメモリモジュ
ール１１と１表示メモリ１２Ａは１次のような構成であ
る。

メモリモジュール１１と、同じく表示制御モジュール１
２の表示メモリ１２Ａには、画像（イメージ）データが
、ビットマツプ方式で記憶される。

このメモリモジュール１１と表示メモリ１２Ａは、シス
テムバス１６によって接続されている。

そして１例えば、ＣＲＴ１３の画面上に、メモリモジュ
ール１１内の画像データを表示する場合には、第６図に
示すような転送経路ａで、システムバス１６を介して、
メモリモジュール１１から表示メモリ３．２Ａへデータ
を転送する。

そのため、このデータ転送期間中は、ビットブリット・
コントローラ５がシステムバス１６を占有することにな
り、ＣＰＵ６等の他のモジュールは、その期間中、シス
テムバス１６を使用することができない。

この点は、逆方向すなわち、表示メモリ１２Ａからメモ
リモジュール１１ヘデータを転送する場合も、全く同様
である。

したがって、このような従来の画像データ処理装置では
、システム全体の処理速度の向上が妨げられ、処理能率
が低下する、という不都合があった。

月−一」！ そこで、この発明の画像データ処理装置では、従来の画
像データ処理装置におけるこのような不都合を解決し、
表示メモリとイメージメモリモジュールとの間で、画像
データが高速転送できるようにするとともに、データの
転送中でも、ＣＰＵ等の他のモジュールが、必要に応じ
て任意の時点で、システムバスの使用を可能にすること
により。

画像データ処理システムの処理能率を向上させることを
目的とする。

孟−一双 そのために、この発明の画像データ処理装置では、少な
くとも、イメージ入力装置と、ＣＰＵモジュールと、ビ
ットマツプ方式の画像データを記憶するメモリモジュー
ルと、同じくビットマップ方式の画像データを記憶する
表示メモリを含む表示制御モジュールとを具備し、画像
データの処理機能を有する画像データ処理装置において
、前記メモリモジュールと前記表示制御モジュールの表
示メモリとをデュアルポート・メモリで構成し。

かつ、前記３個のモジュールを接続するシステムバスの
他に、前記メモリモジュールおよび前記表示制御モジュ
ールとを接続する第２のバスを備え。

該第２のバスによって前記表示制御モジュール内で使用
される各種メモリ制御信号を前記メモリモジュールへ送
出することによって、前記表示メモリの動作サイクルに
同期して前記メモリモジュールと表示メモリとの間でデ
ータ転送を行うようにしている。

また、他の実施例として、メモリモジュールと第２のバ
スとの接続部、および表示制御モジュールの表示メモリ
と前記第２のバスとの接続部に、それぞれラスター演算
のためのレジスタやゲート回路類からなる論理回路手段
を設けている。

次に、この発明の画像データ処理装置について。

図面を参照しながら、その実施例を詳細に説明する。

第１図は、この発明の画像データ処理装置について、そ
の要部構成の一実施例を示す機能ブロック図である。図
面における符号は第６図と同様であり、また、１１Ａは
メモリモジュール１１のイメージメモリ、１１Ｂは同じ
くメモリモジュール１１に付加されたメモリコントロー
ラ、】７はイメージメモリバスを示し、ＭＣＳはメモリ
制御信号＋　ＡＤＤはメモリアドレス信号、ＤＴＡはメ
モリデータを示す。

出の第１図に示す画像データ処理装置も、基本的には、
先の第６図の装置と同様であるが、ビットブリット・コ
ントローラ５の代りに、メモリモジュール１１にメモリ
コントローラ１１Ｂが付加されており、また、メモリモ
ジュール１１と表示メモリ１２Ａとが、イメージメモリ
バス１７によって直接、相互接続されている点で５両装
置は相違している。

このメモリモジュール１１のイメージメモリ１１Ａと、
表示制御モジュール１２の表示メモリ１２Ａは、いずれ
も、システムバス１６およびイメージメモリバス１７の
双方からアクセス可能なデュアルポート・メモリである
。

イメージメモリバス１７は、メモリ制御信号ＭＣ８、メ
モリアドレス信号ＡＤＤ、メモリデータＤＴＡを伝送す
る。

イメージメモリバス１７上のメモリアドレス信号ＡＤＤ
は、表示アドレスである。

メモリ制御信号ＭＣ８のうち、ＲＡＳ、ＣＡＳ。

ＷＥは、表示制御モジュール１２によって発生される。

メモリコントローラＩＩＢは、オフセット値によって修
飾された後のアドレスが、ソースアドレス以外の期間に
は、イネーブル信号ＥＮをＨＨ１１レベルにするので、
当該期間中のライトエレキ信号ＷＥは無視され、イメー
ジメモリ１１Ａや表示メモリ１２Ａに対する書込み動作
は実行されない。

要約すれば、この第１図に示すように、メモリモジュー
ル１１と表示制御モジュール１２の表示メモリ１２Ａと
の間に、専用バスとしてイメージメモリバス１７を設け
、この専用バスによって表示制御モジュール１２内で使
用される各種メモリ制御信号をメモリモジュール１１へ
送出して、表示メモリ１２Ａの動作サイクルに同期して
メモリモジュール１１と表示メモリ１２Ａとの間でデー
タ転送を行うことにより１両メモリモジュール１１．１
２Ａ間における画像データの転送速度の高速化を達成し
、同時に、システムバス１６は、ＣＰＵ６等の他のモジ
ュールが、必要に応じて即時に使用可能な状態にするこ
とによって、システムの処理能率を向上するようにして
いる。

次の第２図は、メモリモジュール１１のイメージメモリ
ＩＩＡと、表示制御モジュール１２の表示メモリ１２Ａ
について、アドレスの対応関係を説明するためのメモリ
構成図で、システムメモリ空間の一例を示す図である１
図面における符号は第１図と同様であり、また１、Ｐは
イメージメモリ１１Ａ上のデータ領域、ｑは表示メモリ
１２Ａ上のデータ領域を示す。

イメージメモリＩＩＡと、表示メモリ１２Ａは、例えば
この第２図に示すような状態で、システムメモリ空間に
マツピングされる。

すなわち、イメージメモリ１１Ａ上のデータ領域Ｐのア
ドレスと、表示メモリ１２Ａ上のデータ領域ｑのアドレ
スとは、一定のオフセット量を有する関係で与えられて
いる。

そして１表示メモリ１２Ａからイメージメモリ１１Ａへ
データを転送する場合には、表示メモリ１２Ａ上のデー
タ領域ｑが、ビットブリット・ソース領域となり、イメ
ージメモリ１１Ａ上のデータ領域ｐが、ビットブリット
・デスティネーション領域になる。

反対に、イメージメモリ１１Ａから表示メモリ１２Ａヘ
データを転送する場合には、イメージメモリ１１Ａ上の
データ領域ｐが、ビットブリット・ソース領域となり５
表示メモリ１２Ａ上のデータ領域ｑが、ビットブリット
・デスティネーション領域になる。

最初に、表示メモリ１２Ａからイメージメモリ１１Ａヘ
データを転送する場合のビットブリット動作について述
べる。

第３図は、この発明のデータ処理装置において、表示メ
モリ１２ＡからイメージメモリＩＩＡへデータ転送する
場合のビットブリット動作を説明するためのタイミング
チャートである。各信号波形に付けられた符号は、第１
図の符号位置に対応している。

この転送動作では、第３図の最上方に「表示メモリ動作
」として示すように１表示期間中１表示メモリ１２Ａか
らの表示データの読出し動作と、表示メモリ１２Ａから
イメージメモリＩＩＡへのデータ転送とを、交互に繰返
えす。

■　ＣＰＵ６は、システムバス１６を経由してメモリコ
ントローラＩＩＢに、第２図に示したようなビットブリ
ット・デスティネーション領域およびソース領域とのメ
モリアドレスのオフセット値を設定する。

■　ＣＰＵ６は、メモリコントローラ１１Ｂに対して、
ビットブリット実行の起動をかける。

■　イメージメモリバス１７に送出される表示アドレス
は、メモリコントローラＩＩＢに入力され、上記オフセ
ット値によりアドレス修飾されている。

■　上記■での修飾後のアドレスと、上記■のデスティ
ネーション・アドレスが一致すると、メモリコントロー
ラＩＩＢは、ビットブリット実行可能を意味するイネー
ブル信号ＥＮを発生する。ライトエレキ信号ＷＥは、こ
のＥＮがアクティブの期間のみ有効である。

■　メモリコントローラＩＩＢは、すでにイメージメモ
リバス１７上に読出されている表示データＤＴＡを、イ
メージメモリＩＩＡに書込む。

■　上記■での修飾後のアドレスが、上記■のデスティ
ネーション・アドレス以外の期間では、メモリコントロ
ーラＩＩＢは、イネーブル信号ＥＮを゛１Ｈ″レベルに
し、当該期間中はライトエレキ信号ＷＥは無視されて、
イメージメモリ１１Ａに対する書込み動作は実行されな
い。なお、この期間は、第３図には、図示されていない
。

このような動作によって、表示メモリ１２Ａからイメー
ジメモリＩＩＡへのデータ転送が実行される。

次に、イメージメモリ１１Ａから表示メモリ１２Ａヘデ
ータを転送する場合のビットブリット動作について述べ
る。

第４図は、この発明のデータ処理装置において、イメー
ジメモリＩＩＡから表示メモリ１２Ａヘデータ転送する
場合のビットブリット動作を説明するためのタイミング
チャートである。各信号波形に付けられた符号は、第３
図と同様である。

この転送動作でも、第４図の最上方に「表示メモリ動作
」として示すように、表示期間中、表示メモリ１２Ａか
らの表示データの読出し動作と、イメージメモリＩＩＡ
から表示メモリ１２Ａ△のデータ転送とを、交互に繰返
えす。

■　ＣＰＵ６は、システムバス１６を経由してメモリコ
ントローラＬ　１．　Ｂに対して、ビントブリット・ソ
ース領域およびデスティネーション領域とのメモリアド
レスのオフセット値を設定する。

■　ＣＰＵ６は、メモリコン１〜ローラ１１Ｂにビット
ブリット実行の起動をかける。

■　イメージメモリバス１７に送出される表示アドレス
は、メモリコントローラＩＩＢに入力されて、上記オフ
セット値によりアドレス修飾されている。

■　上記■での修飾後のアドレスと上記■のソースアド
レスが一致すると、メモリコントローラＬＬＢは、ビッ
トブリット実行可能を意味するイネーブル信号ＥＮを発
生するとともに、イメージメモリＩＩＡのデータをイメ
ージメモリバス１７に送出する。

■　表示制御モジュール１２は、上記■のイメージメモ
リＩＩＡのデータを表示メモリ１２Ａに書込む。

■　上記■での修飾後のアドレスが、上記■のソースア
ドレス以外の期間は、メモリコントローラＩＩＢは、イ
ネーブル信号ＥＮを”　Ｈ”レベルにし、当該期間中、
表示制御モジュール１２において、ライトエレキ信号Ｗ
Ｅは無視され、表示メモリ１２Ａに対する書込み動作は
実行されない、なお、この期間は、第４図には１図示さ
れていない。

このような動作によって、イメージメモリ】ＩＡから表
示メモリ１２Ａへのデータ転送が実行される。

以上のように、この発明のデータ処理装置では、メモリ
モジュール１１のイメージメモリＩＩＡと。

表示制御モジュール１２の表示メモリ１２Ａとの間に、
専用バスとしてイメージメモリバス１７を設け、この専
用バスによって表示制御モジュール１２内で使用される
各種メモリ制御信号をメモリモジュール１１へ送出する
ことにより１表示メモリ１２Ａの動作サイクルに同期し
て、メモリモジュール１１のイメージメモリ１１と表示
メモリ１２Ａとの間でデータ転送を行うことにより、両
メモリモジュール１１．１２間における画像データの転
送速度の高速化を達成している。

すなわち、ビットブリット動作は、表示メモリ動作サイ
クルに同期しているので、ビットブリットを高速で実行
することができ、１画面の転送を１フレ一ム期間で完了
することが可能となる。例えば、１フレームの同期が６
０Ｈｚの場合、その転送速度は、１６．７＋１１５／画
面ビットブリットとなり、極めて高速度の転送が達成さ
れる。

しかも、ビットブリット動作に必要なメモリ制御信号は
、表示制御モジュール１２内で使用している各メモリ制
御信号を使用することができるので、ビットブリットの
ハードウェアも、従来の場合に比較して小規模で実現で
きる。

その上に、ビットブリット動作は、イメージメモリバス
１７上で実行されるから、ビットブリット動作のために
システムバス１６が占有されることがなく、システムの
処理速度が向上され、その処理能率も著しく改善される
。

次に、この発明のデータ処理装置について、他の実施例
を説明する。

この実施例では、メモリモジュール１１と第２のバスで
あるイメージメモリバス１７との接続部、および表示制
御モジュール１２の表示メモリ１２Ａと前記イメージメ
モリバス１７との接続部に、それぞれラスター演算のた
めのレジスタやゲート回路類からなる論理回路手段が設
けられている。

第５図は、この発明の画像データ処理装置について、そ
の要部構成の他の実施例を示す機能ブロック図である。

図面における符号は第１図と同様であり、また、ｌＩＧ
はメモリモジュール１１に付加されたラスター演算部、
１２Ｇは表示制御モジュール１２に付加されたラスター
演算部を示す。

この第５図に示す画像データ処理装置は５基本的には、
先に第１図に示した実施例の装置と同様である。

しかし、すでに述べたように、この第５図の実施例の装
置では、メモリモジュール１１のイメージメモリＩＩＡ
とイメージメモリバス１７との接続部に、ラスター演算
部１１Ｃが設けられ、また、表示制御モジュール１２の
表示メモリ＋２Ａとイメージメモリバス１７との接続部
に、ラスター演算部１２Ｇが設けられている点で、先の
第１図に示した実施例と相違している。これらのラスタ
ー演算部１１Ｇ、１２Ｃは、ＣＰＵ６によって設定され
る演算モードによってラスターの演算を行う。

データ転送の動作も、基本的には、先の実施例の場合と
同様で、表示メモリ１２ＡからイメージメモリＩＩＡへ
データを転送する場合のビットブリット動作は、その■
〜■に対応しており、タイミングチャートも、第３図と
同様である。

しかしながら、メモリモジュール１１にラスター演算部
１１Ｃが、また、表示制御モジュール１２にラスター演
算部１２Ｇが、それぞれ付加されているので、先の■の
動作は、やや異なる。

すなわち、先の■の動作が、次の■′のように変更され
る。

メモリコントローラＩＩＢは、すでにイメージメモリバ
ス１７上に読出さ九でいる表示データＤＴＡと、イメー
ジメモリＩＩＡから読出されたデータについて、予めＣ
ＰＵ６によって設定されている演算モードによってラス
ター演算を行い、その演算結果をイメージメモリ１．Ｉ
Ａに書込む。

その他の動作は、先の■〜■、■と同しであり、全体と
しては、■〜■、■′、■の動作によって、表示メモリ
１２ＡからイメージメモリＩＩＡへのデータ転送が実行
される。

さらに、逆方向の転送、すなわち、イメージメモリｌＩ
Ａから表示メモリ１２Ａへデータを転送する場合のビッ
トブリット動作も、基本的には、先の実施例の場合と同
様で、その■〜■に対応しており、タイミングチャート
も、第４図と同様である。

この逆方向の転送の場合にも、先の■の動作が、次の■
′のように変更される。

表示制御モジュール１２は、先の■により、すでにイメ
ージメモリバス１７上に読出されているイメージメモリ
のデータと、表示のために表示メモリ１２Ａから読出さ
れた表示データＤ　Ｔ　Ａについて、予めＣＰＵ６によ
って設定されている演算モードによってラスター演算を
行い、その演算結果を表示メモリ１２Ａに書込む。

このような動作によって、イメージメモリ１１Ａから表
示メモリ１２Ａへのデータ転送が行われる。

その他の動作は、先の■〜■、■と同じであり、全体と
しては、■〜■、■′、■の動作によって、イメージメ
モリ１１Ａから表示メモリ１２Ａへのデータ転送が実行
される。

以上に詳細に説明したとおり、この発明の画像データ処
理装置では、少なくとも、イメージ入力装置と、ＣＰＵ
モジュールと、ビットマツプ方式の画像データを記憶す
るメモリモジュールと、同じくビットマツプ方式の画像
データを記憶する表示メモリを含む表示制御モジュール
とを具備し、画像データの処理機能を有する画像データ
処理装置において、前記メモリモジュールと前記表示制
御モジュールの表示メモリとをデュアルポート・メモリ
で構成し、かつ、前記３個のモジュールを接続するシス
テムバスの他に、前記メモリモジュールおよび前記表示
制御モジュールとを接続する第２のバスを備え、該第２
のバスによって前記表示制御モジュール内で使用される
各種メモリ制御信号を前記メモリモジュールへ送出する
ことによって、前記表示メモリの動作サイクルに同期し
て前記メモリモジュールと表示メモリとの間でデータ転
送を行うようにしている。

また、他の実施例として、メモリモジュールと第２のバ
スとの接続部、および表示υ制御モジュールの表示メモ
リと前記第２のバスとの接続部に、それぞれラスター演
算のためのレジスタやゲート回路類からなる論理回路手
段を設けている。

羞−一米 したがって、この発明のデータ処理装置によれば、表示
メモリとイメージメモリモジュールとの間で、画像デー
タの高速転送が可能となり、しがも、データの転送中で
も、ＣＰＵ等の他のモジュールが、必要に応じて任意の
時点で、システムバスを使用することができるので、画
像データ処理システムの処理能率が向上される。

すなわち、ビットブリット動作は、表示メモリの動作サ
イクルに同期しているので、高速度のビットブリットを
実行することができ、１画面の転送を１フレ一ム期間で
完了することが可能となる。

例えば、１フレームの同期が６０Ｈｚの場合、その転送
速度は、１６．７ｍｓ／画面ビットブリットとなり、極
めて高速度の転送が行われる。

しかも、ビットブリット動作に必要なメモリ制御信号は
、表示制御モジュール内で使用している各メモリ制御信
号を兼用することができるため、従来の場合に比較して
、ビットブリットのハードウェアも小規模で実現される
。

その上に、ビットブリット動作は、イメージメモリバス
上で実行されるから、ビットブリット動作のためにシス
テムバスが占有されることがなく、システムの処理速度
が向上され、その処理能率も著しく改善される、等の多
くの優れた効果が奏せられる。

【図面の簡単な説明】

第１図は、この発明の画像データ処理装置について、そ
の要部構成の一実施例を示す機能ブロック図、 第２図は、メモリモジュール１１のイメージメモリＩＩ
Ａと、表示制御モジュール１２の表示メモリ１２Ａにつ
いて、アドレスの対応関係を説明するためのメモリ構成
図で、システムメモリ空間の一例を示す図、 第３図は、この発明のデータ処理装置において、表示メ
モリ１２Ａからイメージメモリ１１Ａへデータ転送する
場合のビットブリット動作を説明するためのタイミング
チャート、 第４図は、この発明のデータ処理装置において、イメー
ジメモリＩＩＡから表示メモリ１２Ａへデータ転送する
場合のビットブリット動作を説明するためのタイミング
チャート、 第５図は、この発明の画像データ処理装置について、そ
の要部構成の他の実施例を示す機能ブロック図、 第６図は、従来の画像データ処理装置について、その要
部構成の一例を示す機能ブロック図。 図面において、１はイメージスキャナ、２はスキャナＩ
／Ｆ部、３はキーボード等の入力装置、４は入力制御部
、５はビットブリット・コントローラ、６はＣＰＵ、７
はメインメモリ、８はディスクコントローラ、９はＦＤ
Ｄ、１０はＨＤＤ、１１はメモリモジュールで、ＩＩＡ
はそのイメージメモリ、ＩＩＢはメモリコントローラ、
１１Ｃはラスター演算部、１２は同じく表示制御モジュ
ールで、１２Ａはその表示メモリ、１２ＢはＣＲＴコン
トローラ、１２Ｃはラスター演算部、１３はＣＲＴ、１
４はプリンタ制御部、１５はプリンタ、１６はシステム
バス、１７はイメージメモリバス。 オ　　２　図 材　３　図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも、イメージ入力装置と、ＣＰＵモジュー
   ルと、ビットマップ方式の画像データを記憶するメモリ
   モジュールと、同じくビットマップ方式の画像データを
   記憶する表示メモリを含む表示制御モジュールとを具備
   し、画像データの処理機能を有する画像データ処理装置
   において、前記メモリモジュールと前記表示制御モジュ
   ールの表示メモリとをデュアルポート・メモリで構成し
   、かつ、前記３個のモジュールを接続するシステムバス
   の他に、前記メモリモジュールおよび前記表示制御モジ
   ュールとを接続する第２のバスを備え、該第２のバスに
   よって前記表示制御モジュール内で使用される各種メモ
   リ制御信号を前記メモリモジュールへ送出することによ
   って、前記表示メモリの動作サイクルに同期して前記メ
   モリモジュールと表示メモリとの間でデータ転送を行う
   ことを特徴とする画像データ処理装置。 ２、特許請求の範囲第１項記載の画像データ処理装置に
   おいて、メモリモジュールと第２のバスとの接続部、お
   よび表示制御モジュールの表示メモリと前記第２のバス
   との接続部に、それぞれラスター演算のためのレジスタ
   やゲート回路類からなる論理回路手段を備えたことを特
   徴とする画像データ処理装置。