JPH1069428A - ビデオ表示装置 - Google Patents
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- JPH1069428A JPH1069428A JP8227133A JP22713396A JPH1069428A JP H1069428 A JPH1069428 A JP H1069428A JP 8227133 A JP8227133 A JP 8227133A JP 22713396 A JP22713396 A JP 22713396A JP H1069428 A JPH1069428 A JP H1069428A
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【課題】 フレームバッファに非表示領域が無かった
り、ビデオ用バッファとして用いるには容量が少ない場
合にはビデオデータを表示できなかった。 【解決手段】 ビデオアクセラレータ４０は、グラフィ
ックスデータとして表示画像データが記憶されるフレー
ムバッファ４１と、このフレームバッファ４１への表示
画像データの読み書きを制御するメモリ制御部４２と、
外部のディスプレイ６０に対して表示信号を出力する表
示制御部４３とを有し、バス１０を介してメインメモリ
５０からビデオデータ５１を読み出すためのＤＭＡ入力
制御部４４とともに、読み出されたビデオデータに対し
て画像の拡大／縮小および色変換などのビデオ処理を行
うビデオ処理部４５とを備え、ビデオデータの記録領域
としてコンピュータの主記憶メモリを利用するようにし
ているので、フレームバッファ４１に余分な領域がない
ような場合でもビデオ表示を行うことができる。
り、ビデオ用バッファとして用いるには容量が少ない場
合にはビデオデータを表示できなかった。 【解決手段】 ビデオアクセラレータ４０は、グラフィ
ックスデータとして表示画像データが記憶されるフレー
ムバッファ４１と、このフレームバッファ４１への表示
画像データの読み書きを制御するメモリ制御部４２と、
外部のディスプレイ６０に対して表示信号を出力する表
示制御部４３とを有し、バス１０を介してメインメモリ
５０からビデオデータ５１を読み出すためのＤＭＡ入力
制御部４４とともに、読み出されたビデオデータに対し
て画像の拡大／縮小および色変換などのビデオ処理を行
うビデオ処理部４５とを備え、ビデオデータの記録領域
としてコンピュータの主記憶メモリを利用するようにし
ているので、フレームバッファ４１に余分な領域がない
ような場合でもビデオ表示を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオ表示装置に
関し、特に、コンピュータにビデオ画像を表示する場合
に使用して好適なビデオ表示装置に関する。
関し、特に、コンピュータにビデオ画像を表示する場合
に使用して好適なビデオ表示装置に関する。
【０００２】
【従来の技術】従来、この種のビデオ表示装置として、
図５および図６に示すものが知られている。図５におい
て、ビデオ表示装置１は、コンピュータの表示画像デー
タを一時記憶する領域であるフレームバッファ２と、こ
のフレームバッファ２への表示画像データの読み書きを
制御するメモリ制御部３と、ビデオデータに対して拡大
／縮小や色空間変換などの処理を行なってビデオ画像デ
ータとするビデオ処理部４と、表示画像データやビデオ
画像データに基づいて外部のディスプレイ５に対する表
示信号を出力する表示制御部６とを備えている。
図５および図６に示すものが知られている。図５におい
て、ビデオ表示装置１は、コンピュータの表示画像デー
タを一時記憶する領域であるフレームバッファ２と、こ
のフレームバッファ２への表示画像データの読み書きを
制御するメモリ制御部３と、ビデオデータに対して拡大
／縮小や色空間変換などの処理を行なってビデオ画像デ
ータとするビデオ処理部４と、表示画像データやビデオ
画像データに基づいて外部のディスプレイ５に対する表
示信号を出力する表示制御部６とを備えている。
【０００３】かかる構成において、ビデオ画像を表示さ
せる場合、ビデオデータはフレームバッファ２内におけ
る表示画像データが格納されていない非表示領域に格納
される。そして、メモリ制御部３にて読み出されたビデ
オデータはビデオ処理部４にてビデオ処理され、フレー
ムバッファ２内における表示領域の表示画像データとと
もに表示される。ここにおいて、図５に示すものでは、
フレームバッファ２の表示領域の表示映像データを読み
出してから表示制御部６にてビデオ画像データと合成し
て表示信号としており、図６に示すものでは、ビデオ処
理した後でフレームバッファ２の表示領域に書き込み、
表示制御部６は合成結果として書き込まれているフレー
ムバッファ２の表示領域を読み出して表示信号としてい
る。
せる場合、ビデオデータはフレームバッファ２内におけ
る表示画像データが格納されていない非表示領域に格納
される。そして、メモリ制御部３にて読み出されたビデ
オデータはビデオ処理部４にてビデオ処理され、フレー
ムバッファ２内における表示領域の表示画像データとと
もに表示される。ここにおいて、図５に示すものでは、
フレームバッファ２の表示領域の表示映像データを読み
出してから表示制御部６にてビデオ画像データと合成し
て表示信号としており、図６に示すものでは、ビデオ処
理した後でフレームバッファ２の表示領域に書き込み、
表示制御部６は合成結果として書き込まれているフレー
ムバッファ２の表示領域を読み出して表示信号としてい
る。
【０００４】
【発明が解決しようとする課題】上述した従来のビデオ
表示装置においては、フレームバッファ２の非表示領域
にビデオデータを格納するようにしているため、フレー
ムバッファ２に非表示領域が無かったり、あるいは同フ
レームバッファ２の領域が少ない場合にはビデオを表示
することができないという課題があった。
表示装置においては、フレームバッファ２の非表示領域
にビデオデータを格納するようにしているため、フレー
ムバッファ２に非表示領域が無かったり、あるいは同フ
レームバッファ２の領域が少ない場合にはビデオを表示
することができないという課題があった。
【０００５】本発明は、上記課題にかんがみてなされた
もので、フレームバッファに非表示領域が無かったり、
あるいはビデオ用バッファとして用いるには容量が少な
い場合でもビデオ表示をすることが可能なビデオ表示装
置の提供を目的とする。
もので、フレームバッファに非表示領域が無かったり、
あるいはビデオ用バッファとして用いるには容量が少な
い場合でもビデオ表示をすることが可能なビデオ表示装
置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、コンピュータの主記憶メ
モリに記録されたビデオデータを読み出すメインメモリ
読出手段と、読み出されたビデオデータに所定のビデオ
処理を行うビデオ処理手段と、ビデオ処理された後で表
示信号として出力する表示制御手段とを備えた構成とし
てある。
め、請求項１にかかる発明は、コンピュータの主記憶メ
モリに記録されたビデオデータを読み出すメインメモリ
読出手段と、読み出されたビデオデータに所定のビデオ
処理を行うビデオ処理手段と、ビデオ処理された後で表
示信号として出力する表示制御手段とを備えた構成とし
てある。
【０００７】かかる構成からなる本発明においては、コ
ンピュータの主記憶メモリにビデオデータを記録してお
き、このビデオデータをメインメモリ読出手段にて読み
出すと、ビデオ処理手段が読み出されたビデオデータに
所定のビデオ処理を行ない、表示制御手段はビデオ処理
された後で表示信号として出力する。
ンピュータの主記憶メモリにビデオデータを記録してお
き、このビデオデータをメインメモリ読出手段にて読み
出すと、ビデオ処理手段が読み出されたビデオデータに
所定のビデオ処理を行ない、表示制御手段はビデオ処理
された後で表示信号として出力する。
【０００８】ここにおいて、メインメモリ読出手段はコ
ンピュータの主記憶メモリに記録されたビデオデータを
読み出すものであればよいが、その一例として、請求項
２にかかる発明は、請求項１に記載のビデオ表示装置に
おいて、上記メインメモリ読出手段は、ビデオデータの
読出をＤＭＡ転送で行う構成としてある。
ンピュータの主記憶メモリに記録されたビデオデータを
読み出すものであればよいが、その一例として、請求項
２にかかる発明は、請求項１に記載のビデオ表示装置に
おいて、上記メインメモリ読出手段は、ビデオデータの
読出をＤＭＡ転送で行う構成としてある。
【０００９】かかる構成からなる本発明においては、メ
インメモリ読出手段がビデオデータの読み出しをＤＭＡ
転送で行なうため、高速、かつ、主ＣＰＵの処理を待た
ずして転送が行われる。
インメモリ読出手段がビデオデータの読み出しをＤＭＡ
転送で行なうため、高速、かつ、主ＣＰＵの処理を待た
ずして転送が行われる。
【００１０】主記憶メモリ内にビデオデータを記録する
場合にある領域内で先頭から順に記録されるとは限らな
いが、このような場合にも高速な読み出しを行うため、
請求項３にかかる発明は、請求項１または請求項２に記
載のビデオ表示装置において、上記メインメモリ読出手
段は、主記憶メモリ内にて分割されて記憶されているビ
デオデータの格納アドレスと読み出そうとするビデオデ
ータ全体からのオフセットアドレスとを対比するテーブ
ルデータを有する構成としてある。
場合にある領域内で先頭から順に記録されるとは限らな
いが、このような場合にも高速な読み出しを行うため、
請求項３にかかる発明は、請求項１または請求項２に記
載のビデオ表示装置において、上記メインメモリ読出手
段は、主記憶メモリ内にて分割されて記憶されているビ
デオデータの格納アドレスと読み出そうとするビデオデ
ータ全体からのオフセットアドレスとを対比するテーブ
ルデータを有する構成としてある。
【００１１】かかる構成からなる本発明においては、主
記憶メモリ内にてビデオデータが分割されて記憶されて
いる場合に、メインメモリ読出手段は分割されたビデオ
データの格納アドレスと読み出そうとするビデオデータ
全体からのオフセットアドレスとを対比するテーブルデ
ータを有しており、読み出そうとするビデオデータのオ
フセットアドレスからテーブルデータにて格納アドレス
に変換することにより、確実、かつ迅速に必要なビデオ
データを読み出すことになる。
記憶メモリ内にてビデオデータが分割されて記憶されて
いる場合に、メインメモリ読出手段は分割されたビデオ
データの格納アドレスと読み出そうとするビデオデータ
全体からのオフセットアドレスとを対比するテーブルデ
ータを有しており、読み出そうとするビデオデータのオ
フセットアドレスからテーブルデータにて格納アドレス
に変換することにより、確実、かつ迅速に必要なビデオ
データを読み出すことになる。
【００１２】一方、ビデオデータを主記憶メモリへ記録
するにあたっては、各種の方法を適用可能であるが、そ
の一例として、請求項４にかかる発明は、請求項１〜請
求項３のいずれかに記載のビデオ表示装置において、外
部から入力されるビデオデータを上記主記憶メモリに対
してＤＭＡ転送で記録させるＤＭＡ記録手段を有する構
成としてある。
するにあたっては、各種の方法を適用可能であるが、そ
の一例として、請求項４にかかる発明は、請求項１〜請
求項３のいずれかに記載のビデオ表示装置において、外
部から入力されるビデオデータを上記主記憶メモリに対
してＤＭＡ転送で記録させるＤＭＡ記録手段を有する構
成としてある。
【００１３】かかる構成からなる本発明においては、外
部から入力されるビデオデータをＤＭＡ記録手段にてＤ
ＭＡ転送で主記憶メモリに記録させる。従って、この記
録時においても高速、かつ、主ＣＰＵの処理を待たずし
て転送が行われる。
部から入力されるビデオデータをＤＭＡ記録手段にてＤ
ＭＡ転送で主記憶メモリに記録させる。従って、この記
録時においても高速、かつ、主ＣＰＵの処理を待たずし
て転送が行われる。
【００１４】さらに、請求項５にかかる発明は、請求項
１〜請求項４のいずれかに記載のビデオ表示装置におい
て、コンピュータの表示画像データを一時記憶するフレ
ームバッファを有し、上記表示制御手段は、このフレー
ムバッファ内の表示画像データと上記ビデオデータとを
合成して上記表示信号を出力する構成としてある。
１〜請求項４のいずれかに記載のビデオ表示装置におい
て、コンピュータの表示画像データを一時記憶するフレ
ームバッファを有し、上記表示制御手段は、このフレー
ムバッファ内の表示画像データと上記ビデオデータとを
合成して上記表示信号を出力する構成としてある。
【００１５】かかる構成からなる本発明においては、表
示制御手段はフレームバッファ内に一時記憶されている
コンピュータの表示画像データと上記ビデオデータとを
合成し、表示信号として出力する。ここにおいて、ビデ
オデータがない場合には通常のコンピュータの表示画像
データだけがフレームバッファに読み書きされ、表示画
像は逐次更新された表示画像データに基づいてグラフィ
ックス画面を表示すればよい。
示制御手段はフレームバッファ内に一時記憶されている
コンピュータの表示画像データと上記ビデオデータとを
合成し、表示信号として出力する。ここにおいて、ビデ
オデータがない場合には通常のコンピュータの表示画像
データだけがフレームバッファに読み書きされ、表示画
像は逐次更新された表示画像データに基づいてグラフィ
ックス画面を表示すればよい。
【００１６】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かるビデオ表示装置をブロック図により示している。同
図において、コンピュータシステムのバス１０には、Ｃ
ＰＵ２０と、メモリコントローラ３０と、ビデオアクセ
ラレータ４０とが接続されており、メインメモリ５０は
メモリコントローラ３０に接続されている。ここにおい
て、ＣＰＵ２０はメモリコントローラ３０に接続されて
おり、同メモリコントローラ３０を介してメインメモリ
５０にアクセス可能となっている。
実施形態を説明する。図１は、本発明の一実施形態にか
かるビデオ表示装置をブロック図により示している。同
図において、コンピュータシステムのバス１０には、Ｃ
ＰＵ２０と、メモリコントローラ３０と、ビデオアクセ
ラレータ４０とが接続されており、メインメモリ５０は
メモリコントローラ３０に接続されている。ここにおい
て、ＣＰＵ２０はメモリコントローラ３０に接続されて
おり、同メモリコントローラ３０を介してメインメモリ
５０にアクセス可能となっている。
【００１７】一方、ビデオアクセラレータ４０は、グラ
フィックスデータとして表示画像データが記憶されるフ
レームバッファ４１と、このフレームバッファ４１への
表示画像データの読み書きを制御するメモリ制御部４２
と、外部のディスプレイ６０に対して表示信号を出力す
る表示制御部４３とを有している。通常は、ＣＰＵ２０
にてメモリ制御部４２を介してフレームバッファ４１に
書き込まれる表示画像データが、当該メモリ制御部４２
を介して表示制御部４３に読み出され、表示信号となっ
てディスプレイ６０に出力されて表示される。
フィックスデータとして表示画像データが記憶されるフ
レームバッファ４１と、このフレームバッファ４１への
表示画像データの読み書きを制御するメモリ制御部４２
と、外部のディスプレイ６０に対して表示信号を出力す
る表示制御部４３とを有している。通常は、ＣＰＵ２０
にてメモリ制御部４２を介してフレームバッファ４１に
書き込まれる表示画像データが、当該メモリ制御部４２
を介して表示制御部４３に読み出され、表示信号となっ
てディスプレイ６０に出力されて表示される。
【００１８】また、本ビデオアクセラレータ４０は、バ
ス１０を介してメインメモリ５０からビデオデータ５１
を読み出すためのＤＭＡ入力制御部４４とともに、読み
出されたビデオデータに対して画像の拡大／縮小および
色変換などのビデオ処理を行うビデオ処理部４５とを備
えている。すなわち、本実施形態においては、上記ＤＭ
Ａ入力制御部４４がメインメモリ５０に記録されたビデ
オデータ５１を読み出しているのでメインメモリ読出手
段を構成し、ビデオ処理部４５が読み出されたビデオデ
ータに所定のビデオ処理を行うのでビデオ処理手段を構
成する。
ス１０を介してメインメモリ５０からビデオデータ５１
を読み出すためのＤＭＡ入力制御部４４とともに、読み
出されたビデオデータに対して画像の拡大／縮小および
色変換などのビデオ処理を行うビデオ処理部４５とを備
えている。すなわち、本実施形態においては、上記ＤＭ
Ａ入力制御部４４がメインメモリ５０に記録されたビデ
オデータ５１を読み出しているのでメインメモリ読出手
段を構成し、ビデオ処理部４５が読み出されたビデオデ
ータに所定のビデオ処理を行うのでビデオ処理手段を構
成する。
【００１９】次に、上記構成からなる本実施形態の動作
を説明する。ビデオデータはＣＰＵ２０によって生成さ
れ、メインメモリ５０上のある領域にビデオデータ５１
として格納されている。このビデオデータ５１は、一般
にフレームバッファ４１上に格納されているグラフィッ
クスデータとは異なるデータ形式で表現されており、画
像の大きさもディスプレイ６０上に表示される大きさと
は異なっている。
を説明する。ビデオデータはＣＰＵ２０によって生成さ
れ、メインメモリ５０上のある領域にビデオデータ５１
として格納されている。このビデオデータ５１は、一般
にフレームバッファ４１上に格納されているグラフィッ
クスデータとは異なるデータ形式で表現されており、画
像の大きさもディスプレイ６０上に表示される大きさと
は異なっている。
【００２０】このメインメモリ５０上のビデオデータ５
１をディスプレイ６０上に表示する際には、本ビデオア
クセラレータ４０のＤＭＡ入力制御部４４がメインメモ
リ５０上のビデオデータ５１を読み出すためにメモリコ
ントローラ３０に読み出し要求を出す。すると、所定の
処理を経てＣＰＵ２０のアドレス線使用権とデータ線使
用権とがホールトされ、ＣＰＵ２０を介することなくＤ
ＭＡ入力制御部４４はメインメモリ５０上のビデオデー
タ５１の読み出しを開始する。そして、メインメモリ５
０から読み出されたビデオデータはビデオ処理部４５に
てディスプレイ６０上で表示させるための必要なビデオ
処理が施され、表示制御部４３がディスプレイ６０用の
表示信号に変換して出力する。
１をディスプレイ６０上に表示する際には、本ビデオア
クセラレータ４０のＤＭＡ入力制御部４４がメインメモ
リ５０上のビデオデータ５１を読み出すためにメモリコ
ントローラ３０に読み出し要求を出す。すると、所定の
処理を経てＣＰＵ２０のアドレス線使用権とデータ線使
用権とがホールトされ、ＣＰＵ２０を介することなくＤ
ＭＡ入力制御部４４はメインメモリ５０上のビデオデー
タ５１の読み出しを開始する。そして、メインメモリ５
０から読み出されたビデオデータはビデオ処理部４５に
てディスプレイ６０上で表示させるための必要なビデオ
処理が施され、表示制御部４３がディスプレイ６０用の
表示信号に変換して出力する。
【００２１】このビデオデータ５１の読み出しの流れを
図２に示しており、次のようになっている。まず、ＣＰ
Ｕ２０がメインメモリ５０上にビデオデータを生成した
ことをビデオ処理部４５に通知し、同ビデオ処理部４５
はこれを受けてＤＭＡ入力制御部４４にビデオデータの
読み出しを要求する。このとき、ビデオ処理部４５は所
望するビデオデータをデータ先頭からのオフセットアド
レスで指示する。すると、ＤＭＡ入力制御部４４はこの
オフセットアドレスをメインメモリ５０上の相当する実
アドレスに変換し、バス１０を介してメモリコントロー
ラ３０にデータを要求する。メモリコントローラ３０が
実アドレスを受けてデータを読み出すと、ＤＭＡ入力制
御部４４は読み出されたビデオデータ５１を取得してビ
デオ処理部４５に引き渡す。ビデオ処理部４５は上述し
たようなビデオ処理を行い、処理結果のビデデータをメ
モリ制御部４２を介してフレームバッファ４１の所定の
位置に格納する。フレームバッファ４１内のデータは表
示制御部４３にて逐次読み出されて表示信号に変換され
るため、ディスプレイ６０に送出されて表示される。
図２に示しており、次のようになっている。まず、ＣＰ
Ｕ２０がメインメモリ５０上にビデオデータを生成した
ことをビデオ処理部４５に通知し、同ビデオ処理部４５
はこれを受けてＤＭＡ入力制御部４４にビデオデータの
読み出しを要求する。このとき、ビデオ処理部４５は所
望するビデオデータをデータ先頭からのオフセットアド
レスで指示する。すると、ＤＭＡ入力制御部４４はこの
オフセットアドレスをメインメモリ５０上の相当する実
アドレスに変換し、バス１０を介してメモリコントロー
ラ３０にデータを要求する。メモリコントローラ３０が
実アドレスを受けてデータを読み出すと、ＤＭＡ入力制
御部４４は読み出されたビデオデータ５１を取得してビ
デオ処理部４５に引き渡す。ビデオ処理部４５は上述し
たようなビデオ処理を行い、処理結果のビデデータをメ
モリ制御部４２を介してフレームバッファ４１の所定の
位置に格納する。フレームバッファ４１内のデータは表
示制御部４３にて逐次読み出されて表示信号に変換され
るため、ディスプレイ６０に送出されて表示される。
【００２２】そして、このようにしてビデオデータ５１
の読み出しが終わったら、ＤＭＡ入力制御部４４は所定
の処理を経てＣＰＵ２０にアドレス線使用権とデータ線
使用権とを復帰させる。ところで、メインメモリ５０上
でビデオデータ５１が連続したアドレスに格納されてい
るとは限らない。一般に、ＣＰＵ２０はメモリ領域をペ
ージと呼ばれる一定の大きさの細領域に分割し、ページ
単位でメモリの確保と解放を行っている。ページ単位よ
りも大きなメモリ領域が必要な場合は、いくつかのペー
ジをまとめて取得するが、これらのページが連続して確
保できる保証はない。
の読み出しが終わったら、ＤＭＡ入力制御部４４は所定
の処理を経てＣＰＵ２０にアドレス線使用権とデータ線
使用権とを復帰させる。ところで、メインメモリ５０上
でビデオデータ５１が連続したアドレスに格納されてい
るとは限らない。一般に、ＣＰＵ２０はメモリ領域をペ
ージと呼ばれる一定の大きさの細領域に分割し、ページ
単位でメモリの確保と解放を行っている。ページ単位よ
りも大きなメモリ領域が必要な場合は、いくつかのペー
ジをまとめて取得するが、これらのページが連続して確
保できる保証はない。
【００２３】本ＤＭＡ入力制御部４４はこのような場合
の読み出しを一定にするため、図３に示すようなテーブ
ル７０を備えている。すなわち、ＤＭＡ入力制御部４４
では確保したメモリ領域を連続したメモリ領域としてみ
た場合の論理的なアドレスと、これを構成する各ページ
の物理的なアドレスとの対応をこのテーブル７０によっ
て管理しており、ビデオ処理部４５から与えられるビデ
オデータの先頭からのオフセットアドレスからメインメ
モリ５０上の物理アドレスへの変換を行なっている。
の読み出しを一定にするため、図３に示すようなテーブ
ル７０を備えている。すなわち、ＤＭＡ入力制御部４４
では確保したメモリ領域を連続したメモリ領域としてみ
た場合の論理的なアドレスと、これを構成する各ページ
の物理的なアドレスとの対応をこのテーブル７０によっ
て管理しており、ビデオ処理部４５から与えられるビデ
オデータの先頭からのオフセットアドレスからメインメ
モリ５０上の物理アドレスへの変換を行なっている。
【００２４】このテーブル７０についてさらに詳述す
る。１ページの大きさを４Ｋバイトとすると、テーブル
７０の各エントリには各ページの先頭物理アドレスを格
納する。まず、オフセットアドレスの下位１２ビットを
除いた上位ビットの値を求める。この値が指すエントリ
の値が所望のデータが存在するページの先頭の物理アド
レスとなる。所望のデータのアドレスはこのページの先
頭の物理アドレスにオフセットアドレスの下位１２ビッ
トの値を足したものとなる。このようにしてページを管
理しつつ実アドレスに変換可能としておくことにより、
オフセットアドレスの値、ビデオデータの大きさ、ペー
ジの大きさによらず常に一定時間で処理することができ
るようになる。
る。１ページの大きさを４Ｋバイトとすると、テーブル
７０の各エントリには各ページの先頭物理アドレスを格
納する。まず、オフセットアドレスの下位１２ビットを
除いた上位ビットの値を求める。この値が指すエントリ
の値が所望のデータが存在するページの先頭の物理アド
レスとなる。所望のデータのアドレスはこのページの先
頭の物理アドレスにオフセットアドレスの下位１２ビッ
トの値を足したものとなる。このようにしてページを管
理しつつ実アドレスに変換可能としておくことにより、
オフセットアドレスの値、ビデオデータの大きさ、ペー
ジの大きさによらず常に一定時間で処理することができ
るようになる。
【００２５】上述した例においてはＣＰＵ２０がビデオ
データを生成するものとしているが、外部からビデオデ
ータを入力するようにしても良い。図４は、このような
外部からビデオデータを入力する場合のビデオアクセラ
レータ４０の構成を示している。同図において、ビデオ
入力部４６は外部から入力されるビデオデータを入力
し、同ビデオデータをＤＭＡ出力制御部４７に受け渡
す。ＤＭＡ出力制御部４７は、受け取ったビデオデータ
をメインメモリ５０上に格納すべきアドレスを生成す
る。このアドレスの生成は、図３に示すテーブル７０を
先頭から順番に走査していって行われる。まず、ビデオ
データの各フレームの一番最初のデータに対するアドレ
スは、最初のエントリに格納されているアドレスとな
る。その後、同じページ内ではアドレスはインクリメン
タルに更新されていく。そして、データ量がページサイ
ズに達したら、テーブル７０の次のエントリのアドレス
へ移り、その後は同様の処理を繰り返す。
データを生成するものとしているが、外部からビデオデ
ータを入力するようにしても良い。図４は、このような
外部からビデオデータを入力する場合のビデオアクセラ
レータ４０の構成を示している。同図において、ビデオ
入力部４６は外部から入力されるビデオデータを入力
し、同ビデオデータをＤＭＡ出力制御部４７に受け渡
す。ＤＭＡ出力制御部４７は、受け取ったビデオデータ
をメインメモリ５０上に格納すべきアドレスを生成す
る。このアドレスの生成は、図３に示すテーブル７０を
先頭から順番に走査していって行われる。まず、ビデオ
データの各フレームの一番最初のデータに対するアドレ
スは、最初のエントリに格納されているアドレスとな
る。その後、同じページ内ではアドレスはインクリメン
タルに更新されていく。そして、データ量がページサイ
ズに達したら、テーブル７０の次のエントリのアドレス
へ移り、その後は同様の処理を繰り返す。
【００２６】アドレスを生成したら、ＤＭＡ出力制御部
４７はバス１０を介してメモリコントローラ３０に変換
後のアドレスへのデータ書き込みを要求し、データを同
メモリコントローラ３０に引き渡す。そして、ビデオ入
力部４６はビデオデータを１フレーム分入力し終わった
らビデオ処理部４５に対して通知する。従って、以上の
ように説明した手順に従ってビデオ処理を施し、ディス
プレイ６０に表示させる。
４７はバス１０を介してメモリコントローラ３０に変換
後のアドレスへのデータ書き込みを要求し、データを同
メモリコントローラ３０に引き渡す。そして、ビデオ入
力部４６はビデオデータを１フレーム分入力し終わった
らビデオ処理部４５に対して通知する。従って、以上の
ように説明した手順に従ってビデオ処理を施し、ディス
プレイ６０に表示させる。
【００２７】なお、ビデオデータは単独に表示される場
合もあるが、グラフィックスデータと合成して表示され
ることが多い。この合成は二種類の方法に大別され、ビ
デオ処理されたデータをフレームバッファ４１中のグラ
フィックスデータに書き加えて合成しても良いし、同フ
レームバッファ４１からグラフィックスデータを読み出
してから合成して表示制御部４３が表示させるものでも
良い。
合もあるが、グラフィックスデータと合成して表示され
ることが多い。この合成は二種類の方法に大別され、ビ
デオ処理されたデータをフレームバッファ４１中のグラ
フィックスデータに書き加えて合成しても良いし、同フ
レームバッファ４１からグラフィックスデータを読み出
してから合成して表示制御部４３が表示させるものでも
良い。
【００２８】このように、ビデオアクセラレータ４０
は、グラフィックスデータとして表示画像データが記憶
されるフレームバッファ４１と、このフレームバッファ
４１への表示画像データの読み書きを制御するメモリ制
御部４２と、外部のディスプレイ６０に対して表示信号
を出力する表示制御部４３とを有しているとともに、バ
ス１０を介してメインメモリ５０からビデオデータ５１
を読み出すためのＤＭＡ入力制御部４４とともに、読み
出されたビデオデータに対して画像の拡大／縮小および
色変換などのビデオ処理を行うビデオ処理部４５とを備
えており、ビデオデータの記録領域としてコンピュータ
の主記憶メモリを利用するようにしているため、フレー
ムバッファ４１に余分な領域がないような場合でもビデ
オ表示を行うことができる。
は、グラフィックスデータとして表示画像データが記憶
されるフレームバッファ４１と、このフレームバッファ
４１への表示画像データの読み書きを制御するメモリ制
御部４２と、外部のディスプレイ６０に対して表示信号
を出力する表示制御部４３とを有しているとともに、バ
ス１０を介してメインメモリ５０からビデオデータ５１
を読み出すためのＤＭＡ入力制御部４４とともに、読み
出されたビデオデータに対して画像の拡大／縮小および
色変換などのビデオ処理を行うビデオ処理部４５とを備
えており、ビデオデータの記録領域としてコンピュータ
の主記憶メモリを利用するようにしているため、フレー
ムバッファ４１に余分な領域がないような場合でもビデ
オ表示を行うことができる。
【００２９】
【発明の効果】以上説明したように本発明は、ビデオデ
ータの記録領域としてコンピュータの主記憶メモリを利
用するようにしているため、フレームバッファに余分な
領域がないような場合でもビデオ表示を行うことが可能
なビデオ表示装置を提供することができる。また、請求
項２にかかる発明によれば、主記憶メモリからの読み出
しにＤＭＡ転送を行うようにしたため、高速な転送を行
えるとともに、主ＣＰＵに負担を与えないようにするこ
とができる。
ータの記録領域としてコンピュータの主記憶メモリを利
用するようにしているため、フレームバッファに余分な
領域がないような場合でもビデオ表示を行うことが可能
なビデオ表示装置を提供することができる。また、請求
項２にかかる発明によれば、主記憶メモリからの読み出
しにＤＭＡ転送を行うようにしたため、高速な転送を行
えるとともに、主ＣＰＵに負担を与えないようにするこ
とができる。
【００３０】さらに、請求項３にかかる発明によれば、
主記憶メモリ上で細分割されている場合でもテーブルデ
ータを対比して参照するようにしているため、高速なビ
デオデータの読み出しを行うことができる。さらに、請
求項４にかかる発明によれば、ビデオデータの記録にも
ＤＭＡ転送を行うようにしているため、ビデオデータの
高速な書き込みと読み出しを行うことができる。さら
に、請求項５にかかる発明によれば、フレームバッファ
も備えることにより、通常のグラフィックス表示を行い
つつビデオとの合成が可能となる。
主記憶メモリ上で細分割されている場合でもテーブルデ
ータを対比して参照するようにしているため、高速なビ
デオデータの読み出しを行うことができる。さらに、請
求項４にかかる発明によれば、ビデオデータの記録にも
ＤＭＡ転送を行うようにしているため、ビデオデータの
高速な書き込みと読み出しを行うことができる。さら
に、請求項５にかかる発明によれば、フレームバッファ
も備えることにより、通常のグラフィックス表示を行い
つつビデオとの合成が可能となる。
【図１】本発明の一実施形態にかかるビデオ表示装置が
適用されたコンピュータシステムの概略ブロック図であ
る。
適用されたコンピュータシステムの概略ブロック図であ
る。
【図２】アクセラレータのブロック図である。
【図３】アドレス変換を行うテーブルの説明図である。
【図４】外部から入力されるビデオデータを記録する場
合のブロック図である。
合のブロック図である。
【図５】従来のビデオ表示装置で一の合成方法を示すブ
ロック図である。
ロック図である。
【図６】従来のビデオ表示装置で他の合成方法を示すブ
ロック図である。
ロック図である。
１０ バス ２０ ＣＰＵ ３０ メモリコントローラ ４０ ビデオアクセラレータ ４１ フレームバッファ ４２ メモリ制御部 ４３ 表示制御部 ４４ ＤＭＡ入力制御部 ４５ ビデオ処理部 ４６ ビデオ入力部 ４７ ＤＭＡ出力制御部 ５０ メインメモリ ５１ ビデオデータ ６０ ディスプレイ ７０ テーブル
Claims (5)
- 【請求項１】 コンピュータの主記憶メモリに記録され
たビデオデータを読み出すメインメモリ読出手段と、 読み出されたビデオデータに所定のビデオ処理を行うビ
デオ処理手段と、 ビデオ処理された後で表示信号として出力する表示制御
手段とを具備することを特徴とするビデオ表示装置。 - 【請求項２】 上記請求項１に記載のビデオ表示装置に
おいて、上記メインメモリ読出手段は、ビデオデータの
読出をＤＭＡ転送で行うことを特徴とするビデオ表示装
置。 - 【請求項３】 上記請求項１または請求項２に記載のビ
デオ表示装置において、上記メインメモリ読出手段は、
主記憶メモリ内にて分割されて記憶されているビデオデ
ータの格納アドレスと、読み出そうとするビデオデータ
全体からのオフセットアドレスとを対比するテーブルデ
ータを有することを特徴とするビデオ表示装置。 - 【請求項４】 上記請求項１〜請求項３のいずれかに記
載のビデオ表示装置において、外部から入力されるビデ
オデータを上記主記憶メモリに対してＤＭＡ転送で記録
させるＤＭＡ記録手段を有することを特徴とするビデオ
表示装置。 - 【請求項５】 上記請求項１〜請求項４のいずれかに記
載のビデオ表示装置において、コンピュータの表示画像
データを一時記憶するフレームバッファを有し、上記表
示制御手段は、このフレームバッファ内の表示画像デー
タと上記ビデオデータとを合成して上記表示信号を出力
することを特徴とするビデオ表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227133A JPH1069428A (ja) | 1996-08-28 | 1996-08-28 | ビデオ表示装置 |
| US08/918,008 US6047335A (en) | 1996-08-28 | 1997-08-27 | Video display device applied for a graphics accelerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227133A JPH1069428A (ja) | 1996-08-28 | 1996-08-28 | ビデオ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069428A true JPH1069428A (ja) | 1998-03-10 |
Family
ID=16856003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227133A Pending JPH1069428A (ja) | 1996-08-28 | 1996-08-28 | ビデオ表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6047335A (ja) |
| JP (1) | JPH1069428A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100941029B1 (ko) * | 2008-02-27 | 2010-02-05 | 에이치기술(주) | 그래픽 가속기 및 그래픽 가속 방법 |
| US7822886B1 (en) * | 2008-04-16 | 2010-10-26 | Xilinx, Inc. | Dataflow control for application with timing parameters |
| CN111915476A (zh) * | 2019-05-07 | 2020-11-10 | 芯原微电子(上海)股份有限公司 | Ai图像处理方法及系统、ai图像处理架构、soc片上系统 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837710A (en) * | 1985-12-06 | 1989-06-06 | Bull Hn Information Systems Inc. | Emulation attribute mapping for a color video display |
| US5313577A (en) * | 1991-08-21 | 1994-05-17 | Digital Equipment Corporation | Translation of virtual addresses in a computer graphics system |
| US5321806A (en) * | 1991-08-21 | 1994-06-14 | Digital Equipment Corporation | Method and apparatus for transmitting graphics command in a computer graphics system |
| JPH07244470A (ja) * | 1994-03-03 | 1995-09-19 | Fujitsu Ltd | 図形表示装置 |
| US5845327A (en) * | 1995-05-03 | 1998-12-01 | Apple Computer, Inc. | Cache coherency where multiple processors may access the same data over independent access paths |
| US5748983A (en) * | 1995-06-07 | 1998-05-05 | Advanced Micro Devices, Inc. | Computer system having a dedicated multimedia engine and multimedia memory having arbitration logic which grants main memory access to either the CPU or multimedia engine |
| US5787267A (en) * | 1995-06-07 | 1998-07-28 | Monolithic System Technology, Inc. | Caching method and circuit for a memory system with circuit module architecture |
| US5781927A (en) * | 1996-01-30 | 1998-07-14 | United Microelectronics Corporation | Main memory arbitration with priority scheduling capability including multiple priorty signal connections |
| US5838336A (en) * | 1996-04-29 | 1998-11-17 | Microsoft Corporation | Method and system for displaying images on a display device |
| US5898892A (en) * | 1996-05-17 | 1999-04-27 | Advanced Micro Devices, Inc. | Computer system with a data cache for providing real-time multimedia data to a multimedia engine |
| US5859651A (en) * | 1996-08-19 | 1999-01-12 | International Business Machines Corporation | Method and apparatus for block data transfer to reduce on-chip storage for interpolative video resizing |
| US5835729A (en) * | 1996-09-13 | 1998-11-10 | Silicon Graphics, Inc. | Circuit to separate and combine color space component data of a video image |
-
1996
- 1996-08-28 JP JP8227133A patent/JPH1069428A/ja active Pending
-
1997
- 1997-08-27 US US08/918,008 patent/US6047335A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6047335A (en) | 2000-04-04 |
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