JP2003177957A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Abstract
(57)【要約】
【目的】 ＳＲＯＭとＳＤＲＡＭとが同一のバスに接続
されたコンピュータシステムにおいて、パフォーマンス
を低下させることなくメモリのアクセスを可能とするメ
モリ制御回路を提供すること。 【構成】 シンクロナスＲＯＭ（ＳＲＯＭ）とシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続され
たコンピュータシステムのメモリ制御回路において、Ｃ
ＰＵによるＳＲＯＭからの読み出し命令に対し、ＳＲＯ
Ｍからの読み出しサイクル内でＳＤＲＡＭへの書き込み
動作を実行するか否かを制御する制御手段を設け、該制
御手段にＳＤＲＡＭへの書き込み動作を実行するように
設定された場合は、ＳＲＯＭからの読み出し動作とＳＤ
ＲＡＭへの書き込み動作を同一のサイクル内に実行す
る。
されたコンピュータシステムにおいて、パフォーマンス
を低下させることなくメモリのアクセスを可能とするメ
モリ制御回路を提供すること。 【構成】 シンクロナスＲＯＭ（ＳＲＯＭ）とシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続され
たコンピュータシステムのメモリ制御回路において、Ｃ
ＰＵによるＳＲＯＭからの読み出し命令に対し、ＳＲＯ
Ｍからの読み出しサイクル内でＳＤＲＡＭへの書き込み
動作を実行するか否かを制御する制御手段を設け、該制
御手段にＳＤＲＡＭへの書き込み動作を実行するように
設定された場合は、ＳＲＯＭからの読み出し動作とＳＤ
ＲＡＭへの書き込み動作を同一のサイクル内に実行す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＲＯ
ＭとシンクロナスＤＲＡＭとが同一のバスに接続された
情報処理装置のメモリ制御回路に関する。 【０００２】 【従来の技術】従来、パーソナルコンピュータ、プリン
タ等の情報処理装置において、処理の高速化に伴い、ク
ロック信号に同期して動作するシンクロナスＲＯＭ（以
後、ＳＲＯＭと略称する）及びシンクロナスＤＲＡＭ
（以後、ＳＤＲＡＭと略称する）が使用されている。 【０００３】又、装置の小型化及び軽量化を図る目的
で、ＣＰＵの周辺回路をＡＳＩＣ化し、同ＡＳＩＣのピ
ン数削減及びＩＣを搭載する基板の小型化を実現すべく
バス信号等の削減が図られている。その方法として、バ
ス制御信号が同様のＳＲＯＭとＳＤＲＡＭを共通のバス
に接続する方法がある。 【０００４】一般に上記装置においては、ＳＲＯＭ内に
格納されたフォントデータ、イメージデータ等のデータ
をＳＤＲＡＭにコピーする場合、一旦ＣＰＵがＳＲＯＭ
からデータを読み出し、ＣＰＵ内のレジスタに格納した
後、ＲＡＭに同レジスタのデータを書き込むことによっ
て実現されていた。或は、ＤＭＡＣにより、メモリ制御
回路がＳＲＯＭからデータを読み出し、ＤＭＡＣ内に設
けられたＦＩＦＯ或はレジスタ等に格納し、その後、Ｓ
ＤＲＡＭにデータを書き込むことによって実現されてい
た。 【０００５】 【発明が解決しようとする課題】しかしながら、上記従
来の装置では、前述のようにＳＲＯＭ内に格納されたフ
ォントデータ、イメージデータ等のデータをＳＤＲＡＭ
にコピーする場合、一旦ＣＰＵがＳＲＯＭからデータを
読み出し、ＣＰＵ内のレジスタに格納した後にＳＤＲＡ
Ｍに同レジスタのデータを書き込む、或はＤＭＡＣによ
る場合でも、メモリ制御回路がＳＲＯＭからデータを読
み出し、ＤＭＡＣ内に設けられたＦＩＦＯ或はレジスタ
等に格納し、その後、ＳＤＲＡＭにデータを書き込むた
め、ＳＲＯＭの読み出しとＳＤＲＡＭへの書き込み動作
が発生し、処理に要する時間が長くなってしまうととも
に、バスの占有時間も長くなってしまうことよりＣＰＵ
の命令のフェッチ等の他のメモリヘのアクセスが難しく
なり、装置のパフォーマンスが低下することとなってい
た。 【０００６】本発明は上記問題に鑑みてなされたもので
あり、その目的とする処は、ＳＲＯＭとＳＤＲＡＭとが
同一のバスに接続されたコンピュータシステムにおい
て、パフォーマンスを低下させることなくメモリのアク
セスを可能とするメモリ制御回路を提供することにあ
る。 【０００７】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、シンクロナスＲＯＭ（ＳＲＯＭ）とシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続
されたコンピュータシステムのメモリ制御回路におい
て、ＣＰＵによるＳＲＯＭからの読み出し命令に対し、
ＳＲＯＭからの読み出しサイクル内でＳＤＲＡＭへの書
き込み動作を実行するか否かを制御する制御手段を設
け、該制御手段にＳＤＲＡＭへの書き込み動作を実行す
るように設定された場合は、ＳＲＯＭからの読み出し動
作とＳＤＲＡＭへの書き込み動作を同一のサイクル内に
実行することを特徴とする。 【０００８】 【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。 【０００９】図１は本発明を適用した情報処理装置の構
成を説明するブロック図であり、同図において、１はＣ
ＰＵであり、そのバス６にはＡＳＩＣ２が接続され、こ
のＡＳＩＣ２には、ＳＲＯＭ３、ＳＤＲＡＭ４及びＩ／
Ｏ５が接続されている。７はＳＲＯＭ３及びＳＤＲＡＭ
４がＡＳＩＣ２に接続された共通のバスである。ＡＳＩ
Ｃ２内には、ＣＰＵ１の指示によりＳＲＯＭ３及びＳＤ
ＲＡＭ４を制御するためのメモリ制御回路２ａを備えて
いる。ＣＰＵ１は、ＳＲＯＭ３に格納されたプログラム
に基いてＳＤＲＡＭ４及びＩ／Ｏ５をＡＳＩＣ２を介し
てアクセスし、所定の処理を実行する。 【００１０】図２は図１におけるメモリ制御回路２ａの
詳細な構成を示すブロック図であり、同図に示すよう
に、メモリ制御回路２ａ内には、データ制御回路２１、
アドレス制御回路２２及び制御信号生成回路２３が設け
られている。制御信号生成回路２３は、ＣＰＵ１からの
制御信号６ａに接続され、データ制御回路２１とアドレ
ス制御回路２２に制御信号を出力するとともに、ＳＲＯ
Ｍ３及びＳＤＲＡＭ４に対して制御信号７ａを出力す
る。データ制御回路２１は、ＣＰＵ１とデータバス６
ｃ、ＳＲＯＭ３及びＳＤＲＡＭ４とデータバス７ｃで接
続されている。又、アドレス制御回路２２は、ＣＰＵ１
とアドレスバス６ｂ、ＳＲＯＭ３及びＳＤＲＡＭ４とア
ドレスバス７ｂで接続されている。 【００１１】ＣＰＵ１がＳＲＯＭ３及びＳＤＲＡＭ４に
アクセスする場合、ＣＰＵ１から出力される制御信号６
ａ、アドレスバス信号６ｂ（ライトの場合はデータバス
信号６ｃ）に基づき、制御信号生成回路２３、データ制
御回路２１とアドレス制御回路２２が動作し、制御信号
７ａ、アドレスバス信号７ｂ（ライトの場合はデータバ
ス信号７ｃ）出力してＳＲＯＭ３及びＳＤＲＡＭ４にア
クセスがアクセスされる。尚、制御信号７ａは、制御信
号の論理レベルで組み合わせたものがコマンドと呼ぱれ
ており、代表的なコマンドには、アクティブコマンド
（ＡＣＴ）、リードコマンド（ＲＥＡＤ）、ライトコマ
ンド（ＷＲＩＴＥ）があるが、これらは公知であるため
詳細な説明は省略する。又、前記コマンドとアドレスバ
ス７ｂ及びデータバス信号７ｃとの関係についても同様
に公知であるため、これについての詳細な説明は省略す
る。 【００１２】制御信号生成回路２３内には、ＣＰＵ１に
よるＳＲＯＭ３からのリード命令に対し、ＳＲＯＭ３か
らのリードサイクル内でＳＤＲＡＭ４へのライト動作を
実行するか否かを制御するための制御レジスタ２３ａが
設けられており、又、アドレス制御回路２２内には、Ｃ
ＰＵ１によるＳＲＯＭ３からのリード命令に対し、ＳＲ
ＯＭ３からのリードサイクル内でＳＤＲＡＭ４へのライ
ト動作を実行する場合のＳＤＲＡＭ４のアドレスを指定
するアドレスレジスタ２２ａが設けられており、何れの
レジスタもＣＰＵ１により設定される。 【００１３】メモリ制御回路２ａは、制御レジスタ２３
ａに１がセットされているとき、ＣＰＵ１のＳＲＯＭ３
へのリードアクセスに対しては、ＳＲＯＭ３からのリー
ドとＳＤＲＡＭ４へのライトを同一のサイクルで実行す
るように動作する。 【００１４】図３〜図５は動作を示すタイミングチャー
トであり、何れの図もメモリ制御回路２ａとＳＲＯＭ３
及びＳＤＲＡＭ４間の信号（制御信号７ａ、アドレスバ
ス７ｂ及びデータバスｃ）の動作を示すものであり、Ｃ
ＰＵ１とメモリ制御回路２ａ間の信号についての説明は
省略する。 【００１５】図３はＣＰＵ１がＳＲＯＭ３を通常のリー
ドする場合における制御信号７ａ、アドレスバス７ｂ及
びデータバスｃの動作を示すタイミングチャートであ
る。即ち、制御信号生成回路２３内の制御レジスタ２３
ａに１がセットされていない場合の動作を示すものであ
る。同図を用いて本実施例の動作を説明する。 【００１６】一般に、ＳＤＲＡＭに比較してＳＲＯＭの
アクセス時間は遅く、本実施の形態におけるＳＲＯＭ３
のリードコマンドからのデータが出力されるまでのクロ
ック数、所謂ＣＡＳレーテンシ（ＣＬ）は５クロックで
ある（ＣＬ＝５）。又、ＲＡＳレーテンシ（ＲＬ）は２
クロックである（ＲＬ＝２）。タイミングチャートでの
バースト長は、何れも４で示している。 【００１７】先ず、ＣＰＵ１からＳＲＯＭ３へのリード
が開始されると、メモリ制御回路２ａは、アクティブコ
マンド（ＡＣＴ）及びローアドレス（ＲＯＷ）を出力す
る（Ｔ１）。次に、所定のＲＬ後、リードコマンド（Ｒ
ＥＡＤ）及びカラムアドレス（ＣＯＬ）を出力する（Ｔ
２）。これにより、ＳＲＯＭ３が所定のＣＬ経過後、即
ち、５クロック後以降（Ｔ８〜Ｔ１１）にデータバス７
ｃ上に、設定されたバースト長のデータを出力されるた
め、それに同期してメモリ制御回路２ａは、データを取
り込んでＣＰＵ１に転送することによってリード動作が
完了する。 【００１８】図４はＣＰＵ１がＳＤＲＡＭ４をアクセス
する場合における制御信号７ａ、アドレスバス７ｂ及び
データバスｃの動作を示すタイミングチャートであり、
図４（ａ）はリードの場合、図４（ｂ）はライトの場合
を示す。 【００１９】本実施の形態におけるＳＤＲＡＭ４のＣＡ
Ｓレーテンシ（ＣＬ）は２クロックである（ＣＬ＝
２）。又、ＲＡＳレーテンシ（ＲＬ）は２クロックであ
る（ＲＬ＝２）。タイミングチャートでのバースト長は
何れも４で示している。 【００２０】図４（ａ）において、先ず、ＣＰＵ１から
ＳＤＡＲＭ４へのリードが開始されると、メモリ制御回
路２ａは、アクティブコマンド（ＡＣＴ）及びローアド
レス（ＲＯＷ）を出力する（Ｔ１）。次に、所定のＲＬ
後、リードコマンド（ＲＥＡＤ）及びカラムアドレス
（ＣＯＬ）を出力する（Ｔ２）。これにより、ＳＤＲＡ
Ｍ４が所定のＣＬ後、即ち２クロック後以降（Ｔ５〜Ｔ
８）にデータバス７ｃ上に、設定されたバースト長のデ
ータを出力されるため、それに同期してメモリ制御回路
２ａは、データを取り込んでＣＰＵ１に転送することに
よってリード動作が完了する。 【００２１】次に、図４（ｂ）に基づいてＣＰＵ１のＳ
ＤＲＡＭ４へのライト動作について説明する。 【００２２】図４（ｂ）において、先ず、ＣＰＵ１から
ＳＤＡＲＭ４へのライトが開始されると、メモリ制御回
路２ａは、アクティブコマンド（ＡＣＴ）及びローアド
レス（ＲＯＷ）を出力する（Ｔ１）。次に、所定のＲＬ
後、ライトコマンド（ＷＲＩＴＥ）及びカラムアドレス
（ＣＯＬ）を出力する（Ｔ３）。又、同じタイミング
（Ｔ３）にてＣＰＵ１から転送された最初のデータ（Ｄ
０）をデータバス７ｃ上に出力する。引き続き順次バー
スト長分のデータを出力することにより（Ｔ４〜Ｔ
６）、ライト動作が完了する。 【００２３】図５はＣＰＵ１がＳＲＯＭ３をのリードす
ることによりＳＲＯＭ３からの読み出しサイクル内でＳ
ＤＲＡＭ４へのライトを実行する場合における制御信号
７ａ、アドレスバス７ｂ及びデータバスｃの動作を示す
タイミングチャートである。 【００２４】この場合は、前記の通り、予めＣＰＵ１が
制御レジスタ２３ａに１をセットするとともに、アドレ
スレジスタ２２ａにＳＤＲＡＭ４のコピー先アドレスを
設定しておく必要がある。 【００２５】先ず、ＣＰＵ１からＳＲＯＭ３へのリード
が開始されると、メモリ制御回路２ａは、アクティブコ
マンド（ＡＣＴ）及びローアドレス（ＲＯＷ）を出力す
る（Ｔ１）。次に、所定のＲＬ後、リードコマンド（Ｒ
ＥＡＤ）及びカラムアドレス（ＣＯＬ）を出力する（Ｔ
２）。尚、ＳＲＯＭ３に対して出力されるＲＯＷ及びＣ
ＯＬアドレスは、ＣＰＵ１によりアドレスバス６ｂ上に
出力されたアドレス情報に基づいてアドレス制御回路２
２により分割されたものである。これにより、ＳＲＯＭ
３が所定のＣＬ経過後、即ち５クロック後以降（Ｔ８〜
Ｔ１１）にデータバス７ｃ上に設定されたバースト長の
データを出力されることになる。 【００２６】一方、ＳＤＲＡＭ４に対して、メモリ制御
回路２ａは、アクティブコマンド（ＡＣＴ）及びローア
ドレス（ＲＯＷ）を出力する（Ｔ６）。次に、所定のＲ
Ｌ後、ライトコマンド（ＷＲＩＴＥ）及びカラムアドレ
ス（ＣＯＬ）を出力する（Ｔ８）。尚、ＳＤＲＡＭ４に
対して出力されるＲＯＷ及びＣＯＬアドレスは、ＣＰＵ
１により予めアドレス制御回路２２内のアドレスレジス
タ２２ａに設定されたアドレス情報に基づいてアドレス
制御回路２２により分割されたものである。このタイミ
ング（Ｔ８）には、前記の通りデータバス７ｃ上にはＳ
ＲＯＭ３から最初のデータ（Ｄ０）が出力されているた
め、ＳＤＲＡＭ４にはそのデータ（Ｄ０）がライトされ
たことになる。引き続きデータバス７ｃ上には、ＳＲＯ
Ｍ３からリードされた残りのバースト長分のデータ（Ｄ
１〜Ｄ３）が出力されいるため、ＳＤＲＡＭ４には順次
残りのバースト長分のデータがライトされたことになる
（Ｔ９〜Ｔ１１）。 【００２７】以上により、ＳＲＯＭ３からのリード動作
と同一サイクルで、ＳＲＯＭ３からリードされたデータ
がそのままＳＤＲＡＭ４の所定のアドレスにライトされ
たこととなる。 【００２８】尚、本実施の形態では、ＣＡＳレーテンシ
（ＣＬ）及びＲＡＳレーテンシ（ＲＬ）について、ＳＲ
ＯＭの場合、ＣＬ＝５、ＲＬ＝２、又、ＳＤＲＡＭの場
合、ＣＬ＝２、ＲＬ＝２として説明したが、これらのタ
イミングパラメータはクロックの周波数及びＳＲＯＭ、
ＳＤＲＡＭのＩＣの仕様で決められるものであり、同パ
ラメータが異なる場合には、それに応じたタイミングで
各コマンドを出力すれば良いことは言うまでもない。 【００２９】又、本実施の形態では、バースト長を４と
して説明したが、他の転送サイズでも同様であることは
言うまでもない。 【００３０】更に、本実施の形態では、ＳＲＯＭからＳ
ＤＲＡＭへのコピー動作について説明したが、読み出し
側及び書き込み側はこれらに限るものではなく、同様の
インターフェースを備えたデバイスであれば良く、例え
ばシンクロナスフラッシュメモリ等にも本発明を適用す
ることができる。ここで、シンクロナスフラッシュメモ
リを書き込み側に適用する場合には、各々のサイクル間
にシンクロナスフラッシュメモリのプログラムコマンド
等のそのデバイスに応じたコマンドを挿入すれば良い。 【００３１】又、本実施の形態では、メモリ制御回路と
ＳＲＯＭ及びＳＤＲＡＭ間で、アドレスバス、データバ
ス及び制御信号を共通に接続される信号として説明した
が、全てを共通に接続する必要はなく、データバスが共
通であれば、本発明が適用できることは言うまでもな
い。 【００３２】 【発明の効果】以上の説明で明らかなように、本発明に
よれば、シンクロナスＲＯＭ（ＳＲＯＭ）とシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続された
コンピュータシステムのメモリ制御回路において、ＣＰ
ＵによるＳＲＯＭからの読み出し命令に対し、ＳＲＯＭ
からの読み出しサイクル内でＳＤＲＡＭへの書き込み動
作を実行するか否かを制御する制御手段を設け、該制御
手段にＳＤＲＡＭへの書き込み動作を実行するように設
定された場合は、ＳＲＯＭからの読み出し動作とＳＤＲ
ＡＭへの書き込み動作を同一のサイクル内に実行するよ
うにしたため、ＳＲＯＭとＳＤＲＡＭとが同一のバスに
接続されたコンピュータシステムにおいて、パフォーマ
ンスを低下させることなくメモリのアクセスが可能とな
るという効果が得られる。
ＭとシンクロナスＤＲＡＭとが同一のバスに接続された
情報処理装置のメモリ制御回路に関する。 【０００２】 【従来の技術】従来、パーソナルコンピュータ、プリン
タ等の情報処理装置において、処理の高速化に伴い、ク
ロック信号に同期して動作するシンクロナスＲＯＭ（以
後、ＳＲＯＭと略称する）及びシンクロナスＤＲＡＭ
（以後、ＳＤＲＡＭと略称する）が使用されている。 【０００３】又、装置の小型化及び軽量化を図る目的
で、ＣＰＵの周辺回路をＡＳＩＣ化し、同ＡＳＩＣのピ
ン数削減及びＩＣを搭載する基板の小型化を実現すべく
バス信号等の削減が図られている。その方法として、バ
ス制御信号が同様のＳＲＯＭとＳＤＲＡＭを共通のバス
に接続する方法がある。 【０００４】一般に上記装置においては、ＳＲＯＭ内に
格納されたフォントデータ、イメージデータ等のデータ
をＳＤＲＡＭにコピーする場合、一旦ＣＰＵがＳＲＯＭ
からデータを読み出し、ＣＰＵ内のレジスタに格納した
後、ＲＡＭに同レジスタのデータを書き込むことによっ
て実現されていた。或は、ＤＭＡＣにより、メモリ制御
回路がＳＲＯＭからデータを読み出し、ＤＭＡＣ内に設
けられたＦＩＦＯ或はレジスタ等に格納し、その後、Ｓ
ＤＲＡＭにデータを書き込むことによって実現されてい
た。 【０００５】 【発明が解決しようとする課題】しかしながら、上記従
来の装置では、前述のようにＳＲＯＭ内に格納されたフ
ォントデータ、イメージデータ等のデータをＳＤＲＡＭ
にコピーする場合、一旦ＣＰＵがＳＲＯＭからデータを
読み出し、ＣＰＵ内のレジスタに格納した後にＳＤＲＡ
Ｍに同レジスタのデータを書き込む、或はＤＭＡＣによ
る場合でも、メモリ制御回路がＳＲＯＭからデータを読
み出し、ＤＭＡＣ内に設けられたＦＩＦＯ或はレジスタ
等に格納し、その後、ＳＤＲＡＭにデータを書き込むた
め、ＳＲＯＭの読み出しとＳＤＲＡＭへの書き込み動作
が発生し、処理に要する時間が長くなってしまうととも
に、バスの占有時間も長くなってしまうことよりＣＰＵ
の命令のフェッチ等の他のメモリヘのアクセスが難しく
なり、装置のパフォーマンスが低下することとなってい
た。 【０００６】本発明は上記問題に鑑みてなされたもので
あり、その目的とする処は、ＳＲＯＭとＳＤＲＡＭとが
同一のバスに接続されたコンピュータシステムにおい
て、パフォーマンスを低下させることなくメモリのアク
セスを可能とするメモリ制御回路を提供することにあ
る。 【０００７】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、シンクロナスＲＯＭ（ＳＲＯＭ）とシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続
されたコンピュータシステムのメモリ制御回路におい
て、ＣＰＵによるＳＲＯＭからの読み出し命令に対し、
ＳＲＯＭからの読み出しサイクル内でＳＤＲＡＭへの書
き込み動作を実行するか否かを制御する制御手段を設
け、該制御手段にＳＤＲＡＭへの書き込み動作を実行す
るように設定された場合は、ＳＲＯＭからの読み出し動
作とＳＤＲＡＭへの書き込み動作を同一のサイクル内に
実行することを特徴とする。 【０００８】 【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。 【０００９】図１は本発明を適用した情報処理装置の構
成を説明するブロック図であり、同図において、１はＣ
ＰＵであり、そのバス６にはＡＳＩＣ２が接続され、こ
のＡＳＩＣ２には、ＳＲＯＭ３、ＳＤＲＡＭ４及びＩ／
Ｏ５が接続されている。７はＳＲＯＭ３及びＳＤＲＡＭ
４がＡＳＩＣ２に接続された共通のバスである。ＡＳＩ
Ｃ２内には、ＣＰＵ１の指示によりＳＲＯＭ３及びＳＤ
ＲＡＭ４を制御するためのメモリ制御回路２ａを備えて
いる。ＣＰＵ１は、ＳＲＯＭ３に格納されたプログラム
に基いてＳＤＲＡＭ４及びＩ／Ｏ５をＡＳＩＣ２を介し
てアクセスし、所定の処理を実行する。 【００１０】図２は図１におけるメモリ制御回路２ａの
詳細な構成を示すブロック図であり、同図に示すよう
に、メモリ制御回路２ａ内には、データ制御回路２１、
アドレス制御回路２２及び制御信号生成回路２３が設け
られている。制御信号生成回路２３は、ＣＰＵ１からの
制御信号６ａに接続され、データ制御回路２１とアドレ
ス制御回路２２に制御信号を出力するとともに、ＳＲＯ
Ｍ３及びＳＤＲＡＭ４に対して制御信号７ａを出力す
る。データ制御回路２１は、ＣＰＵ１とデータバス６
ｃ、ＳＲＯＭ３及びＳＤＲＡＭ４とデータバス７ｃで接
続されている。又、アドレス制御回路２２は、ＣＰＵ１
とアドレスバス６ｂ、ＳＲＯＭ３及びＳＤＲＡＭ４とア
ドレスバス７ｂで接続されている。 【００１１】ＣＰＵ１がＳＲＯＭ３及びＳＤＲＡＭ４に
アクセスする場合、ＣＰＵ１から出力される制御信号６
ａ、アドレスバス信号６ｂ（ライトの場合はデータバス
信号６ｃ）に基づき、制御信号生成回路２３、データ制
御回路２１とアドレス制御回路２２が動作し、制御信号
７ａ、アドレスバス信号７ｂ（ライトの場合はデータバ
ス信号７ｃ）出力してＳＲＯＭ３及びＳＤＲＡＭ４にア
クセスがアクセスされる。尚、制御信号７ａは、制御信
号の論理レベルで組み合わせたものがコマンドと呼ぱれ
ており、代表的なコマンドには、アクティブコマンド
（ＡＣＴ）、リードコマンド（ＲＥＡＤ）、ライトコマ
ンド（ＷＲＩＴＥ）があるが、これらは公知であるため
詳細な説明は省略する。又、前記コマンドとアドレスバ
ス７ｂ及びデータバス信号７ｃとの関係についても同様
に公知であるため、これについての詳細な説明は省略す
る。 【００１２】制御信号生成回路２３内には、ＣＰＵ１に
よるＳＲＯＭ３からのリード命令に対し、ＳＲＯＭ３か
らのリードサイクル内でＳＤＲＡＭ４へのライト動作を
実行するか否かを制御するための制御レジスタ２３ａが
設けられており、又、アドレス制御回路２２内には、Ｃ
ＰＵ１によるＳＲＯＭ３からのリード命令に対し、ＳＲ
ＯＭ３からのリードサイクル内でＳＤＲＡＭ４へのライ
ト動作を実行する場合のＳＤＲＡＭ４のアドレスを指定
するアドレスレジスタ２２ａが設けられており、何れの
レジスタもＣＰＵ１により設定される。 【００１３】メモリ制御回路２ａは、制御レジスタ２３
ａに１がセットされているとき、ＣＰＵ１のＳＲＯＭ３
へのリードアクセスに対しては、ＳＲＯＭ３からのリー
ドとＳＤＲＡＭ４へのライトを同一のサイクルで実行す
るように動作する。 【００１４】図３〜図５は動作を示すタイミングチャー
トであり、何れの図もメモリ制御回路２ａとＳＲＯＭ３
及びＳＤＲＡＭ４間の信号（制御信号７ａ、アドレスバ
ス７ｂ及びデータバスｃ）の動作を示すものであり、Ｃ
ＰＵ１とメモリ制御回路２ａ間の信号についての説明は
省略する。 【００１５】図３はＣＰＵ１がＳＲＯＭ３を通常のリー
ドする場合における制御信号７ａ、アドレスバス７ｂ及
びデータバスｃの動作を示すタイミングチャートであ
る。即ち、制御信号生成回路２３内の制御レジスタ２３
ａに１がセットされていない場合の動作を示すものであ
る。同図を用いて本実施例の動作を説明する。 【００１６】一般に、ＳＤＲＡＭに比較してＳＲＯＭの
アクセス時間は遅く、本実施の形態におけるＳＲＯＭ３
のリードコマンドからのデータが出力されるまでのクロ
ック数、所謂ＣＡＳレーテンシ（ＣＬ）は５クロックで
ある（ＣＬ＝５）。又、ＲＡＳレーテンシ（ＲＬ）は２
クロックである（ＲＬ＝２）。タイミングチャートでの
バースト長は、何れも４で示している。 【００１７】先ず、ＣＰＵ１からＳＲＯＭ３へのリード
が開始されると、メモリ制御回路２ａは、アクティブコ
マンド（ＡＣＴ）及びローアドレス（ＲＯＷ）を出力す
る（Ｔ１）。次に、所定のＲＬ後、リードコマンド（Ｒ
ＥＡＤ）及びカラムアドレス（ＣＯＬ）を出力する（Ｔ
２）。これにより、ＳＲＯＭ３が所定のＣＬ経過後、即
ち、５クロック後以降（Ｔ８〜Ｔ１１）にデータバス７
ｃ上に、設定されたバースト長のデータを出力されるた
め、それに同期してメモリ制御回路２ａは、データを取
り込んでＣＰＵ１に転送することによってリード動作が
完了する。 【００１８】図４はＣＰＵ１がＳＤＲＡＭ４をアクセス
する場合における制御信号７ａ、アドレスバス７ｂ及び
データバスｃの動作を示すタイミングチャートであり、
図４（ａ）はリードの場合、図４（ｂ）はライトの場合
を示す。 【００１９】本実施の形態におけるＳＤＲＡＭ４のＣＡ
Ｓレーテンシ（ＣＬ）は２クロックである（ＣＬ＝
２）。又、ＲＡＳレーテンシ（ＲＬ）は２クロックであ
る（ＲＬ＝２）。タイミングチャートでのバースト長は
何れも４で示している。 【００２０】図４（ａ）において、先ず、ＣＰＵ１から
ＳＤＡＲＭ４へのリードが開始されると、メモリ制御回
路２ａは、アクティブコマンド（ＡＣＴ）及びローアド
レス（ＲＯＷ）を出力する（Ｔ１）。次に、所定のＲＬ
後、リードコマンド（ＲＥＡＤ）及びカラムアドレス
（ＣＯＬ）を出力する（Ｔ２）。これにより、ＳＤＲＡ
Ｍ４が所定のＣＬ後、即ち２クロック後以降（Ｔ５〜Ｔ
８）にデータバス７ｃ上に、設定されたバースト長のデ
ータを出力されるため、それに同期してメモリ制御回路
２ａは、データを取り込んでＣＰＵ１に転送することに
よってリード動作が完了する。 【００２１】次に、図４（ｂ）に基づいてＣＰＵ１のＳ
ＤＲＡＭ４へのライト動作について説明する。 【００２２】図４（ｂ）において、先ず、ＣＰＵ１から
ＳＤＡＲＭ４へのライトが開始されると、メモリ制御回
路２ａは、アクティブコマンド（ＡＣＴ）及びローアド
レス（ＲＯＷ）を出力する（Ｔ１）。次に、所定のＲＬ
後、ライトコマンド（ＷＲＩＴＥ）及びカラムアドレス
（ＣＯＬ）を出力する（Ｔ３）。又、同じタイミング
（Ｔ３）にてＣＰＵ１から転送された最初のデータ（Ｄ
０）をデータバス７ｃ上に出力する。引き続き順次バー
スト長分のデータを出力することにより（Ｔ４〜Ｔ
６）、ライト動作が完了する。 【００２３】図５はＣＰＵ１がＳＲＯＭ３をのリードす
ることによりＳＲＯＭ３からの読み出しサイクル内でＳ
ＤＲＡＭ４へのライトを実行する場合における制御信号
７ａ、アドレスバス７ｂ及びデータバスｃの動作を示す
タイミングチャートである。 【００２４】この場合は、前記の通り、予めＣＰＵ１が
制御レジスタ２３ａに１をセットするとともに、アドレ
スレジスタ２２ａにＳＤＲＡＭ４のコピー先アドレスを
設定しておく必要がある。 【００２５】先ず、ＣＰＵ１からＳＲＯＭ３へのリード
が開始されると、メモリ制御回路２ａは、アクティブコ
マンド（ＡＣＴ）及びローアドレス（ＲＯＷ）を出力す
る（Ｔ１）。次に、所定のＲＬ後、リードコマンド（Ｒ
ＥＡＤ）及びカラムアドレス（ＣＯＬ）を出力する（Ｔ
２）。尚、ＳＲＯＭ３に対して出力されるＲＯＷ及びＣ
ＯＬアドレスは、ＣＰＵ１によりアドレスバス６ｂ上に
出力されたアドレス情報に基づいてアドレス制御回路２
２により分割されたものである。これにより、ＳＲＯＭ
３が所定のＣＬ経過後、即ち５クロック後以降（Ｔ８〜
Ｔ１１）にデータバス７ｃ上に設定されたバースト長の
データを出力されることになる。 【００２６】一方、ＳＤＲＡＭ４に対して、メモリ制御
回路２ａは、アクティブコマンド（ＡＣＴ）及びローア
ドレス（ＲＯＷ）を出力する（Ｔ６）。次に、所定のＲ
Ｌ後、ライトコマンド（ＷＲＩＴＥ）及びカラムアドレ
ス（ＣＯＬ）を出力する（Ｔ８）。尚、ＳＤＲＡＭ４に
対して出力されるＲＯＷ及びＣＯＬアドレスは、ＣＰＵ
１により予めアドレス制御回路２２内のアドレスレジス
タ２２ａに設定されたアドレス情報に基づいてアドレス
制御回路２２により分割されたものである。このタイミ
ング（Ｔ８）には、前記の通りデータバス７ｃ上にはＳ
ＲＯＭ３から最初のデータ（Ｄ０）が出力されているた
め、ＳＤＲＡＭ４にはそのデータ（Ｄ０）がライトされ
たことになる。引き続きデータバス７ｃ上には、ＳＲＯ
Ｍ３からリードされた残りのバースト長分のデータ（Ｄ
１〜Ｄ３）が出力されいるため、ＳＤＲＡＭ４には順次
残りのバースト長分のデータがライトされたことになる
（Ｔ９〜Ｔ１１）。 【００２７】以上により、ＳＲＯＭ３からのリード動作
と同一サイクルで、ＳＲＯＭ３からリードされたデータ
がそのままＳＤＲＡＭ４の所定のアドレスにライトされ
たこととなる。 【００２８】尚、本実施の形態では、ＣＡＳレーテンシ
（ＣＬ）及びＲＡＳレーテンシ（ＲＬ）について、ＳＲ
ＯＭの場合、ＣＬ＝５、ＲＬ＝２、又、ＳＤＲＡＭの場
合、ＣＬ＝２、ＲＬ＝２として説明したが、これらのタ
イミングパラメータはクロックの周波数及びＳＲＯＭ、
ＳＤＲＡＭのＩＣの仕様で決められるものであり、同パ
ラメータが異なる場合には、それに応じたタイミングで
各コマンドを出力すれば良いことは言うまでもない。 【００２９】又、本実施の形態では、バースト長を４と
して説明したが、他の転送サイズでも同様であることは
言うまでもない。 【００３０】更に、本実施の形態では、ＳＲＯＭからＳ
ＤＲＡＭへのコピー動作について説明したが、読み出し
側及び書き込み側はこれらに限るものではなく、同様の
インターフェースを備えたデバイスであれば良く、例え
ばシンクロナスフラッシュメモリ等にも本発明を適用す
ることができる。ここで、シンクロナスフラッシュメモ
リを書き込み側に適用する場合には、各々のサイクル間
にシンクロナスフラッシュメモリのプログラムコマンド
等のそのデバイスに応じたコマンドを挿入すれば良い。 【００３１】又、本実施の形態では、メモリ制御回路と
ＳＲＯＭ及びＳＤＲＡＭ間で、アドレスバス、データバ
ス及び制御信号を共通に接続される信号として説明した
が、全てを共通に接続する必要はなく、データバスが共
通であれば、本発明が適用できることは言うまでもな
い。 【００３２】 【発明の効果】以上の説明で明らかなように、本発明に
よれば、シンクロナスＲＯＭ（ＳＲＯＭ）とシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続された
コンピュータシステムのメモリ制御回路において、ＣＰ
ＵによるＳＲＯＭからの読み出し命令に対し、ＳＲＯＭ
からの読み出しサイクル内でＳＤＲＡＭへの書き込み動
作を実行するか否かを制御する制御手段を設け、該制御
手段にＳＤＲＡＭへの書き込み動作を実行するように設
定された場合は、ＳＲＯＭからの読み出し動作とＳＤＲ
ＡＭへの書き込み動作を同一のサイクル内に実行するよ
うにしたため、ＳＲＯＭとＳＤＲＡＭとが同一のバスに
接続されたコンピュータシステムにおいて、パフォーマ
ンスを低下させることなくメモリのアクセスが可能とな
るという効果が得られる。
【図面の簡単な説明】
【図１】本発明に係るメモリ制御回路を備える情報処理
装置の構成を示すブロック図である。 【図２】本発明に係るメモリ制御回路の構成を示すブロ
ック図である。 【図３】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【図４】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【図５】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【符号の説明】 １ ＣＰＵ ２ ＡＳＩＣ ３ シンクロナスＲＯＭ ４ シンクロナスＤＲＡＭ ５ Ｉ／Ｏ ６ ＣＰＵバス ７ メモリバス
装置の構成を示すブロック図である。 【図２】本発明に係るメモリ制御回路の構成を示すブロ
ック図である。 【図３】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【図４】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【図５】本発明に係るメモリ制御回路の動作を示すタイ
ミングチャートである。 【符号の説明】 １ ＣＰＵ ２ ＡＳＩＣ ３ シンクロナスＲＯＭ ４ シンクロナスＤＲＡＭ ５ Ｉ／Ｏ ６ ＣＰＵバス ７ メモリバス
Claims (1)
- 【特許請求の範囲】 【請求項１】 シンクロナスＲＯＭ（ＳＲＯＭ）とシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）とが同一のバスに接続
されたコンピュータシステムのメモリ制御回路におい
て、 ＣＰＵによるＳＲＯＭからの読み出し命令に対し、ＳＲ
ＯＭからの読み出しサイクル内でＳＤＲＡＭへの書き込
み動作を実行するか否かを制御する制御手段を設け、該
制御手段にＳＤＲＡＭへの書き込み動作を実行するよう
に設定された場合は、ＳＲＯＭからの読み出し動作とＳ
ＤＲＡＭへの書き込み動作を同一のサイクル内に実行す
ることを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375898A JP2003177957A (ja) | 2001-12-10 | 2001-12-10 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375898A JP2003177957A (ja) | 2001-12-10 | 2001-12-10 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003177957A true JP2003177957A (ja) | 2003-06-27 |
Family
ID=19184194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375898A Pending JP2003177957A (ja) | 2001-12-10 | 2001-12-10 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003177957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009252277A (ja) * | 2008-04-04 | 2009-10-29 | Spansion Llc | 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 |
| JP2012089167A (ja) * | 2012-01-27 | 2012-05-10 | Hitachi Ltd | 半導体装置 |
-
2001
- 2001-12-10 JP JP2001375898A patent/JP2003177957A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009252277A (ja) * | 2008-04-04 | 2009-10-29 | Spansion Llc | 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 |
| JP2012089167A (ja) * | 2012-01-27 | 2012-05-10 | Hitachi Ltd | 半導体装置 |
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