JP4647578B2 - レーダ信号処理装置 - Google Patents

Description

この発明は、画像処理機能を有する複数のカードによりビデオデータを処理するレーダ信号処理装置に関するものである。

レーダ信号処理装置を、ビデオデータ処理機能を有する複数のカードにより構成した場合、カード間でビデオデータの入出力を行い、各々のカードでスキャンコンバート等のビデオデータに関する画像処理を行った後、所望のレーダビデオ表示のデータを得るようにしている。一般に、レーダ運用モードの切換えや表示画像の調整等を行う場合には、カードで受け持っているビデオデータに対する処理パラメータの設定変更を行う。この変更の際には、カード外のＣＰＵから各カードレジスタに対して個別にライトアクセスすることにより処理パラメータの設定を実行して画像処理に反映する。しかし、個別にライトアクセスする場合、パラメータ設定が画像処理に適用されるまでの時間はカード間でばらつくため、ビデオ表示の遷移時に予期せぬ処理となって不要な表示が入り込むことになる。ビデオ表示から不要な表示を除去するためには、ＶＭＥ（VERSA Module European）アクセス処理を早くすることにより処理パラメータ適用までの時間を短縮するか、あるいは同じタイミングで各カードの処理パラメータ設定を実施できる装置構成を考える必要がある。

従来、ＶＭＥバスに接続された同じ構成の複数の装置に対して同じデータをライトする場合の処理を速くするためのアクセス制御回路がある（例えば、特許文献１参照）。この回路の基本構成を図７に示す。
図７において、ＶＭＥバス１０には、ＣＰＵ（中央演算処理装置）１１と複数の同一構成のスレーブ装置数１２が接続されている。各スレーブ装置１２は、ＣＰＵ１１によってリード及びライトされるメモリとアクセス手段をそれぞれ有している。これらのメモリは、同規模のメモリであり、同一のデータをライトしたい領域が共通のアドレス空間（共通メモリ領域）に割り振られている。アクセス制御回路は、各スレーブ装置１２中のメモリに対するライトを行う場合に、個々の装置を制御するばかりでなく、装置１２を統合した制御を行う回路であり、複数のスレーブ装置１２に跨がって構成されている。各スレーブ装置１２は、アクセス制御回路として動作するために、デコーダ、チップセレクト用ゲート、チップセレクト信号生成手段、終了信号発生手段、終了応答手段を備えており、共通のデータをライトする場合には、別々にアドレス設定を実施した上でアクセスを繰り返す処理を行うことで、各装置１２へ連鎖的に同じデータを書き込み、リードや個別のメモリ領域にデータをライトするときには、個別にアクセスを行うようにしている。このことにより、ＶＭＥバスに接続された複数のスレーブ装置に対して同じデータをライトする処理を速くしている。

特開平１０−２９３７４６号公報（図１、図４）

従来のアクセス制御回路は、以上のようにＶＭＥバスに接続された複数のスレーブ装置に対して、同じデータをライトする処理を速くするように構成しているが、次のような問題がある。
スレーブ装置間の信号が多段接続によって連鎖的にデータライト処理が行われる構成となっているため、設定データが各スレーブ装置における処理に適用されるまでの時間遅延差がスレーブ装置の接続個数の増加に応じて積算されていくことになる。したがって、従来のアクセス制御回路は、特に装置構成の規模が大きくなると時間遅延差は顕著となるため、レーダ信号処理装置に適用した場合、ビデオ表示から不要な表示を除去することは出来ない。そのため、複数のスレーブ装置に対して同じタイミングでデータ設定を可能にする構成が要求される。

この発明は、上記問題点を解決するためになされたもので、処理パラメータの設定においてカード間で生じる時間遅延差をなくすことを可能にするレーダ信号処理装置を得ることを目的とする。

この発明に係るレーダ信号処理装置は、複数のカードのそれぞれに設けられ、ＣＰＵがパラメータ設定指示を行って送信された処理パラメータを一時的に格納する保持用バッファと、複数のカードのうちの１つに設けられ、各カードに割り当てられた処理パラメータが保持用バッファに格納された後にＣＰＵから出されるライトアクセスに応じてパラメータ設定開始信号を生成するパラメータ設定開始信号生成部とを備え、各カードの保持用バッファは、パラメータ設定開始信号に基づいて、格納されていた処理パラメータをそれぞれの対応するデータ処理部に一斉に設定するようにしたものである。

この発明によれば、変更する処理パラメータが画像処理に適用されるまでの各カード間の時間遅延差を無くすことができ、時間遅延差に起因してビデオ表示に入り込む不要な表示の発生を抑え、ビデオ表示の遷移をスムーズに実行することが可能となる。

実施の形態１．
図１は、この発明の実施の形態１によるレーダ信号処理装置の機能構成を示すブロック図である。
レーダ信号処理装置は、入力されるビデオデータに対して複数のカード２１，２２，２３を縦列配置し、それぞれのカードが持つデータ処理部７によりビデオデータを順次画像処理し最終的なビデオ表示データを出力する基本構成を持つ。各データ処理部７の画像処理はそれぞれに設定される処理パラメータに基づいて行われる。これら処理パラメータの設定は、ＣＰＵ１からＶＭＥバス３を介して実行される。そのため、ＶＭＥバス３は、ＣＰＵ１、カード２１，２２，２３間に、アドレス、データ、リード／ライト等の信号を伝達する接続を持つ。
この実施の形態１の場合、カード２１，２２，２３のそれぞれは、データ処理部７の他に、ＣＰＵ１から指示された処理パラメータを一旦保持格納する保持用バッファ６を有している。また、複数のカードのうちの１つ、図１では初段にあるカード２１は、ＣＰＵ１からのライトアクセスに応じて、パラメータ設定開始信号を生成するパラメータ設定開始信号生成部８を有している。また、カード２１，２２，２３は、図示されていないが、マイクロプロセッサを有しており、そのレジスタ（カードレジスタ）を用いてマイクロプロセッサがカード内の処理パラメータの設定動作を制御するものとする。なお、ここでは、説明の便宜上、カードを３個としているが、その数は３個以上としても同様である。

次に、処理パラメータの設定動作について説明する。図２は実施の形態１に係る処理パラメータ設定の動作手順を示すフローチャートである。
まず、ＣＰＵ１は、装置内のすべてのカード２１，２２，２３に対して、ＶＭＥバス３経由でパラメータ設定指示を行い、ビデオデータの処理パラメータを送信する（ステップＳＴ１）。カード２１，２２，２３では、ＣＰＵ１からカードレジスタにライトされた処理パラメータを直ちにビデオデータの処理には反映せず、一旦、保持用バッファ６に格納する（ステップＳＴ２）。このステップＳＴ１およびＳＴ２の状況を図３（ａ）に示す。処理パラメータが保持用バッファ６へ格納されると、ＣＰＵ１はパラメータ設定開始信号の生成レジスタが割り当てられたカード２１に対して、ライトアクセスを行う（ステップＳＴ３）。これにより、カード２１のパラメータ設定開始信号生成部８では、パラメータ設定開始信号を生成し、生成した信号を装置内のすべてのカード２１，２２，２３の保持用バッファ６へ出力する（ステップＳＴ４）。このステップＳＴ３およびステップＳＴ４の状況を図３（ｂ）に示す。各カードの保持用バッファ６では、受信したパラメータ設定開始信号に基づいて、保持している処理パラメータを同時にそれぞれのデータ処理部７に移行させる。各データ処理部７では、このことによって同時に処理パラメータが変更され、変更設定された処理パラメータに基づいて、入力されるビデオデータに対して画像処理を行うことになる。

以上のように、この実施の形態１によれば、複数のカード内に、レジスタ設定される処理パラメータを一時的に保持格納しておく保持用のバッファを設けておき、また、複数のカードの１つに、ＣＰＵからのライトアクセスによりパラメータ設定開始信号を生成する信号生成部を設けておき、各カードの保持用バッファは、生成されたパラメータ設定開始信号を受信すると格納されていた処理パラメータをそれぞれの対応するデータ処理部に一斉に設定するようにしている。このことにより、各データ処理部において、同時に処理パラメータを変更することができ、変更設定された処理パラメータに即して画像処理を行うことが可能となる。したがって、変更する処理パラメータが画像処理に適用されるまでの各カード間の時間遅延差を無くし、時間遅延差に起因してビデオ表示に入り込む不要な表示の発生を解消し、ビデオ表示の遷移をスムーズに実行することが可能となる。

実施の形態２．
図４は、この発明の実施の形態２によるレーダ信号処理装置の機能構成を示すブロック図である。
この実施の形態２の場合、複数のカード２０１，２０２，２０３は、データ処理部７とインタフェース部９を有する同じ構成となっている。また、図示されていないが、各カードはマイクロプロセッサを有しており、そのカードレジスタを用いてカード内の処理パラメータの設定動作を制御するものとする。
また、この実施の形態２で使用する各カードレジスタは、図５のデータレイアウトに示すように、各カード固有に割り当てられたベースアドレス値に依存することなくデータライト処理を行うようなレジスタ領域を、レジスタ共通エリアとして規定しているものとする。

次に、処理パラメータの設定動作について説明する。図６は、この発明の実施の形態２に係る処理パラメータ設定の動作手順を示すフローチャートである。
まず、ＣＰＵ１は、装置内のすべてのカード２０１，２０２，２０３に対して、ＶＭＥバス３経由でビデオデータのパラメータ設定指示を与える（ステップＳＴ１１）。各カードのインタフェース部９は、ＣＰＵ１からライトアクセスされた際、一斉に、指定されたアドレスがカードレジスタのレジスタ共通エリアに該当するかどうかの判定を行う（ステップＳＴ１２）。指定されたアドレスがカードレジスタのレジスタ共通エリアに該当する場合には、各カードにおいて処理パラメータの取り込みを実行する（ステップＳＴ１３）。一方、指定されたアドレスがレジスタ共通エリアに該当していない場合には、インタフェース部９は、自己のカードアドレスかどうかの判定を行う（ステップＳＴ１４）。自分のカードアドレスの場合には、通常のＶＭＥバス３のアクセス制御を行って（ステップＳＴ１５）、処理パラメータのレジスタ共通エリア外の領域への取り込みを実行する（ステップＳＴ１３）。また、ステップＳＴ１４において、自分のカードアドレスで無い場合にはデータ取り込みを実行しない（ステップＳＴ１６）。次に、すべてのカード２０１，２０２，２０３において、処理パラメータをすべてカードレジスタへ取り込むと、カード内のマイクロプロセッサは処理パラメータを一斉にデータ処理部７へ移す（ステップＳＴ１７）。各データ処理部７では、このことによって同時に処理パラメータが変更され、変更設定された処理パラメータに基づいて、入力されるビデオデータに対して画像処理を行う。

以上のように、この実施の形態２によれば、複数のカードのそれぞれが、前記ＣＰＵがすべてのカードに対してパラメータ設定指示を行った際に、指定された自己のカードアドレスと他のカードアドレスを判別し、自己のカードアドレスに対応した処理パラメータを自己のカードレジスタに取り込むインタフェース部を有し、各カードは、自己のカードレジスタに処理パラメータを取り込むと、当該処理パラメータを対応するデータ処理部に設定するようにしている。したがって、各カードが他のカードアドレスにも反応してレジスタ設定することになるので、各カードのレジスタ設定に要する時間は同じとなる。このことにより、各データ処理部において、同時に処理パラメータを変更することができ、変更設定された処理パラメータに即して画像処理を行うことが可能となる。したがって、変更する処理パラメータが画像処理に適用されるまでの各カード間の時間遅延差を無くし、時間遅延差に起因してビデオ表示に入り込む不要な表示の発生を解消し、ビデオ表示の遷移をスムーズに実行することが可能となる。

この発明の実施の形態１によるレーダ信号処理装置の機能構成を示すブロック図である。 この発明の実施の形態１に係る処理パラメータ設定の動作手順を示すフローチャートである。 この発明の実施の形態１に係る動作状況を示すブロック図である。 この発明の実施の形態２によるレーダ信号処理装置の機能構成を示すブロック図である。 この発明の実施の形態２に係るカードレジスタのデータレイアウトを示す説明図である。 この発明の実施の形態２に係る処理パラメータ設定の動作手順を示すフローチャートである。 従来のアクセス制御回路の基本構成を示すブロック図である。

符号の説明

１ ＣＰＵ、３ ＶＭＥバス、６ 保持用バッファ、７ データ処理部、８ パラメータ設定開始信号生成部、９ インタフェース部、２１，２２，２３，２０１，２０２，２０３ カード。

Claims (2)

1. 入力されるビデオデータに対して複数のカードを縦列配置し、それぞれのカードが持つデータ処理部に設定される処理パラメータに基づいてビデオデータを順次画像処理し最終的なビデオ表示データを出力し、前記カードのそれぞれの処理パラメータは、ＣＰＵからバスを介して設定されるレーダ信号処理装置において、
   前記複数のカードのそれぞれに設けられ、前記ＣＰＵがパラメータ設定指示を行って送信された処理パラメータを一時的に格納する保持用バッファと、
   前記複数のカードのうちの１つに設けられ、各カードに割り当てられた処理パラメータが保持用バッファに格納された後に前記ＣＰＵから出されるライトアクセスに応じてパラメータ設定開始信号を生成するパラメータ設定開始信号生成部とを備え、
   前記各カードの保持用バッファは、前記パラメータ設定開始信号に基づいて、格納されていた処理パラメータをそれぞれの対応するデータ処理部に一斉に設定するようにしたことを特徴とするレーダ信号処理装置。
2. 入力されるビデオデータに対して複数のカードを縦列配置し、それぞれのカードが持つデータ処理部に設定される処理パラメータに基づいてビデオデータを順次画像処理し最終的なビデオ表示データを出力し、前記カードのそれぞれの処理パラメータは、ＣＰＵからバスを介して設定されるレーダ信号処理装置において、
   前記複数のカードのそれぞれに設けられ、前記ＣＰＵがすべてのカードに対してパラメータ設定指示を行った際に、指定されたアドレスが自己のカードレジスタのレジスタ共通エリアに該当するかどうかの判定を行い、該当する場合には、自己のカードアドレスに対応した処理パラメータを自己のカードレジスタに取り込むインタフェース部を備え、
   各カードは、自己のカードレジスタに処理パラメータを取り込むと、当該処理パラメータを対応するデータ処理部に一斉に設定するようにしたことを特徴とするレーダ信号処理装置。

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