JP5744206B2 - 描画制御装置 - Google Patents

描画制御装置 Download PDF

Info

Publication number
JP5744206B2
JP5744206B2 JP2013528843A JP2013528843A JP5744206B2 JP 5744206 B2 JP5744206 B2 JP 5744206B2 JP 2013528843 A JP2013528843 A JP 2013528843A JP 2013528843 A JP2013528843 A JP 2013528843A JP 5744206 B2 JP5744206 B2 JP 5744206B2
Authority
JP
Japan
Prior art keywords
register
setting information
data
busy
register setting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013528843A
Other languages
English (en)
Other versions
JPWO2013024506A1 (ja
Inventor
雅樹 濱田
雅樹 濱田
加藤 義幸
義幸 加藤
鳥居 晃
晃 鳥居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2013024506A1 publication Critical patent/JPWO2013024506A1/ja
Application granted granted Critical
Publication of JP5744206B2 publication Critical patent/JP5744206B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T11/002D [Two Dimensional] image generation
    • G06T11/20Drawing from basic elements, e.g. lines or circles
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363Graphics controllers
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00Aspects of the architecture of display systems
    • G09G2360/12Frame memory handling
    • G09G2360/127Updating a frame memory using a transfer of data from a source area to a destination area
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39Control of the bit-mapped memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Graphics (AREA)
  • Computer Hardware Design (AREA)
  • Image Generation (AREA)
  • Controls And Circuits For Display Device (AREA)

Description

この発明は、図形描画を行うための描画部と、描画部に対するレジスタ設定の制御を行うための描画制御部とを備えた描画制御装置に関するものである。
従来、CPUから動作制御情報をパラメータ設定し、設定された情報に基づいて動作を開始する情報処理装置において、パラメータ設定の際の待ち時間を短縮し、システム全体の処理性能を向上させようとする試みがなされている。
例えば、特許文献1に開示されている情報処理装置は、転送されたパラメータと、以前に書き込まれ保持されていた同種類のパラメータとの比較を行い、更新されたか否かを判定し、更新されたパラメータのみ転送する技術を特徴としている。
特開昭63−298631号公報
従来の情報処理装置は以上のように構成されているので、更新されなかったパラメータの変換、転送を省略できる効果がある。しかし、パラメータの数が増加すると、デコード回路が複雑となる点、主処理部が動作中のレジスタ設定については考慮されていない点、などの課題があった。
この発明は上記のような課題を解決するためになされたもので、パラメータの数やCPUからのパラメータの設定順序によらず、描画ビジーおよびパラメータ設定待ち時間を短縮し、描画性能を向上させることができる描画制御装置を得ることを目的とする。
この発明に係る描画制御装置は、描画用レジスタを有し、描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、描画処理を行う図形に関するレジスタ設定情報を受け取った場合、描画手段がビジーであるか否かを判定し、ビジーであった場合は、描画用レジスタから読み出したデータと、レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、コマンドバッファに格納したレジスタ設定情報に基づいて描画用レジスタの更新を行う描画制御手段とを備えたものである。
この発明に係る描画制御装置は、描画手段がビジーであった場合に描画用レジスタから読み出したデータとレジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、レジスタ設定情報をコマンドバッファに格納するようにしたものである。これにより、描画ビジーおよびパラメータ設定待ち時間を短縮し、描画性能を向上させることができる。
この発明の実施の形態1の描画制御装置の構成図である。 この発明の実施の形態1の描画制御装置の動作を示すフローチャートである。 この発明の実施の形態1の描画制御装置のレジスタ設定コマンドのフォーマットを示す説明図である。 この発明の実施の形態2の描画制御装置の構成図である。 この発明の実施の形態2の描画制御装置の動作を示すフローチャートである。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、本実施の形態による描画制御装置を示す構成図である。
図示の描画制御装置1は、描画制御部(描画制御手段)10、レジスタバス20、専用描画部(描画手段)30、共通描画部(描画手段)40を備えている。
描画制御部10は、CPUバス3を介して、CPU2より描画する図形の座標、描画色などのレジスタ設定情報を受け取る。CPU2からは、通常アドレス、リード・ライト制御信号、バイトコントロール、ライトデータ等がCPUバス3より入力されるので、入力されたアドレスをデコードして、レジスタバス20を介して対応する専用描画部30に対してアクセスを行う。また、描画制御部10はレジスタバス20を介して専用描画部30または共通描画部40から読み出したレジスタ31a,32aまたはレジスタ40aの値と、更新するデータとの比較を行うための比較器11と、比較結果が不一致になった場合にレジスタ設定情報を保存するためのコマンドバッファ12とを有する。
専用描画部30は、描画機能毎に分割された構成(例えば、描画部(A)31が矩形描画用、描画部(B)32が円描画用)をとり、それぞれがレジスタ31a,32aを備え、描画用レジスタの実体を有する。図1では、専用描画部30が、描画部(A)31、(B)32の二つに分割されているが、分割の個数はこれより多くてもよい。専用描画部30は、描画制御部10からのレジスタ設定情報を元に、図形の内部に含まれるピクセルデータを生成して出力する。
共通描画部40は、レジスタ40aを備え、描画部(A)31,(B)32動作時に共通で使用する描画用レジスタの実体を有し、各専用描画部からのピクセルデータ入力を調停し、αブレンド等のピクセル演算を行って、フレームバッファ4に対する画素データの書込みを行う。図1では、フレームバッファ4は、描画制御装置1の外部としているが、描画制御装置1に内蔵するようにしてもよい。
図1の例では、描画制御装置1の構成要素である描画制御部10、レジスタバス20、専用描画部30、共通描画部40のそれぞれが専用のハードウェア(例えば、MPU(Micro Processing Unit)を実装している半導体集積回路基板)で構成されているものを想定しているが、描画制御装置1がコンピュータで構成される場合(コンピュータには、例えば、パソコンのほかに、後述する描画プログラムを実行することが可能な携帯電話、携帯情報端末やカーナビゲーション装置なども含まれる)、描画制御部10、レジスタバス20、専用描画部30、共通描画部40の処理内容を記述している描画プログラムを当該コンピュータのメモリに格納し、当該コンピュータのCPU(Central Processing Unit)が当該メモリに格納されている描画プログラムを実行するようにしてもよい。
次に、実施の形態1の描画制御装置の動作について説明する。
図2はこの発明の実施の形態1による描画制御装置1の処理内容を示すフローチャートである。
描画制御装置1は、当該描画制御装置1を搭載しているシステムのCPU2から描画処理開始命令を受けることにより、動作を開始する。
描画制御部10は、CPUバス3から入力されたアドレスをデコードし、描画制御装置1内のいずれのブロックへのアクセスであるかを判定する(ステップST1)。この際、CPUバス3に対しては、以下のレジスタ更新の有無に関わらず、即座に応答を返すことで、CPU2に対して無駄なウェイトをかけないように制御する。
次いで、専用描画部30、共通描画部40のビジー状態のチェックを行う(ステップST2)。なお、専用描画部30がビジー状態である場合とは、図形の内部に含まれるピクセルデータを生成している途中の状態であり、共通描画部40がビジー状態である場合とは、フレームバッファ4に対してピクセルデータの出力を行っている状態である。ステップST2におけるチェックの結果、レジスタ更新可能な条件を満たす(ビジーでない)場合には、通常通りレジスタ更新を行う(ステップST7)。
ここで、レジスタ更新可能な条件とは、例えば、対象ブロックおよび対象ブロックよりも上流に接続されているブロックがビジーでない場合とすることができる。図1の構成の場合、例えば共通描画部40を対象ブロックとした場合、描画部(A)31及び描画部(B)32が対象ブロックよりも上流に接続されているブロックに相当する。
また、更新条件をさらに細かく制御する必要がある場合についても描画制御装置1は対応可能である。例えば、描画部(A)31の下にさらに描画部Cが存在するとし、描画部(A)31と描画部(B)32のいずれかと、描画部Cのビジー状態をチェックするような場合や、一部のレジスタの更新条件についてのみ特殊な条件を設定する、といった場合でも対応することが可能である。
一方、ステップST2において、レジスタ更新可能な条件を満たさない(ビジーである)場合、レジスタバス20を介してレジスタ更新対象ブロックのレジスタ値を読み出し、更新するデータと比較する(ステップST3)。比較結果が一致した場合は、レジスタ更新を省略できるので、次にCPU2から設定されるレジスタ設定の受付待ちの状態に移行する。比較結果が不一致であった場合、描画制御部10内のコマンドバッファ12がフルか否かを判定する(ステップST4)。判定の結果、フルでなければコマンドバッファ12にレジスタ設定情報を保存する(ステップST5)。図3は、コマンドバッファ12に保存するレジスタ設定コマンドのフォーマットの一例であり、32ビット単位でデータを取り扱っている。レジスタアドレス(adr)と、書込みデータ(data[0]…data[n]、書込みデータ数(n:データ数−1)を指定し、データが複数有る場合(n>0)、書き込まれるレジスタアドレスはインクリメントされる。また、cmdはレジスタ設定コマンドを示している。
なお、コマンドバッファ12がフルになった場合に限り、CPUバス3に対してウェイトをかける(ステップST8)。
描画制御部10は、レジスタ更新可能な条件が満たされる(ビジーが解除される)と、コマンドバッファ12に格納されていたレジスタ設定情報を読み出し(ステップST6)、対象描画ブロックのレジスタ更新を行う(ステップST7)。図2の点線部分の処理は、レジスタ設定のフローとは独立に動作する。
なお、描画制御装置1の性能を最大限発揮するためには、ビジーチェック、レジスタデータ読み出し、比較の一連の処理は、CPUバス3のアクセス間隔よりも短いサイクルで実行する必要がある。
また、図1の構成の場合、描画部(A)31、描画部(B)32の描画順序が入れ替わらない範囲で、これら描画部(A)31及び描画部(B)32を並列動作させることも可能である。
以上で明らかなように、この実施の形態1では、描画制御部10が、レジスタ更新対象ブロックの判定を各ブロックのビジー状態を利用して行い、更新が必要なレジスタ設定情報のみをコマンドバッファ12に格納した後、適切なタイミングで描画用レジスタ設定を行うので、描画制御部10の動作効率を向上させることができる。また、更新が必要なレジスタアクセスのみを抽出してコマンドバッファ12に格納するので、事前にコマンドバッファ12にコマンド列を格納しておくよりも、コマンドバッファ12のサイズを小さく抑えることができる。
以上説明したように、実施の形態1の描画制御装置によれば、描画用レジスタを有し、描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、描画処理を行う図形に関するレジスタ設定情報を受け取った場合、描画手段がビジーであるか否かを判定し、ビジーであった場合は、描画用レジスタから読み出したデータと、レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、コマンドバッファに格納したレジスタ設定情報に基づいて描画用レジスタの更新を行う描画制御手段とを備えたので、描画ビジーおよびパラメータ設定待ち時間を短縮し、描画性能を向上させることができる。
また、実施の形態1の描画制御装置によれば、描画制御手段は、コマンドバッファに格納されたレジスタ設定情報の読み出しとレジスタ更新を、レジスタ設定情報を送出するCPUからのアクセスとは独立に制御するようにしたので、CPUに対して無駄なウェイトをかけることがない。
また、実施の形態1の描画制御装置によれば、描画手段は、描画機能毎に分割された専用描画手段と、専用描画手段からのピクセルデータ入力を調停し、所定のピクセル演算を行ってフレームバッファに対するピクセルデータの書込を行う共通描画手段とを備えたので、専用描画手段と共通描画手段とを備えた描画制御装置に対しても適用することができる。
また、実施の形態1の描画制御プログラムによれば、描画用レジスタを有し、描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、描画処理を行う図形に関するレジスタ設定情報を受け取った場合、描画手段がビジーであるか否かを判定し、ビジーであった場合は、描画用レジスタから読み出したデータと、レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、コマンドバッファに格納したレジスタ設定情報に基づいて描画用レジスタの更新を行う描画制御手段としてコンピュータを機能させるようにしたので、描画ビジーおよびパラメータ設定待ち時間を短縮し、描画性能を向上させることのできる描画制御装置をコンピュータ上に実現することができる。
実施の形態2.
図4は、この発明の実施の形態2による描画制御装置1aを示す構成図である。
実施の形態1では、レジスタ設定情報をコマンドバッファ12に格納していたが、実施の形態2では、描画制御部10aからコマンドバッファ12を外し、ディスプレイリスト制御部50を追加する。レジスタ設定情報は、一旦ディスプレイリスト形式でフレームバッファ4(外部メモリ)上に格納し、ディスプレイリスト制御部50がデータを読み出して使用する。また、描画制御部10aとディスプレイリスト制御部50の間に第2のレジスタバス21を追加する。
ディスプレイリスト制御部50は、レジスタ50aを有し、描画制御部10aからの起動命令により、フレームバッファ4から順次ディスプレイリストを読み出し、コマンドをデコードする。ディスプレイリストの形式は、図3に示したレジスタライトコマンドや、ディスプレイリストの別アドレスに対するジャンプコマンド、サブルーチンコマンド等で構成するのが望ましい。
なお、実施の形態2では、それぞれの構成要素が専用のハードウェアで構成されているものを想定しているが、実施の形態1と同様に、描画制御装置1aがコンピュータで構成される場合、描画制御部10a、レジスタバス20、第2のレジスタバス21、専用描画部30、共通描画部40、ディスプレイリスト制御部50の処理内容を記述している描画プログラムをコンピュータのメモリに格納し、CPUによって実行するようにしてもよい。
図5は、この発明の実施の形態2による描画制御装置1aの処理内容を示すフローチャートである。
描画制御部10aは、CPUバス3から入力されたアドレスをデコードし、描画制御装置1a内のいずれのブロックへのアクセスであるかを判定する(ステップST11)。次いで、専用描画部30、共通描画部40のビジー状態のチェックを行う(ステップST12)。このビジーチェックは実施の形態1におけるステップST2と同様である。チェックの結果、レジスタ更新可能な条件を満たす(ビジーでない)場合には、通常通りレジスタ更新を行う(ステップST16)。
一方、ステップST12において、レジスタ更新可能な条件を満たさない場合、レジスタバス20を介してレジスタ更新対象ブロックのレジスタ値を読み出し、更新するデータと比較する(ステップST13)。比較結果が一致した場合は、レジスタ更新を省略できるので、次にCPU2から設定されるレジスタ設定の受付待ちの状態に移行する。比較結果が不一致であった場合、フレームバッファ4(外部メモリ)上にレジスタ設定情報を保存する(ステップST14)。その後、ビジー状態が解除されると、描画制御部10aは、ディスプレイリストの先頭アドレスを指定して、ディスプレイリスト制御部50を起動する(ステップST15)。
ディスプレイリスト制御部50は、フレームバッファ4からレジスタ設定情報を読み出し、第2のレジスタバス21を介して、描画制御部10aにレジスタ設定アドレス、ライトデータ等を出力する。描画制御部10aは、CPU2からのアクセスとディスプレイリスト制御部50からのアクセスとを調停し、対象描画ブロックのレジスタ更新を行う。
以上で明らかなように、実施の形態2では、描画制御部10a内にコマンドバッファが不要となり回路規模を削減できる。また、更新が必要なレジスタアクセスのみを抽出するので、事前にディスプレイリストを生成しておくよりも、ディスプレイリストサイズを小さく抑えることができる。
以上説明したように、実施の形態2の描画制御装置によれば、描画用レジスタを有し、描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、描画処理を行う図形に関するレジスタ設定情報を受け取った場合、描画手段がビジーであるか否かを判定し、ビジーであった場合は、描画用レジスタから読み出したデータと、レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、レジスタ設定情報をディスプレイリスト形式で保存し、ビジーが解除され、かつ、更新が必要であった場合は、ディスプレイリスト形式で保存したレジスタ設定情報に基づいて描画用バッファの更新を行う描画制御手段とを備えたので、描画ビジーおよびパラメータ設定待ち時間を短縮し、描画性能を向上させることができる。
また、実施の形態2の描画制御装置によれば、ディスプレイリスト形式のレジスタ設定情報は外部メモリに保存され、かつ、保存されたディスプレイリストをデコードして描画制御手段に転送するディスプレイリスト制御手段を備えたので、事前にディスプレイリストを生成しておくよりも、ディスプレイリストサイズを小さく抑えることができる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
以上のように、この発明に係る描画制御装置は、描画する図形の座標、描画色などのレジスタ設定情報を受け取り、このレジスタ設定情報に基づいて図形の描画処理を行う構成に関するものであり、民生・産業機器向けの制御パネル等に用いるのに適している。
1,1a 描画制御装置、2 CPU、3 CPUバス、4 フレームバッファ、10,10a 描画制御部、11 比較器、12 コマンドバッファ、20 レジスタバス、21 第2のレジスタバス、30 専用描画部、31 描画部(A)、32 描画部(B)、31a,32a,40a,50a レジスタ、40 共通描画部、50 ディスプレイリスト制御部。

Claims (6)

  1. 描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
    前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、前記コマンドバッファに格納したレジスタ設定情報に基づいて前記描画用レジスタの更新を行う描画制御手段とを備えた描画制御装置。
  2. 前記描画制御手段は、前記コマンドバッファに格納された前記レジスタ設定情報の読み出しとレジスタ更新を、前記レジスタ設定情報を送出するCPUからのアクセスとは独立に制御することを特徴とする請求項1記載の描画制御装置。
  3. 前記画手段は、描画機能毎に分割された専用描画手段と、当該専用描画手段からのピクセルデータ入力を調停し、所定のピクセル演算を行ってフレームバッファに対するピクセルデータの書込を行う共通描画手段とを備えたことを特徴とする請求項1記載の描画制御装置。
  4. 描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
    前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をディスプレイリスト形式で保存し、ビジーが解除され、かつ、更新が必要であった場合は、前記ディスプレイリスト形式で保存したレジスタ設定情報に基づいて前記描画用バッファの更新を行う描画制御手段とを備えた描画制御装置。
  5. 前記ディスプレイリスト形式のレジスタ設定情報は外部メモリに保存され、かつ、当該保存されたディスプレイリストをデコードして前記描画制御手段に転送するディスプレイリスト制御手段を備えたことを特徴とする請求項4記載の描画制御装置。
  6. 描画制御装置をコンピュータ上に実現する描画制御プログラムであって、
    描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
    前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、前記コマンドバッファに格納したレジスタ設定情報に基づいて前記描画用レジスタの更新を行う描画制御手段としてコンピュータを機能させるための描画制御プログラム。
JP2013528843A 2011-08-15 2011-08-15 描画制御装置 Active JP5744206B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/004584 WO2013024506A1 (ja) 2011-08-15 2011-08-15 描画制御装置

Publications (2)

Publication Number Publication Date
JPWO2013024506A1 JPWO2013024506A1 (ja) 2015-03-05
JP5744206B2 true JP5744206B2 (ja) 2015-07-08

Family

ID=47714852

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013528843A Active JP5744206B2 (ja) 2011-08-15 2011-08-15 描画制御装置

Country Status (6)

Country Link
US (1) US20140092123A1 (ja)
JP (1) JP5744206B2 (ja)
KR (1) KR101574406B1 (ja)
CN (1) CN103765478A (ja)
DE (1) DE112011105532T5 (ja)
WO (1) WO2013024506A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988444B2 (en) * 2011-12-16 2015-03-24 Institute For Information Industry System and method for configuring graphics register data and recording medium
KR102214028B1 (ko) * 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63298631A (ja) * 1987-05-29 1988-12-06 Nec Corp 情報処理装置
US5016191A (en) * 1988-09-02 1991-05-14 Tektronix, Inc. Half toning pixel processor
JPH02236657A (ja) * 1989-03-10 1990-09-19 Oki Electric Ind Co Ltd 情報処理システム
JP2755039B2 (ja) * 1992-05-12 1998-05-20 日本電気株式会社 レジスタ・アクセス制御方式
US5917505A (en) * 1995-12-19 1999-06-29 Cirrus Logic, Inc. Method and apparatus for prefetching a next instruction using display list processing in a graphics processor
US6166724A (en) * 1998-10-05 2000-12-26 Ati International Srl Method and apparatus for sequencing palette updates in a video graphics system
JP4086448B2 (ja) * 2000-04-28 2008-05-14 キヤノン株式会社 画像情報処理装置、画像情報処理方法、記憶媒体
JP3702814B2 (ja) * 2001-07-12 2005-10-05 日本電気株式会社 マルチスレッド実行方法及び並列プロセッサシステム
JP2003030641A (ja) 2001-07-19 2003-01-31 Nec System Technologies Ltd 描画装置とその並列描画方法、及び並列描画プログラム
EP1583072A4 (en) * 2003-04-15 2010-03-10 Fujitsu Microelectronics Ltd DRAWING DEVICE AND DISPLAY CONTROL UNIT
JP2006085415A (ja) * 2004-09-16 2006-03-30 Ricoh Co Ltd 画像処理装置および画像処理方法およびプログラムおよび記録媒体
US7944451B2 (en) * 2007-07-31 2011-05-17 Hewlett-Packard Development Company, L.P. Providing pixels from an update buffer
US8675000B2 (en) * 2008-11-07 2014-03-18 Google, Inc. Command buffers for web-based graphics rendering

Also Published As

Publication number Publication date
DE112011105532T5 (de) 2014-05-08
US20140092123A1 (en) 2014-04-03
JPWO2013024506A1 (ja) 2015-03-05
KR101574406B1 (ko) 2015-12-03
KR20140019847A (ko) 2014-02-17
CN103765478A (zh) 2014-04-30
WO2013024506A1 (ja) 2013-02-21

Similar Documents

Publication Publication Date Title
US20070101325A1 (en) System and method for utilizing a remote memory to perform an interface save/restore procedure
US7724984B2 (en) Image processing apparatus
US9043806B2 (en) Information processing device and task switching method
JP4373255B2 (ja) ダイレクトメモリアクセス制御装置および方法
JP5744206B2 (ja) 描画制御装置
US8880848B2 (en) Memory control and data processing using memory address generation based on differential addresses
US6948049B2 (en) Data processing system and control method
JP6294732B2 (ja) データ転送制御装置及びメモリ内蔵装置
JP2005182538A (ja) データ転送装置
JPWO2004077304A1 (ja) データ転送装置
JP6160317B2 (ja) 画像処理装置及びプログラム
JP4647578B2 (ja) レーダ信号処理装置
US7272680B2 (en) Method of transferring data between computer peripherals
JP2006330124A (ja) データ処理装置
CN118057343A (zh) 数据传输装置和方法
JP2006268487A (ja) エミュレーション装置及びエミュレーション方法、並びに、エミュレーションプログラム
JP2011030209A (ja) 画像処理装置
JP2004362176A (ja) 集積回路
JPH0612198A (ja) プリンター装置制御回路
JP2000298641A (ja) 情報処理装置およびそのデータ転送方法ならびにデータ転送制御プログラムを格納した記憶媒体
JPH04265767A (ja) 文字展開制御方式
JP2003177957A (ja) メモリ制御回路
JPH11119813A (ja) 制御装置
JP2001239707A (ja) プリンタ制御装置及びそのデータ転送方法
JPH10326250A (ja) Dma転送制御装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150428

R150 Certificate of patent or registration of utility model

Ref document number: 5744206

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250