JP5744206B2 - 描画制御装置 - Google Patents
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- 230000006870 function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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Description
例えば、特許文献1に開示されている情報処理装置は、転送されたパラメータと、以前に書き込まれ保持されていた同種類のパラメータとの比較を行い、更新されたか否かを判定し、更新されたパラメータのみ転送する技術を特徴としている。
実施の形態1.
図1は、本実施の形態による描画制御装置を示す構成図である。
図示の描画制御装置1は、描画制御部(描画制御手段)10、レジスタバス20、専用描画部(描画手段)30、共通描画部(描画手段)40を備えている。
図2はこの発明の実施の形態1による描画制御装置1の処理内容を示すフローチャートである。
描画制御装置1は、当該描画制御装置1を搭載しているシステムのCPU2から描画処理開始命令を受けることにより、動作を開始する。
描画制御部10は、CPUバス3から入力されたアドレスをデコードし、描画制御装置1内のいずれのブロックへのアクセスであるかを判定する(ステップST1)。この際、CPUバス3に対しては、以下のレジスタ更新の有無に関わらず、即座に応答を返すことで、CPU2に対して無駄なウェイトをかけないように制御する。
また、更新条件をさらに細かく制御する必要がある場合についても描画制御装置1は対応可能である。例えば、描画部(A)31の下にさらに描画部Cが存在するとし、描画部(A)31と描画部(B)32のいずれかと、描画部Cのビジー状態をチェックするような場合や、一部のレジスタの更新条件についてのみ特殊な条件を設定する、といった場合でも対応することが可能である。
なお、コマンドバッファ12がフルになった場合に限り、CPUバス3に対してウェイトをかける(ステップST8)。
また、図1の構成の場合、描画部(A)31、描画部(B)32の描画順序が入れ替わらない範囲で、これら描画部(A)31及び描画部(B)32を並列動作させることも可能である。
図4は、この発明の実施の形態2による描画制御装置1aを示す構成図である。
実施の形態1では、レジスタ設定情報をコマンドバッファ12に格納していたが、実施の形態2では、描画制御部10aからコマンドバッファ12を外し、ディスプレイリスト制御部50を追加する。レジスタ設定情報は、一旦ディスプレイリスト形式でフレームバッファ4(外部メモリ)上に格納し、ディスプレイリスト制御部50がデータを読み出して使用する。また、描画制御部10aとディスプレイリスト制御部50の間に第2のレジスタバス21を追加する。
描画制御部10aは、CPUバス3から入力されたアドレスをデコードし、描画制御装置1a内のいずれのブロックへのアクセスであるかを判定する(ステップST11)。次いで、専用描画部30、共通描画部40のビジー状態のチェックを行う(ステップST12)。このビジーチェックは実施の形態1におけるステップST2と同様である。チェックの結果、レジスタ更新可能な条件を満たす(ビジーでない)場合には、通常通りレジスタ更新を行う(ステップST16)。
Claims (6)
- 描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、前記コマンドバッファに格納したレジスタ設定情報に基づいて前記描画用レジスタの更新を行う描画制御手段とを備えた描画制御装置。 - 前記描画制御手段は、前記コマンドバッファに格納された前記レジスタ設定情報の読み出しとレジスタ更新を、前記レジスタ設定情報を送出するCPUからのアクセスとは独立に制御することを特徴とする請求項1記載の描画制御装置。
- 前記描画手段は、描画機能毎に分割された専用描画手段と、当該専用描画手段からのピクセルデータ入力を調停し、所定のピクセル演算を行ってフレームバッファに対するピクセルデータの書込を行う共通描画手段とを備えたことを特徴とする請求項1記載の描画制御装置。
- 描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をディスプレイリスト形式で保存し、ビジーが解除され、かつ、更新が必要であった場合は、前記ディスプレイリスト形式で保存したレジスタ設定情報に基づいて前記描画用バッファの更新を行う描画制御手段とを備えた描画制御装置。 - 前記ディスプレイリスト形式のレジスタ設定情報は外部メモリに保存され、かつ、当該保存されたディスプレイリストをデコードして前記描画制御手段に転送するディスプレイリスト制御手段を備えたことを特徴とする請求項4記載の描画制御装置。
- 描画制御装置をコンピュータ上に実現する描画制御プログラムであって、
描画用レジスタを有し、当該描画用レジスタのデータに基づいて図形の描画処理を行う描画手段と、
前記描画処理を行う図形に関するレジスタ設定情報を受け取った場合、前記描画手段がビジーであるか否かを判定し、ビジーであった場合は、前記描画用レジスタから読み出したデータと、前記レジスタ設定情報のデータとを比較して、更新が必要であった場合にのみ、当該レジスタ設定情報をコマンドバッファに格納し、ビジーが解除され、かつ、更新が必要であった場合は、前記コマンドバッファに格納したレジスタ設定情報に基づいて前記描画用レジスタの更新を行う描画制御手段としてコンピュータを機能させるための描画制御プログラム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2011/004584 WO2013024506A1 (ja) | 2011-08-15 | 2011-08-15 | 描画制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013024506A1 JPWO2013024506A1 (ja) | 2015-03-05 |
JP5744206B2 true JP5744206B2 (ja) | 2015-07-08 |
Family
ID=47714852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013528843A Active JP5744206B2 (ja) | 2011-08-15 | 2011-08-15 | 描画制御装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20140092123A1 (ja) |
JP (1) | JP5744206B2 (ja) |
KR (1) | KR101574406B1 (ja) |
CN (1) | CN103765478A (ja) |
DE (1) | DE112011105532T5 (ja) |
WO (1) | WO2013024506A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8988444B2 (en) * | 2011-12-16 | 2015-03-24 | Institute For Information Industry | System and method for configuring graphics register data and recording medium |
KR102214028B1 (ko) * | 2014-09-22 | 2021-02-09 | 삼성전자주식회사 | 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63298631A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | 情報処理装置 |
US5016191A (en) * | 1988-09-02 | 1991-05-14 | Tektronix, Inc. | Half toning pixel processor |
JPH02236657A (ja) * | 1989-03-10 | 1990-09-19 | Oki Electric Ind Co Ltd | 情報処理システム |
JP2755039B2 (ja) * | 1992-05-12 | 1998-05-20 | 日本電気株式会社 | レジスタ・アクセス制御方式 |
US5917505A (en) * | 1995-12-19 | 1999-06-29 | Cirrus Logic, Inc. | Method and apparatus for prefetching a next instruction using display list processing in a graphics processor |
US6166724A (en) * | 1998-10-05 | 2000-12-26 | Ati International Srl | Method and apparatus for sequencing palette updates in a video graphics system |
JP4086448B2 (ja) * | 2000-04-28 | 2008-05-14 | キヤノン株式会社 | 画像情報処理装置、画像情報処理方法、記憶媒体 |
JP3702814B2 (ja) * | 2001-07-12 | 2005-10-05 | 日本電気株式会社 | マルチスレッド実行方法及び並列プロセッサシステム |
JP2003030641A (ja) | 2001-07-19 | 2003-01-31 | Nec System Technologies Ltd | 描画装置とその並列描画方法、及び並列描画プログラム |
EP1583072A4 (en) * | 2003-04-15 | 2010-03-10 | Fujitsu Microelectronics Ltd | DRAWING DEVICE AND DISPLAY CONTROL UNIT |
JP2006085415A (ja) * | 2004-09-16 | 2006-03-30 | Ricoh Co Ltd | 画像処理装置および画像処理方法およびプログラムおよび記録媒体 |
US7944451B2 (en) * | 2007-07-31 | 2011-05-17 | Hewlett-Packard Development Company, L.P. | Providing pixels from an update buffer |
US8675000B2 (en) * | 2008-11-07 | 2014-03-18 | Google, Inc. | Command buffers for web-based graphics rendering |
-
2011
- 2011-08-15 WO PCT/JP2011/004584 patent/WO2013024506A1/ja active Application Filing
- 2011-08-15 US US14/123,641 patent/US20140092123A1/en not_active Abandoned
- 2011-08-15 KR KR1020137034717A patent/KR101574406B1/ko active IP Right Grant
- 2011-08-15 JP JP2013528843A patent/JP5744206B2/ja active Active
- 2011-08-15 CN CN201180072904.XA patent/CN103765478A/zh active Pending
- 2011-08-15 DE DE112011105532.3T patent/DE112011105532T5/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
DE112011105532T5 (de) | 2014-05-08 |
US20140092123A1 (en) | 2014-04-03 |
JPWO2013024506A1 (ja) | 2015-03-05 |
KR101574406B1 (ko) | 2015-12-03 |
KR20140019847A (ko) | 2014-02-17 |
CN103765478A (zh) | 2014-04-30 |
WO2013024506A1 (ja) | 2013-02-21 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150428 |
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R150 | Certificate of patent or registration of utility model |
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