KR101574406B1 - 묘화 제어 장치 - Google Patents

묘화 제어 장치 Download PDF

Info

Publication number
KR101574406B1
KR101574406B1 KR1020137034717A KR20137034717A KR101574406B1 KR 101574406 B1 KR101574406 B1 KR 101574406B1 KR 1020137034717 A KR1020137034717 A KR 1020137034717A KR 20137034717 A KR20137034717 A KR 20137034717A KR 101574406 B1 KR101574406 B1 KR 101574406B1
Authority
KR
South Korea
Prior art keywords
register
setting information
register setting
data
busy
Prior art date
Application number
KR1020137034717A
Other languages
English (en)
Other versions
KR20140019847A (ko
Inventor
마사키 하마다
요시유키 가토
아키라 도리이
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20140019847A publication Critical patent/KR20140019847A/ko
Application granted granted Critical
Publication of KR101574406B1 publication Critical patent/KR101574406B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T11/00—2D [Two Dimensional] image generation
    • G06T11/20—Drawing from basic elements, e.g. lines or circles
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/127—Updating a frame memory using a transfer of data from a source area to a destination area
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory

Abstract

묘화 제어부(10)는, 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 전용 묘화부(30) 또는 공통 묘화부(40)가 비지인지 여부를 판정하고, 비지인 경우는, 레지스터(31a, 32a) 또는 레지스터(40a)의 데이터와, 레지스터 설정 정보의 데이터를 비교한다. 비교의 결과, 갱신이 필요한 경우는, 레지스터 설정 정보를 커맨드 버퍼(12)에 저장한다. 비지가 해제된 경우는, 커맨드 버퍼(12)에 저장한 레지스터 설정 정보에 근거하여 레지스터(31a, 32a) 또는 레지스터(40a)의 갱신을 행한다.

Description

묘화 제어 장치{DRAWING CONTROL DEVICE}
본 발명은, 도형 묘화(描畵)를 행하기 위한 묘화부와, 묘화부에 대한 레지스터 설정의 제어를 행하기 위한 묘화 제어부를 구비한 묘화 제어 장치에 관한 것이다.
종래, CPU로부터 동작 제어 정보를 파라미터 설정하고, 설정된 정보에 근거하여 동작을 개시하는 정보 처리 장치에 있어서, 파라미터를 설정할 때의 대기 시간을 단축하고, 시스템 전체의 처리 성능을 향상시키고자 하는 시도가 이루어지고 있다.
예컨대, 특허 문헌 1에 개시되어 있는 정보 처리 장치는, 전송된 파라미터와, 이전에 기입되어 유지되어 있던 같은 종류의 파라미터의 비교를 행하여, 갱신되었는지 여부를 판정하고, 갱신된 파라미터만 전송하는 기술을 특징으로 하고 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 소 63-298631호 공보
종래의 정보 처리 장치는 이상과 같이 구성되어 있으므로, 갱신되지 않은 파라미터의 변환, 전송을 생략할 수 있는 효과가 있다. 하지만, 파라미터의 수가 증가하면, 디코드 회로가 복잡해지는 점, 주처리부가 동작 중인 레지스터 설정에 대해서는 고려되고 있지 않은 점 등의 과제가 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 파라미터의 수나 CPU로부터의 파라미터의 설정 순서에 상관없이, 묘화 비지(busy) 및 파라미터 설정 대기 시간을 단축하고, 묘화 성능을 향상시킬 수 있는 묘화 제어 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 묘화 제어 장치는, 묘화용 레지스터를 갖고, 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과, 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 묘화용 레지스터의 데이터와, 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 경우에만, 레지스터 설정 정보를 커맨드 버퍼에 저장하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 커맨드 버퍼에 저장한 레지스터 설정 정보에 근거하여 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단을 구비한 것이다.
본 발명에 따른 묘화 제어 장치는, 묘화 수단이 비지인 경우에 묘화용 레지스터의 데이터와 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 경우에만, 레지스터 설정 정보를 커맨드 버퍼에 저장하도록 한 것이다. 이것에 의해, 묘화 비지 및 파라미터 설정 대기 시간을 단축하고, 묘화 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시의 형태 1의 묘화 제어 장치의 구성도이다.
도 2는 본 발명의 실시의 형태 1의 묘화 제어 장치의 동작을 나타내는 플로차트이다.
도 3은 본 발명의 실시의 형태 1의 묘화 제어 장치의 레지스터 설정 커맨드의 포맷을 나타내는 설명도이다.
도 4는 본 발명의 실시의 형태 2의 묘화 제어 장치의 구성도이다.
도 5는 본 발명의 실시의 형태 2의 묘화 제어 장치의 동작을 나타내는 플로차트이다.
이하, 본 발명을 보다 상세히 설명하기 위해, 본 발명을 실시하기 위한 형태에 대하여, 첨부의 도면에 따라서 설명한다.
실시의 형태 1.
도 1은 본 실시의 형태에 의한 묘화 제어 장치를 나타내는 구성도이다.
도시의 묘화 제어 장치(1)는, 묘화 제어부(묘화 제어 수단)(10), 레지스터 버스(20), 전용 묘화부(묘화 수단)(30), 공통 묘화부(묘화 수단)(40)를 구비하고 있다.
묘화 제어부(10)는, CPU 버스(3)를 통하여, CPU(2)에서 묘화하는 도형의 좌표, 묘화색 등의 레지스터 설정 정보를 받는다. CPU(2)로부터는, 통상 어드레스, 리드ㆍ라이트 제어 신호, 바이트 컨트롤, 라이트 데이터 등이 CPU 버스(3)에서 입력되므로, 입력된 어드레스를 디코드하여, 레지스터 버스(20)를 통하여 대응하는 전용 묘화부(30)에 대하여 액세스를 행한다. 또한, 묘화 제어부(10)는 레지스터 버스(20)를 통하여 전용 묘화부(30) 또는 공통 묘화부(40)로부터 판독한 레지스터(31a, 32a) 또는 레지스터(40a)의 값과, 갱신하는 데이터의 비교를 행하기 위한 비교기(11)와, 비교 결과가 불일치가 된 경우에 레지스터 설정 정보를 보존하기 위한 커맨드 버퍼(12)를 갖는다.
전용 묘화부(30)는, 묘화 기능마다 분할된 구성(예컨대, 묘화부(A)(31)가 직사각형 묘화용, 묘화부(B)(32)가 원 묘화용)을 취하고, 각각이 레지스터(31a, 32a)를 구비하고, 묘화용 레지스터의 실체를 갖는다. 도 1에서는, 전용 묘화부(30)가, 묘화부(A)(31), 묘화부(B)(32)의 2개로 분할되어 있지만, 분할의 개수는 이것보다 많더라도 좋다. 전용 묘화부(30)는, 묘화 제어부(10)로부터의 레지스터 설정 정보를 바탕으로, 도형의 내부에 포함되는 픽셀 데이터를 생성하여 출력한다.
공통 묘화부(40)는, 레지스터(40a)를 구비하고, 묘화부(A)(31), 묘화부(B)(32) 동작시에 공통으로 사용하는 묘화용 레지스터의 실체를 갖고, 각 전용 묘화부로부터의 픽셀 데이터 입력을 조정하고, α블렌딩 등의 픽셀 연산을 행하여, 프레임 버퍼(4)에 대한 화소 데이터의 기입을 행한다. 도 1에서는, 프레임 버퍼(4)는, 묘화 제어 장치(1)의 외부로 하고 있지만, 묘화 제어 장치(1)에 내장하도록 하더라도 좋다.
도 1의 예에서는, 묘화 제어 장치(1)의 구성 요소인 묘화 제어부(10), 레지스터 버스(20), 전용 묘화부(30), 공통 묘화부(40)의 각각이 전용 하드웨어(예컨대, MPU(Micro Processing Unit)를 실장하고 있는 반도체 집적 회로 기판)로 구성되어 있는 것을 상정하고 있지만, 묘화 제어 장치(1)가 컴퓨터로 구성되는 경우(컴퓨터에는, 예컨대, 퍼스널컴퓨터 외에, 후술하는 묘화 프로그램을 실행하는 것이 가능한 휴대 전화, 휴대 정보 단말이나 카네비게이션 장치 등도 포함된다), 묘화 제어부(10), 레지스터 버스(20), 전용 묘화부(30), 공통 묘화부(40)의 처리 내용을 기술하고 있는 묘화 프로그램을 해당 컴퓨터의 메모리에 저장하고, 해당 컴퓨터의 CPU(Central Processing Unit)가 해당 메모리에 저장되어 있는 묘화 프로그램을 실행하도록 하더라도 좋다.
다음으로, 실시의 형태 1의 묘화 제어 장치의 동작에 대하여 설명한다.
도 2는 본 발명의 실시의 형태 1에 의한 묘화 제어 장치(1)의 처리 내용을 나타내는 플로차트이다.
묘화 제어 장치(1)는, 해당 묘화 제어 장치(1)를 탑재하고 있는 시스템의 CPU(2)로부터 묘화 처리 개시 명령을 받는 것에 의해, 동작을 개시한다.
묘화 제어부(10)는, CPU 버스(3)로부터 입력된 어드레스를 디코드하고, 묘화 제어 장치(1) 내의 어느 블록으로의 액세스인지를 판정한다(단계 ST1). 이때, CPU 버스(3)에 대해서는, 이하의 레지스터 갱신의 유무에 관계없이, 즉시 응답을 회신함으로써, CPU(2)에 대하여 불필요한 대기를 하지 않도록 제어한다.
계속하여, 전용 묘화부(30), 공통 묘화부(40)의 비지 상태의 체크를 행한다(단계 ST2). 또, 전용 묘화부(30)가 비지 상태인 경우란, 도형의 내부에 포함되는 픽셀 데이터를 생성하고 있는 도중의 상태이고, 공통 묘화부(40)가 비지 상태인 경우란, 프레임 버퍼(4)에 대하여 픽셀 데이터의 출력을 행하고 있는 상태이다. 단계 ST2에 있어서의 체크의 결과, 레지스터 갱신 가능한 조건을 만족시키는(비지가 아닌) 경우에는, 통상의 경우와 같이 레지스터 갱신을 행한다(단계 ST7).
여기서, 레지스터 갱신 가능한 조건이란, 예컨대, 대상 블록 및 대상 블록보다 상류에 접속되어 있는 블록이 비지가 아닌 경우로 할 수 있다. 도 1의 구성의 경우, 예컨대 공통 묘화부(40)를 대상 블록으로 한 경우, 묘화부(A)(31) 및 묘화부(B)(32)가 대상 블록보다 상류에 접속되어 있는 블록에 상당한다.
또한, 갱신 조건을 더 세세하게 제어할 필요가 있는 경우에 대해서도 묘화 제어 장치(1)는 대응 가능하다. 예컨대, 묘화부(A)(31)의 아래에 묘화부 C가 더 존재하는 것으로 하고, 묘화부(A)(31)와 묘화부(B)(32)의 어느 하나와, 묘화부 C의 비지 상태를 체크하는 것과 같은 경우나, 일부의 레지스터의 갱신 조건에 대해서만 특수한 조건을 설정하는 것과 같은 경우에도 대응하는 것이 가능하다.
한편, 단계 ST2에 있어서, 레지스터 갱신 가능한 조건을 만족시키지 않는(비지인) 경우, 레지스터 버스(20)를 통하여 레지스터 갱신 대상 블록의 레지스터 값을 판독하고, 갱신하는 데이터와 비교한다(단계 ST3). 비교 결과가 일치한 경우는, 레지스터 갱신을 생략할 수 있으므로, 다음에 CPU(2)로부터 설정되는 레지스터 설정의 대기의 상태로 이행한다. 비교 결과가 불일치한 경우, 묘화 제어부(10) 내의 커맨드 버퍼(12)가 풀인지 여부를 판정한다(단계 ST4). 판정의 결과, 풀이 아니면 커맨드 버퍼(12)에 레지스터 설정 정보를 보존한다(단계 ST5). 도 3은 커맨드 버퍼(12)에 보존하는 레지스터 설정 커맨드의 포맷의 일례이고, 32비트 단위로 데이터를 처리하고 있다. 레지스터 어드레스(adr)와, 기입 데이터(data[0]…data[n], 기입 데이터 수(n : 데이터 수-1))를 지정하고, 데이터가 복수 있는 경우(n>0), 기입되는 레지스터 어드레스는 인크리먼트된다. 또한, cmd는 레지스터 설정 커맨드를 나타내고 있다.
또, 커맨드 버퍼(12)가 풀이 된 경우에 한하여, CPU 버스(3)를 대기(wait)시킨다(단계 ST8).
묘화 제어부(10)는, 레지스터 갱신 가능한 조건이 만족되면(비지가 해제되면), 커맨드 버퍼(12)에 저장되어 있던 레지스터 설정 정보를 판독하고(단계 ST6), 대상 묘화 블록의 레지스터 갱신을 행한다(단계 ST7). 도 2의 점선 부분의 처리는, 레지스터 설정의 흐름과는 독립적으로 동작한다.
또, 묘화 제어 장치(1)의 성능을 최대한 발휘하기 위해서는, 비지 체크, 레지스터 데이터 판독, 비교의 일련의 처리는, CPU 버스(3)의 액세스 간격보다 짧은 사이클로 실행할 필요가 있다.
또한, 도 1의 구성의 경우, 묘화부(A)(31), 묘화부(B)(32)의 묘화 순서가 교대되지 않는 범위에서, 이들 묘화부(A)(31) 및 묘화부(B)(32)를 병렬 동작시키는 것도 가능하다.
이상에서 명백한 것과 같이, 본 실시의 형태 1에서는, 묘화 제어부(10)가, 레지스터 갱신 대상 블록의 판정을 각 블록의 비지 상태를 이용하여 행하고, 갱신이 필요한 레지스터 설정 정보만을 커맨드 버퍼(12)에 저장한 후, 적절한 타이밍에 묘화용 레지스터 설정을 행하므로, 묘화 제어부(10)의 동작 효율을 향상시킬 수 있다. 또한, 갱신이 필요한 레지스터 액세스만을 추출하여 커맨드 버퍼(12)에 저장하므로, 사전에 커맨드 버퍼(12)에 커맨드열을 저장하여 두는 것보다, 커맨드 버퍼(12)의 사이즈를 작게 억제할 수 있다.
이상 설명한 것과 같이, 실시의 형태 1의 묘화 제어 장치에 의하면, 묘화용 레지스터를 갖고, 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과, 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 묘화용 레지스터의 데이터와, 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 경우에만, 레지스터 설정 정보를 커맨드 버퍼에 저장하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 커맨드 버퍼에 저장한 레지스터 설정 정보에 근거하여 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단을 구비했으므로, 묘화 비지 및 파라미터 설정 대기 시간을 단축하고, 묘화 성능을 향상시킬 수 있다.
또한, 실시의 형태 1의 묘화 제어 장치에 의하면, 묘화 제어 수단은, 커맨드 버퍼에 저장된 레지스터 설정 정보의 판독과 레지스터 갱신을, 레지스터 설정 정보를 송출하는 CPU로부터의 액세스와는 독립적으로 제어하도록 했으므로, CPU에 대하여 불필요한 대기를 하게 하는 일이 없다.
또한, 실시의 형태 1의 묘화 제어 장치에 의하면, 묘화 제어 수단은, 묘화 기능마다 분할된 전용 묘화 수단과, 전용 묘화 수단으로부터의 픽셀 데이터 입력을 조정하고, 소정의 픽셀 연산을 행하여 프레임 버퍼에 대한 픽셀 데이터의 기입을 행하는 공통 묘화 수단을 구비했으므로, 전용 묘화 수단과 공통 묘화 수단을 구비한 묘화 제어 장치에 대해서도 적용할 수 있다.
또한, 실시의 형태 1의 묘화 제어 프로그램에 의하면, 묘화용 레지스터를 갖고, 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과, 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 묘화용 레지스터의 데이터와, 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 경우에만, 레지스터 설정 정보를 커맨드 버퍼에 저장하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 커맨드 버퍼에 저장한 레지스터 설정 정보에 근거하여 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단으로서 컴퓨터를 기능시키도록 했으므로, 묘화 비지 및 파라미터 설정 대기 시간을 단축하고, 묘화 성능을 향상시킬 수 있는 묘화 제어 장치를 컴퓨터에서 실현할 수 있다.
실시의 형태 2.
도 4는 본 발명의 실시의 형태 2에 의한 묘화 제어 장치(1a)를 나타내는 구성도이다.
실시의 형태 1에서는, 레지스터 설정 정보를 커맨드 버퍼(12)에 저장하고 있었지만, 실시의 형태 2에서는, 묘화 제어부(10a)로부터 커맨드 버퍼(12)를 제외하고, 디스플레이 리스트 제어부(50)를 추가한다. 레지스터 설정 정보는, 일단 디스플레이 리스트 형식으로 프레임 버퍼(4)(외부 메모리)에 저장하고, 디스플레이 리스트 제어부(50)가 데이터를 판독하여 사용한다. 또한, 묘화 제어부(10a)와 디스플레이 리스트 제어부(50)의 사이에 제 2 레지스터 버스(21)를 추가한다.
디스플레이 리스트 제어부(50)는, 레지스터(50a)를 갖고, 묘화 제어부(10a)로부터의 기동 명령에 의해, 프레임 버퍼(4)로부터 순차적으로 디스플레이 리스트를 판독하고, 커맨드를 디코드한다. 디스플레이 리스트의 형식은, 도 3에 나타낸 레지스터 라이트 커맨드나, 디스플레이 리스트의 다른 어드레스에 대한 점프 커맨드, 서브루틴 커맨드 등으로 구성하는 것이 바람직하다.
또, 실시의 형태 2에서는, 각각의 구성 요소가 전용 하드웨어로 구성되어 있는 것을 상정하고 있지만, 실시의 형태 1과 마찬가지로, 묘화 제어 장치(1a)가 컴퓨터로 구성되는 경우, 묘화 제어부(10a), 레지스터 버스(20), 제 2 레지스터 버스(21), 전용 묘화부(30), 공통 묘화부(40), 디스플레이 리스트 제어부(50)의 처리 내용을 기술하고 있는 묘화 프로그램을 컴퓨터의 메모리에 저장하고, CPU에 의해 실행하도록 하더라도 좋다.
도 5는 본 발명의 실시의 형태 2에 의한 묘화 제어 장치(1a)의 처리 내용을 나타내는 플로차트이다.
묘화 제어부(10a)는, CPU 버스(3)로부터 입력된 어드레스를 디코드하고, 묘화 제어 장치(1a) 내의 어느 블록으로의 액세스인지를 판정한다(단계 ST11). 계속하여, 전용 묘화부(30), 공통 묘화부(40)의 비지 상태의 체크를 행한다(단계 ST12). 이 비지 체크는 실시의 형태 1에 있어서의 단계 ST2와 같다. 체크의 결과, 레지스터 갱신 가능한 조건을 만족시키는 (비지가 아닌) 경우에는, 통상의 경우와 같이 레지스터 갱신을 행한다(단계 ST16).
한편, 단계 ST12에 있어서, 레지스터 갱신 가능한 조건을 만족시키지 않는 경우, 레지스터 버스(20)를 통하여 레지스터 갱신 대상 블록의 레지스터 값을 판독하고, 갱신하는 데이터와 비교한다(단계 ST13). 비교 결과가 일치한 경우는, 레지스터 갱신을 생략할 수 있으므로, 다음에 CPU(2)로부터 설정되는 레지스터 설정의 대기의 상태로 이행한다. 비교 결과가 불일치한 경우, 프레임 버퍼(4)(외부 메모리)에 레지스터 설정 정보를 보존한다(단계 ST14). 그 후, 비지 상태가 해제되면, 묘화 제어부(10a)는, 디스플레이 리스트의 선두 어드레스를 지정하여, 디스플레이 리스트 제어부(50)를 기동한다(단계 ST15).
디스플레이 리스트 제어부(50)는, 프레임 버퍼(4)로부터 레지스터 설정 정보를 판독하고, 제 2 레지스터 버스(21)를 통하여, 묘화 제어부(10a)에 레지스터 설정 어드레스, 라이트 데이터 등을 출력한다. 묘화 제어부(10a)는, CPU(2)로부터의 액세스와 디스플레이 리스트 제어부(50)로부터의 액세스를 조정하고, 대상 묘화 블록의 레지스터 갱신을 행한다.
이상에서 명백한 것과 같이, 실시의 형태 2에서는, 묘화 제어부(10a) 내에 커맨드 버퍼가 불필요하게 되어 회로 규모를 삭감할 수 있다. 또한, 갱신이 필요한 레지스터 액세스만을 추출하므로, 사전에 디스플레이 리스트를 생성하여 두는 것보다, 디스플레이 리스트 사이즈를 작게 억제할 수 있다.
이상 설명한 것과 같이, 실시의 형태 2의 묘화 제어 장치에 의하면, 묘화용 레지스터를 갖고, 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과, 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 묘화용 레지스터의 데이터와, 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 경우에만, 레지스터 설정 정보를 디스플레이 리스트 형식으로 보존하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 디스플레이 리스트 형식으로 보존한 레지스터 설정 정보에 근거하여 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단을 구비했으므로, 묘화 비지 및 파라미터 설정 대기 시간을 단축하고, 묘화 성능을 향상시킬 수 있다.
또한, 실시의 형태 2의 묘화 제어 장치에 의하면, 디스플레이 리스트 형식의 레지스터 설정 정보는 외부 메모리에 보존되고, 또한, 보존된 디스플레이 리스트를 디코드하여 묘화 제어 수단에 전송하는 디스플레이 리스트 제어 수단을 구비했으므로, 사전에 디스플레이 리스트를 생성하여 두는 것보다, 디스플레이 리스트 사이즈를 작게 억제할 수 있다.
또, 본원 발명은 그 발명의 범위 내에 있어서, 각 실시의 형태의 자유로운 조합, 혹은 각 실시의 형태의 임의의 구성 요소의 변형, 또는 각 실시의 형태에 있어서 임의의 구성 요소의 생략이 가능하다.
(산업상이용가능성)
이상과 같이, 본 발명에 따른 묘화 제어 장치는, 묘화하는 도형의 좌표, 묘화색 등의 레지스터 설정 정보를 받고, 이 레지스터 설정 정보에 근거하여 도형의 묘화 처리를 행하는 구성에 관한 것이고, 민생ㆍ산업 기기용 제어 패널 등에 이용하기에 적합하다.
1, 1a : 묘화 제어 장치 2 : CPU
3 : CPU 버스 4 : 프레임 버퍼
10, 10a : 묘화 제어부 11 : 비교기
12 : 커맨드 버퍼 20 : 레지스터 버스
21 : 제 2 레지스터 버스 30 : 전용 묘화부
31 : 묘화부(A) 32 : 묘화부(B)
31a, 32a, 40a, 50a : 레지스터 40 : 공통 묘화부
50 : 디스플레이 리스트 제어부

Claims (6)

  1. 묘화용 레지스터를 갖고, 해당 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과,
    상기 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 상기 묘화 수단이 비지(busy)인지 여부를 판정하고, 비지인 경우는, 상기 묘화용 레지스터의 데이터와, 상기 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 레지스터 설정 정보를 커맨드 버퍼에 저장하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 상기 커맨드 버퍼에 저장한 레지스터 설정 정보에 근거하여 상기 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단
    을 구비한 묘화 제어 장치.
  2. 제 1 항에 있어서,
    묘화 제어 수단은, 커맨드 버퍼에 저장된 레지스터 설정 정보의 판독과 레지스터 갱신을, 상기 레지스터 설정 정보를 송출하는 CPU로부터의 액세스와는 독립적으로 제어하는 것을 특징으로 하는 묘화 제어 장치.
  3. 제 1 항에 있어서,
    묘화 제어 수단은, 묘화 기능마다 분할된 전용 묘화 수단과, 해당 전용 묘화 수단으로부터의 픽셀 데이터 입력을 조정하고, 소정의 픽셀 연산을 행하여 프레임 버퍼에 대한 픽셀 데이터의 기입을 행하는 공통 묘화 수단을 구비한 것을 특징으로 하는 묘화 제어 장치.
  4. 묘화용 레지스터를 갖고, 해당 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과,
    상기 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 상기 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 상기 묘화용 레지스터의 데이터와, 상기 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 레지스터 설정 정보를 디스플레이 리스트 형식으로 보존하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 상기 디스플레이 리스트 형식으로 보존한 레지스터 설정 정보에 근거하여 상기 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단
    을 구비한 묘화 제어 장치.
  5. 제 4 항에 있어서,
    디스플레이 리스트 형식의 레지스터 설정 정보는 외부 메모리에 보존되고, 또한, 해당 보존된 디스플레이 리스트를 디코드하여 묘화 제어 수단에 전송하는 디스플레이 리스트 제어 수단을 구비한 것을 특징으로 하는 묘화 제어 장치.
  6. 묘화 제어 장치를 컴퓨터상에 실현하는 묘화 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체로서,
    묘화용 레지스터를 갖고, 해당 묘화용 레지스터의 데이터에 근거하여 도형의 묘화 처리를 행하는 묘화 수단과,
    상기 묘화 처리를 행하는 도형에 관한 레지스터 설정 정보를 수취한 경우, 상기 묘화 수단이 비지인지 여부를 판정하고, 비지인 경우는, 상기 묘화용 레지스터의 데이터와, 상기 레지스터 설정 정보의 데이터를 비교하여, 갱신이 필요한 레지스터 설정 정보를 커맨드 버퍼에 저장하고, 비지가 해제되고, 또한, 갱신이 필요한 경우는, 상기 커맨드 버퍼에 저장한 레지스터 설정 정보에 근거하여 상기 묘화용 레지스터의 갱신을 행하는 묘화 제어 수단
    으로서 컴퓨터를 기능시키기 위한 묘화 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
KR1020137034717A 2011-08-15 2011-08-15 묘화 제어 장치 KR101574406B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/004584 WO2013024506A1 (ja) 2011-08-15 2011-08-15 描画制御装置

Publications (2)

Publication Number Publication Date
KR20140019847A KR20140019847A (ko) 2014-02-17
KR101574406B1 true KR101574406B1 (ko) 2015-12-03

Family

ID=47714852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137034717A KR101574406B1 (ko) 2011-08-15 2011-08-15 묘화 제어 장치

Country Status (6)

Country Link
US (1) US20140092123A1 (ko)
JP (1) JP5744206B2 (ko)
KR (1) KR101574406B1 (ko)
CN (1) CN103765478A (ko)
DE (1) DE112011105532T5 (ko)
WO (1) WO2013024506A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988444B2 (en) * 2011-12-16 2015-03-24 Institute For Information Industry System and method for configuring graphics register data and recording medium
KR102214028B1 (ko) 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312734A (ja) 2000-04-28 2001-11-09 Canon Inc 画像情報処理装置、画像情報処理方法、記憶媒体
JP2003030641A (ja) 2001-07-19 2003-01-31 Nec System Technologies Ltd 描画装置とその並列描画方法、及び並列描画プログラム
JP2006085415A (ja) 2004-09-16 2006-03-30 Ricoh Co Ltd 画像処理装置および画像処理方法およびプログラムおよび記録媒体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63298631A (ja) * 1987-05-29 1988-12-06 Nec Corp 情報処理装置
US5016191A (en) * 1988-09-02 1991-05-14 Tektronix, Inc. Half toning pixel processor
JPH02236657A (ja) * 1989-03-10 1990-09-19 Oki Electric Ind Co Ltd 情報処理システム
JP2755039B2 (ja) * 1992-05-12 1998-05-20 日本電気株式会社 レジスタ・アクセス制御方式
US5917505A (en) * 1995-12-19 1999-06-29 Cirrus Logic, Inc. Method and apparatus for prefetching a next instruction using display list processing in a graphics processor
US6166724A (en) * 1998-10-05 2000-12-26 Ati International Srl Method and apparatus for sequencing palette updates in a video graphics system
JP3702814B2 (ja) * 2001-07-12 2005-10-05 日本電気株式会社 マルチスレッド実行方法及び並列プロセッサシステム
JP4268142B2 (ja) * 2003-04-15 2009-05-27 富士通マイクロエレクトロニクス株式会社 描画装置
US7944451B2 (en) * 2007-07-31 2011-05-17 Hewlett-Packard Development Company, L.P. Providing pixels from an update buffer
US8675000B2 (en) * 2008-11-07 2014-03-18 Google, Inc. Command buffers for web-based graphics rendering

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001312734A (ja) 2000-04-28 2001-11-09 Canon Inc 画像情報処理装置、画像情報処理方法、記憶媒体
JP2003030641A (ja) 2001-07-19 2003-01-31 Nec System Technologies Ltd 描画装置とその並列描画方法、及び並列描画プログラム
JP2006085415A (ja) 2004-09-16 2006-03-30 Ricoh Co Ltd 画像処理装置および画像処理方法およびプログラムおよび記録媒体

Also Published As

Publication number Publication date
KR20140019847A (ko) 2014-02-17
CN103765478A (zh) 2014-04-30
WO2013024506A1 (ja) 2013-02-21
DE112011105532T5 (de) 2014-05-08
JP5744206B2 (ja) 2015-07-08
JPWO2013024506A1 (ja) 2015-03-05
US20140092123A1 (en) 2014-04-03

Similar Documents

Publication Publication Date Title
CN109634883B (zh) 主从式系统、指令执行方法与数据存取方法
JP5292978B2 (ja) 制御装置、情報処理装置、及びメモリモジュール認識方法
US9043806B2 (en) Information processing device and task switching method
CN111208933B (zh) 数据访问的方法、装置、设备和存储介质
US8082429B2 (en) Information processing apparatus and exception control circuit
KR101574406B1 (ko) 묘화 제어 장치
JP2005275538A (ja) ダイレクトメモリアクセス制御装置および方法
US20100153622A1 (en) Data Access Controller and Data Accessing Method
JP2000276370A (ja) マイクロコンピュータ、電子機器及びエミュレーション方法
US9811149B2 (en) Information processing apparatus, non-transitory computer readable medium, and information processing method
JP4471947B2 (ja) データ処理装置及びデータ処理方法
JP2008293076A (ja) エラー判定プログラム、エラー判定方法、及び、電子機器
EP2194458A2 (en) Request processing device, request processing system, and access testing method
US8117427B2 (en) Motherboard, storage device and controller thereof, and booting method
KR20150116720A (ko) 메모리 시스템 및 이를 포함하는 전자 장치
CN110362526B (zh) Spi从机设备、存储和适配方法及计算机存储介质
KR20070032573A (ko) 하드 디스크 드라이브의 플래쉬 메모리를 메인 ＆비디오메모리로 사용 할 수 있는 컴퓨터
JP2007528050A (ja) メモリ・マップされないデバイス・メモリへの直接アクセス方法及びシステム
JP2005235199A (ja) Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置
EP4293505A1 (en) Instruction retirement unit, instruction execution unit, processing unit, cumputing device, and instruction processing method
EP4293502A1 (en) Processing unit, computing device and instruction processing method
US8495278B2 (en) Controller which controls operation of nonvolatile semiconductor memory and semiconductor memory device including nonvolatile semiconductor memory and controller therefore
JP2006330124A (ja) データ処理装置
EP3462322A1 (en) Semiconductor device and memory access method
JP2006268487A (ja) エミュレーション装置及びエミュレーション方法、並びに、エミュレーションプログラム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191120

Year of fee payment: 5