JP2005235199A - Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置 - Google Patents

Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置 Download PDF

Info

Publication number
JP2005235199A
JP2005235199A JP2005032763A JP2005032763A JP2005235199A JP 2005235199 A JP2005235199 A JP 2005235199A JP 2005032763 A JP2005032763 A JP 2005032763A JP 2005032763 A JP2005032763 A JP 2005032763A JP 2005235199 A JP2005235199 A JP 2005235199A
Authority
JP
Japan
Prior art keywords
fifo
memory addresses
cpu
memory
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005032763A
Other languages
English (en)
Inventor
Ricardo Te Lim
テ リム リカード
Tatiana P Kadantseva
パブロブナ カダントセバ タティアナ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of JP2005235199A publication Critical patent/JP2005235199A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

【課題】ＣＰＵとＦＩＦＯとの間のバーストモードデータ転送のための方法及び装置
【解決手段】ＣＰＵとＦＩＦＯとの間のバーストモードデータ転送のための方法及び装置。ＣＰＵは複数のメモリアドレスを定義するバーストモードメモリアクセスを実行する。複数のメモリアドレスは、複数のメモリアドレスの各々について同一の出力を生成するように復号化される。出力を用いて、複数の各メモリアドレスごとに、ＦＩＦＯを繰り返しアクセスする。
【選択図】 図７Ｂ

Description

本発明は、ＣＰＵとＦＩＦＯ（先入れ先出し）メモリとの間のバーストモードデータ転送のための方法及び装置に関する。
ＦＩＦＯメモリは、データの転送を容易にするために、ＣＰＵと周辺装置間とのバッファとして使用されることが多い。例えば、携帯電話にはＦＩＦＯを介して周辺装置のカメラとインタフェースをとるようになっているＣＰＵが含まれている。別の例は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）におけるＦＩＦＯメモリの使用である。ＵＡＲＴは、シリアル通信に対応できるようになっている周辺装置とＣＰＵに接続されたパラレルバスとの間でインタフェースをとる。ＦＩＦＯメモリは普通、単一メモリアドレスによってのみアクセス可能である。
ＣＰＵには一般に、対応するメモリ空間とメモリ空間との間でデータを転送するための「バースト」モード命令が備わっている。例えば、商品名"ARM"で知られているプロセッサは、一つの連続したメモリ空間からもう一つのメモリ空間にデータブロックを効率よく転送する「リード・マルチプル」命令及び「ライト・マルチプル」命令に対応できるようになっている。具体的には、ARMプロセッサの「リード・マルチプル」命令は、連続したメモリ空間から３２バイトのデータの読み出し、その３２バイトデータを単一フェッチ命令で内部レジスタに格納することができる。同様に、「ライト・マルチプル」命令は、単一フェッチ命令で、３２バイトのデータを内部レジスタから連続したメモリ空間に書き込むことができる。そうしたバーストモード機能がなければ、このプロセッサは命令フェッチごとに４バイトしか読み書きできず、アドレスレジスタのコンテンツを毎回インクリメントしなければならない。その上、リード・マルチプル命令またはライト・マルチプル命令をソフトウェアでインプリメントするにはループの実行が欠かせないので、さらに処理オーバーヘッドが増える。
米国特許第6,557,053号明細書
バーストモード命令「リード・マルチプル」及び「ライト・マルチプル」は、従って、普通は必要になる多数のクロックサイクルを節約することによって、ＣＰＵがはるかに効率よく機能できるようにする。しかしながら、バーストモード命令は、対話の対象となるシーケンシャルアドレスで識別される連続したメモリブロックを必要とするので、単一アドレスで識別されるＦＩＦＯではうまくいかない。ついては、ＣＰＵとＦＩＦＯとの間のバーストモードデータ転送のための方法及び装置が求められている。
ＣＰＵとＦＩＦＯと間のバーストモードデータ転送のための好適な方法及び装置を提供する。ＣＰＵは、複数のメモリアドレスを定義するバーストモードメモリアクセス命令を実行する。複数のメモリアドレスは、複数のメモリアドレスの各々について同一の出力を生成するように復号化される。ＦＩＦＯは、複数の各メモリアドレスごとに、出力を使って繰り返しアクセスされる。複数のアドレスはバスに順次乗せられる一方、復号化のためにバスから順次受け取られるのが好ましい。
以下、本発明の実施形態を図面に基づいて説明する。
図１に、模式的コンピュータシステム１０を示す。コンピュータシステム１０は、携帯電話、パーソナルデジタルアシスタント、ページャ、パーソナルコンピュータ、又はその他の同じようなシステムで構わない。システム１０にはＣＰＵ１２及びメモリ１４が含まれている。ＣＰＵ１２はバス１６でメモリ１４とインタフェースをとり、他のコンピュータ、デバイス、周辺装置はバスに接続されていて構わない。特に、周辺装置１８は、少なくとも１つのＦＩＦＯメモリを含んでいる回路２０を介してバスに接続されている。バス１６は、制御バス３０及びアドレス／データバス３２（図２に表示）からなる。
より具体的に言えば、本発明の模式的文脈として、回路２０は、例えば、リードＦＩＦＯＲＸ（２２）及びライトＦＩＦＯＴＸ（２４）といった２つのＦＩＦＯを含んだＵＡＲＴでいい。しかしながら、単一ＦＩＦＯを読み書き両方に使用しても構わないことを理解するだろう。２つのＦＩＦＯがあるから、回路２０は、例えば、ＦＩＦＯＲＸ（２２）を制御するための読み取り制御回路２６及びＦＩＦＯＴＸ（２４）を制御するための書き込み制御回路２８といったように、各ＦＩＦＯを制御する別々の制御回路を有しているのが好ましい。しかしながら、両方の機能を組み入れた単一制御回路を使用することもできることを理解するだろう。
読み取り制御回路の出力はREAD信号４２で、READ信号４２はアクティブのときＦＩＦＯＲＸ（２２）に４バイトをバス１６に対して出力させる。同様に、書き込み制御回路２８はWRITE信号４３をＦＩＦＯＴＸ（２４）に出力してＦＩＦＯＴＸにバス１６から４バイトをサンプリングさせるようにする。
図２に、図１のＵＡＲＴを部分的に示すブロック図である。メモリ転送を実行するために、ＣＰＵ１２は概してバス１６でアドレス信号及び制御信号を発する。具体的には、制御信号は制御バス３０で運ばれるが、アドレス及びデータはアドレス／データバス３２で運ばれる。この例における制御信号は、アドレスイネーブル３０ａ、リードイネーブル３０ｂ、及びライトイネーブル３０ｃからなる。ＣＰＵは、メモリ１４とＦＩＦＯ２２及び２４との間、ＣＰＵの中の内部メモリレジスタとＦＩＦＯとの間、もしくはＦＩＦＯとバスに接続された任意の他のデバイス又はメモリとの間のメモリ転送を指図することができる。
図３において、模式的タイミング図はＣＰＵ１２が実行する典型的なREAD命令のアドレスサイクル３４及びデータサイクル＃１（３６）を部分的に示している。（ADDRESS ENABLE #(30a)信号及びREAD ENABLE #(30b)信号はアクティブ・ローである。）READ命令は単一メモリアドレス"SA"を定義する。最初、READ Enable #はハイで、ＣＰＵはメモリアドレス"SA"をアドレス／データバス３２に乗せる。続いて、ADDRESS ENABLE#信号がローからハイに遷移し、それによりメモリアドレス"SA"が読み取り制御回路２６の中にラッチされる。これでアドレスサイクル３４が完了する。
メモリアドレス"SA"は読み取り制御回路２６によって復号化され、ＦＩＦＯＲＸ（２２）のための読み取りアドレスレジスタ（未表示）のアドレスとマッチしていれば、読み取り制御回路２６はＦＩＦＯＲＸ２２に格納していたデータ"RD"をバス３２に乗せさせるようにする。データサイクル３６中、ADDRESS ENABLE #はハイで、READ ENABLE #がローからハイに遷移すると、ＣＰＵがバス３２からデータ"RD"をサンプリングする。
WRITE命令の場合は、ＦＩＦＯＴＸ（２４）の書き込みアドレスレジスタ（未表示）を用いて、同じ操作原理を逆に適用する。
よく知られているようにソフトウェアループを採用することによってＣＰＵのREAD及びWRITE命令を用いて擬似「バーストモード」を発生させることができる。しかしながら、ＣＰＵ１２はハードウェアのバーストメモリアクセス命令もサポートしている。本書で説明しているシステムは、例えば、ARM7TDMIなど、ARMプロセッサ用の命令を有していると仮定しているが、同じような機能を有する任意の他のプロセッサを使用しても構わないことを理解するだろう。模式的ARM7TDMI CPUは、３２バイトのデータを連続した指定メモリロケーションからバーストで読み出して内部レジスタに格納する「リード・マルチプル」命令を出すと共に、対応した３２バイトのデータをバーストでＣＰＵの内部レジスタから指定された連続メモリロケーションに書き込む「ライト・マルチプル」命令を出す。バーストモード命令はＣＰＵの内部にあるレジスタを採用するのが好ましいが、しかるべき時間枠内にＣＰＵがアクセスできるならば、本発明の原理から逸脱することなく、ＣＰＵの外にあるレジスタを採用しても構わない。
ＣＰＵからメモリへのバーストモード転送においては、最低限の処理オーバーヘッドで、複数のメモリロケーションをそれぞれアクセスできるように或る範囲の複数のアドレスを提供するために、メモリアドレスをハードウェアでインクリメントする。ARMプロセッサの場合と同様に、バーストモード命令は、普通は１のステップで単調にメモリアドレスをインクリメントし、このメモリアドレスのインクリメントはメモリ空間のブロックを画定する連続したメモリローケーションに対応するが、これは不可欠なことではない。これらの命令を用いると、図３に表示したバスのタイミングは同じに見えるけれども、ＣＰＵ１２はもっと効率よく動作する。しかしながら、先に述べたように、ＦＩＦＯが単一アドレスで識別されるので、バーストモード命令はＦＩＦＯのアドレス指定には使用できない。
本発明によれば、ＣＰＵはバーストモードでリードＦＩＦＯＲＸ（２２）及びライトＦＩＦＯＴＸ（１２４）をアクセスし、これにおいては所定の複数アドレスの集合を用いてＦＩＦＯを繰り返しアクセスする。図４に示すのは、図１の回路２０に対応する回路４１である。回路４１は、ＦＩＦＯＲＸ（２２）を制御するための本発明の読み取り制御回路４６と、ＦＩＦＯＴＸ（２４）を制御するための本発明の書き込み制御回路４８を含んでいる。図２に図１の回路２０を部分的に表示したと同様に、図５に図４の回路４１を部分的に示した。
図５に、入力として上述の図３に示した信号が供給されるとして読み取り制御回路４６を表示している。読み取り制御回路４６の出力はREAD信号４２であり、READ信号４２はアクティブならばＦＩＦＯＲＸ（２２）に４バイトをバス１６に対して出力させる。同様に、書き込み制御回路４８（図４に表示、図５では省略）には、WRITE信号４３を受け取った結果、ＦＩＦＯＴＸ（２４）に４バイトをバス１６からサンプリングさせるための同一の信号が供給される。
図６に、図５の読み取り制御回路４６をより詳細に示している。回路４６は、制御バス３０から制御信号を受け取ると、アドレス／データバス３２から受け取ったアドレスビットをラッチする。アドレス又はデータの各ビットはＤフリップフロップ（D1...DN）をトリッガするそれぞれの立ち上がりエッジでラッチされ、フリップフロップの出力はデコーダ４４で復号化される。デコーダ４４はアドレスが所定のアドレス範囲内にあるといつでもREAD信号４２をアサートする。デコーダ４４を組合せ論理でインプリメントして構わない。READデコーダは、アドレスが下位アドレスと上位アドレスとの間で増分変化するとREAD信号をアサートする一方、アドレスが他の値を有しているとREAD信号をデアサートするようになっているのが好ましい。書き込み制御回路４８についても同じインプリメンテーションを用いることができる。その場合、デコーダはWRITE信号をアサートして、先に示したように、ＦＩＦＯＴＸ（２４）に書き込まれるようにする。
発明はＣＰＵオーバーヘッドの著しい節約を可能にする。図７Ａに示すのは、メモリからＦＩＦＯに３２バイトを転送するための従来方法のタイミング図である。模式的ARM CPUは一度に４バイトのデータを読み書きすることができる。図を簡単にするために、命令フェッチ、メモリ読み出し、及びＦＩＦＯ書き込みは全て１クロックサイクルしか要らないと仮定している。
セットアップのステップ３９において、第１ソースアドレス及びＦＩＦＯ宛先アドレスを確立するのに先ず４クロックサイクルが必要である。それから、次の動作の結果、すなわち、（１）「リード・メモリ」命令をフェッチ（クロックサイクルC1）、（２）メモリから４バイト読み出す（クロックサイクルC2）、（３）「ライトＦＩＦＯ」命令をフェッチ（クロックサイクルC3）、（４）ＦＩＦＯに４バイト書き込む（クロックサイクルC4）、（５）「インクリメント・ソースアドレス」命令をフェッチ（クロックサイクルC5）、（６）ソースアドレスをインクリメントする（クロックサイクルC6）、（７）「チェック・アドレス」命令をフェッチ（クロックサイクルC7）、及び（８）アドレスをチェックして３２バイトが転送されたかどうか判定する（クロックサイクルC8）といった動作の結果、４バイトデータの連続ブロックを転送するのに８クロックサイクルが必要である。したがって、３２バイトを転送するには、４＋（Ｎ×８）＝６８クロックサイクルが必要である（ここで、Ｎ＝３２÷４＝８）。
３２バイトを転送するために従来方法で必要な６８クロックサイクルは、図７Ｂに示すようにわずか２２クロックサイクルに減る。前と同じようにソース及び宛先アドレスを確立するために最初に４クロックサイクルは必要である（ステップ３９）。しかしながら、メモリから３２バイト読み出すには、８ブロック（CM2-9）を読み出すための８リードサイクルが後に続く命令"Read Multiple"（CM1）のための一回の命令フェッチと、８ブロック（CM11-18）を書き込むための８ライトサイクルが後に続く命令"Write Multiple"（CM10）のための一回の命令フェッチとだけしか要らない。各ブロックは４バイトのデータを有する。したがって、ＣＰＵ時間が２/３（三分の二）以上減る。容易に分かるように、ＦＩＦＯから３２バイトのデータを転送する場合にも同じような結果を得る。
上述の機能性をいろいろな異なる手段によってハードウェアで実現できることを当業者ならばすぐに理解するだろう。さらに、本発明の方法及び装置はハードウェアまたはソフトウェアで、もしくはその両方で実現することができるし、発明の一つ以上の方法を実行するために機械が実行可能な一つ以上の命令プログラムを実装した機械可読媒体を提供してもいい。さらに、ＦＩＦＯとＲＡＭとの間の効率のよい転送のための方法及び装置を具体的に表示すると共に好適な例として説明してきたが、こうしたすでに述べた構成及び方法のほかに、発明の原理から逸脱することなく、他の構成及び方法を活用できることを認識するべきである。
本明細書で使用した用語や表現は説明のためであって限定のためではない。また、そうした用語や表現の使用によって、表示及び説明した構成と同等のものを又はその一部を除外するつもりはない。発明の範囲は以下の請求項によってのみ定義及び限定されるものと考える。
ＣＰＵ、メモリ、及びリードＦＩＦＯ及びライトＦＩＦＯを有する先行技術のＵＡＲＴを採用した先行技術のメモリシステムのブロック図。 ＦＩＦＯとインタフェースをとるための先行技術の読み取り制御回路を表示している、図１のＵＡＲＴの部分的ブロック図。 図１のリードＦＩＦＯからデータを読み取るための単純なアドレス及びデータサイクルを例証したタイミング図。 ＣＰＵ、メモリ、及びリードＦＩＦＯ及びライトＦＩＦＯを有する本発明のＵＡＲＴを採用したメモリシステムのブロック図。 図４のリードＦＩＦＯ及びＵＡＲＴと使用するための本発明の読み取り制御モジュールを表示している、図４のＵＡＲＴの部分的ブロック図。 図５の読み取り制御モジュールをより詳細に表示したブロック図。 ３２バイトデータをＦＩＦＯに転送する従来方法のタイミング図。 ３２バイトデータをＦＩＦＯに転送する本発明の方法のタイミング図。
符号の説明
１０・・・コンピュータシステム
１２・・・ＣＰＵ
１４・・・メモリ
１６・・・バス
１８・・・周辺装置
２０・・・回路
３０・・・制御バス
３２・・・アドレス／データバス
２２・・・リードＦＩＦＯＲＸ
２４・・・ライトＦＩＦＯＴＸ
２６・・・読み取り制御回路
２８・・・書き込み制御回路
４２・・・READ信号
４３・・・WRITE信号
３０ａ・・・アドレスイネーブル
３０ｂ・・・リードイネーブル
３０ｃ・・・ライトイネーブル
３４・・・アドレスサイクル
３６・・・データサイクル＃１
４６・・・読み取り制御回路
４４・・・デコーダ
４８・・・書き込み制御回路

Claims (16)

  1. ＣＰＵとＦＩＦＯとの間のバーストモードデータ転送のための方法であって、ＣＰＵは複数のメモリアドレスを定義するバーストモードメモリアクセス命令を実行するようになっており、
    複数のメモリアドレス各々について同一の出力を生成するように複数のメモリアドレスを復号化するステップと、
    前記出力を用いて、複数の各アドレスごとに、ＦＩＦＯを繰り返しアクセスするステップと、
    を有する方法。
  2. 複数のメモリアドレスを順次バスに乗せ、前記復号化のステップのためにバスから複数のメモリアドレスを順次読み出すステップをさらに有する、請求項１に記載の方法。
  3. 前記アクセスのステップはリードアクセスである、請求項１に記載の方法。
  4. 前記アクセスのステップはライトアクセスである、請求項１に記載の方法。
  5. ＣＰＵによるバーストモードデータ転送のための装置であって、ＣＰＵは複数のメモリアドレスを定義するバーストモードメモリアクセス命令を実行するようになっており、
    ＦＩＦＯと、
    デコーダとを有し、当該デコーダは複数のメモリアドレスを受け取り、当該複数のメモリアドレスの各々について同一の出力を生成するように複数のメモリアドレスを復号化し、前記ＦＩＦＯをアクセスするために当該出力を前記ＦＩＦＯに供給するようになっている、装置。
  6. ＣＰＵ及び前記デコーダはバスに接続され、前記デコーダはバスから複数のメモリアドレスを順次受け取るようになっている、請求項５に記載の装置。
  7. 前記デコーダの前記出力は前記ＦＩＦＯをリードアクセスするためである、請求項５に記載の装置。
  8. 前記デコーダの前記出力は前記ＦＩＦＯをライトアクセスするためである、請求項５に記載の装置。
  9. ＣＰＵとＦＩＦＯとの間のバーストモードデータ転送のための方法を実行するために機械が実行可能な命令プログラムを実装した機械可読媒体であって、ＣＰＵは複数のメモリアドレスを定義するバーストモードアクセス命令を実行するようになっており、この方法は、
    複数のメモリアドレスの各々について同一の出力を生成するように複数のメモリアドレスを復号化するステップと、
    前記出力を用いて、複数の各アドレスごとに、ＦＩＦＯを繰り返しアクセスするステップとを有する、機械可読媒体。
  10. 方法は、複数のメモリアドレスを順次バスに乗せ、前記復号化のステップのためにバスから複数のメモリアドレスを順次読み出すステップをさらに有する、請求項９に記載の機械可読媒体。
  11. 方法はさらにＦＩＦＯをリードアクセスするステップをさらに有する、請求項９に記載の機械可読媒体。
  12. 方法はさらにＦＩＦＯをライトアクセスするステップをさらに有する、請求項９に記載の機械可読媒体。
  13. バーストモードデータ転送のためのシステムであって、
    複数のメモリアドレスを定義するバーストモードメモリアクセス命令を実行するようになっているＣＰＵと、
    ＦＩＦＯと、
    デコーダとを備え、当該デコーダは複数のメモリアドレスを受け取り、前記複数のメモリアドレスの各々について同一の出力を生成するように複数のメモリアドレスを復号化し、前記ＦＩＦＯをアクセスするために当該出力を前記ＦＩＦＯに供給するようになっている、システム。
  14. さらにバスを備え、前記ＣＰＵ及び前記デコーダは当該バスに接続され、前記デコーダは複数のメモリアドレスを前記バスから順次受け取るようになっている、請求項１３に記載のシステム。
  15. 前記デコーダの前記出力は前記ＦＩＦＯをリードアクセスするためである、請求項１３に記載のシステム。
  16. 前記デコーダの前記出力は前記ＦＩＦＯをライトアクセスするためである、請求項１３に記載のシステム。
JP2005032763A 2004-02-20 2005-02-09 Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置 Withdrawn JP2005235199A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/783,287 US20050188125A1 (en) 2004-02-20 2004-02-20 Method and apparatus for burst mode data transfers between a CPU and a FIFO

Publications (1)

Publication Number Publication Date
JP2005235199A true JP2005235199A (ja) 2005-09-02

Family

ID=34861193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005032763A Withdrawn JP2005235199A (ja) 2004-02-20 2005-02-09 Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置

Country Status (3)

Country Link
US (1) US20050188125A1 (ja)
JP (1) JP2005235199A (ja)
CN (1) CN1658175A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060155887A1 (en) * 2005-01-12 2006-07-13 Low Yun S Enhanced multi-access data port
CN112416823B (zh) * 2020-11-15 2024-05-03 珠海一微半导体股份有限公司 一种突发模式下的传感器数据读写控制方法、系统及芯片
CN113419985A (zh) * 2021-06-15 2021-09-21 珠海市一微半导体有限公司 Spi系统自动读取数据的控制方法及spi系统

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490260A (en) * 1990-12-14 1996-02-06 Ceram, Inc. Solid-state RAM data storage for virtual memory computer using fixed-sized swap pages with selective compressed/uncompressed data store according to each data size
US5469398A (en) * 1991-09-10 1995-11-21 Silicon Systems, Inc. Selectable width, brustable FIFO
US5659713A (en) * 1992-04-24 1997-08-19 Digital Equipment Corporation Memory stream buffer with variable-size prefetch depending on memory interleaving configuration
US5371870A (en) * 1992-04-24 1994-12-06 Digital Equipment Corporation Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching
US5406554A (en) * 1993-10-05 1995-04-11 Music Semiconductors, Corp. Synchronous FIFO having an alterable buffer store
US5490113A (en) * 1994-06-15 1996-02-06 Digital Equipment Corporation Memory stream buffer
US5487049A (en) * 1994-11-23 1996-01-23 Samsung Semiconductor, Inc. Page-in, burst-out FIFO
EP0717348A3 (en) * 1994-12-16 1997-06-04 Motorola Inc Device and method for inserting an address into a data stream in a data processing system
US5687357A (en) * 1995-04-14 1997-11-11 Nvidia Corporation Register array for utilizing burst mode transfer on local bus
US5751295A (en) * 1995-04-27 1998-05-12 Control Systems, Inc. Graphics accelerator chip and method
US5740406A (en) * 1995-05-15 1998-04-14 Nvidia Corporation Method and apparatus for providing fifo buffer input to an input/output device used in a computer system
US6298098B1 (en) * 1996-04-09 2001-10-02 Intel Corporation Burst demodulator for use in high speed bidirectional digital cable transmission system
US6058439A (en) * 1997-03-31 2000-05-02 Arm Limited Asynchronous first-in-first-out buffer circuit burst mode control
US5983315A (en) * 1997-04-25 1999-11-09 Rockwell Science Center, Inc. System and method for establishing priorities in transferring data in burst counts from a memory to a plurality of FIFO stages, each having a low, intermediate, and high region
JP3125749B2 (ja) * 1998-06-11 2001-01-22 日本電気株式会社 同期型半導体メモリ
US6226338B1 (en) * 1998-06-18 2001-05-01 Lsi Logic Corporation Multiple channel data communication buffer with single transmit and receive memories
US6260086B1 (en) * 1998-12-22 2001-07-10 Motorola, Inc. Controller circuit for transferring a set of peripheral data words
US6732206B1 (en) * 1999-08-05 2004-05-04 Accelerated Networks Expanded addressing for traffic queues and prioritization
JP2001188748A (ja) * 1999-12-27 2001-07-10 Matsushita Electric Ind Co Ltd データ転送装置
US6557053B1 (en) * 2000-01-04 2003-04-29 International Business Machines Corporation Queue manager for a buffer
GB2373595B (en) * 2001-03-15 2005-09-07 Italtel Spa A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol
US6486704B1 (en) * 2001-06-19 2002-11-26 Texas Instruments Incorporated Programmable burst FIFO
US6587390B1 (en) * 2001-12-31 2003-07-01 Lsi Logic Corporation Memory controller for handling data transfers which exceed the page width of DDR SDRAM devices

Also Published As

Publication number Publication date
US20050188125A1 (en) 2005-08-25
CN1658175A (zh) 2005-08-24

Similar Documents

Publication Publication Date Title
US5687357A (en) Register array for utilizing burst mode transfer on local bus
US20070073953A1 (en) Performing an N-bit write access to an MxN-bit-only peripheral
JPH05342084A (ja) データ記憶装置及びデータ記憶方法
US6360307B1 (en) Circuit architecture and method of writing data to a memory
JP2005235199A (ja) Ｃｐｕとｆｉｆｏとの間のバーストモードデータ転送のための方法及び装置
US6157971A (en) Source-destination re-timed cooperative communication bus
JP2001184323A (ja) 符号化装置
JPH06214945A (ja) コンピュータシステム及び情報の高速転送方法
JP3061106B2 (ja) バスブリッジおよびそれを備えた計算機システム
KR101574406B1 (ko) 묘화 제어 장치
JP3569811B2 (ja) パイプライン処理機能を有するデータ処理装置
US7054988B2 (en) Bus interface for processor
US11762768B2 (en) Accessing circuit of memory device and operation method about reading data from memory device
US7594103B1 (en) Microprocessor and method of processing instructions for responding to interrupt condition
US5594913A (en) High speed memory access system for a microcontroller with directly driven low order address bits
JPH10187119A (ja) 表示制御装置
JPH0212358A (ja) データ転送方式
JP3242474B2 (ja) データ処理装置
JP2005071363A (ja) 比較的に小さなアドレス空間からメモリ空間に高速アドレスアクセス（ａｄｄｒｅｓｓ）するための方法及び装置
JPH0628309A (ja) １６ビット幅モードにおいてｉｓａバスとインタフェースする高スピード読出のための８ビット幅ローカルバス上の８ビット幅バッファメモリを使用する方法および装置
JPH1083384A (ja) マイクロコンピュータ
JP2002008365A (ja) シリアルアクセスメモリおよびデータライト／リード方法
JP2003177960A (ja) 演算装置及び記憶装置
KR950003883B1 (ko) 메모리제어논리장치
CN117762487A (zh) 一种指令执行控制方法、芯片、电子设备及存储介质

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070123

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070320