JPH06214945A - コンピュータシステム及び情報の高速転送方法 - Google Patents
コンピュータシステム及び情報の高速転送方法Info
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- JPH06214945A JPH06214945A JP4218789A JP21878992A JPH06214945A JP H06214945 A JPH06214945 A JP H06214945A JP 4218789 A JP4218789 A JP 4218789A JP 21878992 A JP21878992 A JP 21878992A JP H06214945 A JPH06214945 A JP H06214945A
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- processing component
- component
- display component
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
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- Bus Control (AREA)
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Abstract
(57)【要約】
【目的】 ビデオグラフィックスアプリケーションを追
加せずに表示構成要素とビデオメモリとの間の高速通信
を可能とする。 【構成】 処理構成要素と表示構成要素は高速バスを介
して通信する。高速バスはビデオグラフィックスアプリ
ケーションの性能を大きく向上させる。高速バスは処理
構成要素と、表示構成要素とをシステムバスを使用せず
に通信させることができる。
加せずに表示構成要素とビデオメモリとの間の高速通信
を可能とする。 【構成】 処理構成要素と表示構成要素は高速バスを介
して通信する。高速バスはビデオグラフィックスアプリ
ケーションの性能を大きく向上させる。高速バスは処理
構成要素と、表示構成要素とをシステムバスを使用せず
に通信させることができる。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムの
分野に関し、特に、バスアーキテクチャを伴うコンピュ
ータシステムに関する。
分野に関し、特に、バスアーキテクチャを伴うコンピュ
ータシステムに関する。
【０００２】
【従来の技術】多くのコンピュータシステムはバスアー
キテクチャを伴って設計されている。それらのコンピュ
ータシステムは、通常、バスに結合する処理構成要素を
有する。他のシステム構成要素もバスに結合しているの
が普通である。そのような他の構成要素はＶＧＡ及びビ
デオメモリなどの表示構成要素と、入出力（Ｉ／Ｏ）構
成要素と、システムメモリ及び記憶装置と、バスを介し
て処理構成要素をアクセス可能な他の装置とを含む。そ
のようなコンピュータシステムの１つは、ニューヨーク
州アーモンクのＩＢＭ Ｃｏｒｐｏｒａｔｉｏｎが製造
しているＩＢＭパーソナルコンピュータ（ＰＣ）であ
る。
キテクチャを伴って設計されている。それらのコンピュ
ータシステムは、通常、バスに結合する処理構成要素を
有する。他のシステム構成要素もバスに結合しているの
が普通である。そのような他の構成要素はＶＧＡ及びビ
デオメモリなどの表示構成要素と、入出力（Ｉ／Ｏ）構
成要素と、システムメモリ及び記憶装置と、バスを介し
て処理構成要素をアクセス可能な他の装置とを含む。そ
のようなコンピュータシステムの１つは、ニューヨーク
州アーモンクのＩＢＭ Ｃｏｒｐｏｒａｔｉｏｎが製造
しているＩＢＭパーソナルコンピュータ（ＰＣ）であ
る。
【０００３】コンピュータシステムのユーザーに対して
情報を表示するために、コンピュータシステムはビデオ
イメージを生成し、そのイメージを表示装置に表示しな
ければならない。表示可能な画像を生成する典型的な手
段は、ビデオメモリに画像のビットマップを作成すると
いうものである。ビットマップは、典型的な画面の画像
要素（画素）のアレイに対応する１ビットメモリ要素の
アレイである。ビデオイメージを作成するためにビット
マップを操作する方法は当該技術では良く知られている
技術である。
情報を表示するために、コンピュータシステムはビデオ
イメージを生成し、そのイメージを表示装置に表示しな
ければならない。表示可能な画像を生成する典型的な手
段は、ビデオメモリに画像のビットマップを作成すると
いうものである。ビットマップは、典型的な画面の画像
要素（画素）のアレイに対応する１ビットメモリ要素の
アレイである。ビデオイメージを作成するためにビット
マップを操作する方法は当該技術では良く知られている
技術である。
【０００４】バスに結合する処理構成要素と、表示構成
要素とを有する従来のコンピュータシステムでは、処理
構成要素が、通常、表示構成要素により表示すべきビッ
トマップを作成する際の負担の大半を担っている。ビッ
トマップを作成することに加えて、処理構成要素はビッ
トマップを処理構成要素から相対的に低速のバスを介し
てビデオメモリへ転送し、また、その逆方向の転送を実
行しなければならない。従って、バス速度はコンピュー
タシステムでランする特定のアプリケーションの性能を
確定する上で決定的な要因となる。そのようなコンピュ
ータシステムにおける性能に影響を及ぼす他の要因に
は、（１）処理構成要素の速度、（２）データバスの幅
及び（３）データを表示構成要素（ＶＧＡ）からビデオ
メモリへ転送し、また、その逆方向の転送を実行するた
めの時間がある。
要素とを有する従来のコンピュータシステムでは、処理
構成要素が、通常、表示構成要素により表示すべきビッ
トマップを作成する際の負担の大半を担っている。ビッ
トマップを作成することに加えて、処理構成要素はビッ
トマップを処理構成要素から相対的に低速のバスを介し
てビデオメモリへ転送し、また、その逆方向の転送を実
行しなければならない。従って、バス速度はコンピュー
タシステムでランする特定のアプリケーションの性能を
確定する上で決定的な要因となる。そのようなコンピュ
ータシステムにおける性能に影響を及ぼす他の要因に
は、（１）処理構成要素の速度、（２）データバスの幅
及び（３）データを表示構成要素（ＶＧＡ）からビデオ
メモリへ転送し、また、その逆方向の転送を実行するた
めの時間がある。
【０００５】バス指向コンピュータシステムにおけるビ
デオグラフィックスアプリケーションの性能を向上させ
る方法は従来からいくつかある。それらの方法には、
（１）ビデオメモリを更新し且つビットマップを作成
し、転送するタスクの負担を処理構成要素から除くため
に、専用ハードウェアを創作する、（２）ビデオメモリ
の実現に際して、単一ポート形ＤＲＡＭの代わりに二重
ポート形ビデオダイナミックランダムアクセスメモリ
（ＤＲＡＭ）を使用する、（３）単一ポート形ＤＲＡＭ
を使用してビデオメモリを実現するが、処理構成要素に
対してより頻繁にビデオメモリアクセスを実行できるよ
うに、表示構成要素の内部のビデオデータバッファと、
さらに複雑な順序指定方式を使用する等がある。これら
の従来の方法について以下にそれぞれ説明する。
デオグラフィックスアプリケーションの性能を向上させ
る方法は従来からいくつかある。それらの方法には、
（１）ビデオメモリを更新し且つビットマップを作成
し、転送するタスクの負担を処理構成要素から除くため
に、専用ハードウェアを創作する、（２）ビデオメモリ
の実現に際して、単一ポート形ＤＲＡＭの代わりに二重
ポート形ビデオダイナミックランダムアクセスメモリ
（ＤＲＡＭ）を使用する、（３）単一ポート形ＤＲＡＭ
を使用してビデオメモリを実現するが、処理構成要素に
対してより頻繁にビデオメモリアクセスを実行できるよ
うに、表示構成要素の内部のビデオデータバッファと、
さらに複雑な順序指定方式を使用する等がある。これら
の従来の方法について以下にそれぞれ説明する。
【０００６】特殊ビデオハードウェアを使用するという
第１の方法に関していえば、図形処理用コプロセッサの
大半はこの種類に入る。そのようなシステムでは、処理
構成要素は図形処理用コプロセッサに指令語を書込むだ
けであり、そこで、コプロセッサは処理構成要素により
命令される通りにビデオイメージを生成するためにビデ
オメモリを操作する。ところが、この種のシステムでは
追加の構成要素（すなわち、図形処理用コプロセッサ
と、支援用ハードウェア）が必要であるので、システム
を実現するためのコストが高い。この方法のもう１つの
欠点は、既存のソフトウェアをそのようなコプロセッサ
を具備する機械でランさせるために大量のソフトウェア
ドライバを書込まなければならないということである。
さらに、コプロセッサを使用すると、コンピュータシス
テムは既存の構成要素との間で互換性をもたなくなるで
あろう。
第１の方法に関していえば、図形処理用コプロセッサの
大半はこの種類に入る。そのようなシステムでは、処理
構成要素は図形処理用コプロセッサに指令語を書込むだ
けであり、そこで、コプロセッサは処理構成要素により
命令される通りにビデオイメージを生成するためにビデ
オメモリを操作する。ところが、この種のシステムでは
追加の構成要素（すなわち、図形処理用コプロセッサ
と、支援用ハードウェア）が必要であるので、システム
を実現するためのコストが高い。この方法のもう１つの
欠点は、既存のソフトウェアをそのようなコプロセッサ
を具備する機械でランさせるために大量のソフトウェア
ドライバを書込まなければならないということである。
さらに、コプロセッサを使用すると、コンピュータシス
テムは既存の構成要素との間で互換性をもたなくなるで
あろう。
【０００７】二重ポート形ＤＲＡＭを使用するという従
来の第２の方法も同様にコスト高のオプションである。
このシステムでは、表示構成要素をビデオメモリの一方
のポートに結合し、処理構成要素を第２のメモリポート
に結合する。これにより、処理構成要素のビデオメモリ
に対するアクセスの回数は増す。コストが高いのに加
え、この方法には、出力データを再び定様式化するため
に追加論理が必要であるという欠点がある。ビデオグラ
フィックスアプリケーションの性能を向上させる従来の
第３の方法は、処理構成要素に対してビデオメモリがよ
り頻繁にアクセスできるように表示構成要素内部のビデ
オデータバッファと、さらに複雑な順序指定方式とを使
用するというものである。このようにすると、ビデオメ
モリとしてより安価な単一ポート形ＤＲＡＭを使用でき
るであろう。この方法の総合性能は、特定のコンピュー
タシステムのバスタイミング帯域幅によりなお制限され
る。従って、この方法によって大きな性能の向上は得ら
れないであろう。
来の第２の方法も同様にコスト高のオプションである。
このシステムでは、表示構成要素をビデオメモリの一方
のポートに結合し、処理構成要素を第２のメモリポート
に結合する。これにより、処理構成要素のビデオメモリ
に対するアクセスの回数は増す。コストが高いのに加
え、この方法には、出力データを再び定様式化するため
に追加論理が必要であるという欠点がある。ビデオグラ
フィックスアプリケーションの性能を向上させる従来の
第３の方法は、処理構成要素に対してビデオメモリがよ
り頻繁にアクセスできるように表示構成要素内部のビデ
オデータバッファと、さらに複雑な順序指定方式とを使
用するというものである。このようにすると、ビデオメ
モリとしてより安価な単一ポート形ＤＲＡＭを使用でき
るであろう。この方法の総合性能は、特定のコンピュー
タシステムのバスタイミング帯域幅によりなお制限され
る。従って、この方法によって大きな性能の向上は得ら
れないであろう。
【０００８】
【発明が解決しようとする課題】そこで、ビデオメモリ
及びＩ／Ｏのアクセス時間を短縮し、それにより、バス
競合を少なくする又は排除するために、処理構成要素
と、表示構成要素と、ビデオメモリとの間の通信を実行
する改良された手段が必要とされる。
及びＩ／Ｏのアクセス時間を短縮し、それにより、バス
競合を少なくする又は排除するために、処理構成要素
と、表示構成要素と、ビデオメモリとの間の通信を実行
する改良された手段が必要とされる。
【０００９】
【課題を解決するための手段】本発明は、コンピュータ
システムの高速グラフィックスバスを実現する手段及び
方法を提供する。高速グラフィックスバスはバス指向コ
ンピュータシステムにおけるビデオグラフィックスアプ
リケーションを追加の構成要素又はソフトウェアドライ
バを必要とせずに改善する。好ましい実施例のコンピュ
ータシステムは、データバスによりシングルチップ入出
力装置ＧＥＮＩＯと、シングルチップグラフィックスイ
ンタフェースＧＥＮＶＧＡとに結合する拡張処理構成要
素ＧＥＮＣＰＵを具備する。システムメモリはＧＥＮＣ
ＰＵに結合し、ビデオメモリはＧＥＮＶＧＡに結合して
いる。ＧＥＮＣＰＵは高速バス（ＰＩ−バス）によって
もＧＥＮＶＧＡに結合している。
システムの高速グラフィックスバスを実現する手段及び
方法を提供する。高速グラフィックスバスはバス指向コ
ンピュータシステムにおけるビデオグラフィックスアプ
リケーションを追加の構成要素又はソフトウェアドライ
バを必要とせずに改善する。好ましい実施例のコンピュ
ータシステムは、データバスによりシングルチップ入出
力装置ＧＥＮＩＯと、シングルチップグラフィックスイ
ンタフェースＧＥＮＶＧＡとに結合する拡張処理構成要
素ＧＥＮＣＰＵを具備する。システムメモリはＧＥＮＣ
ＰＵに結合し、ビデオメモリはＧＥＮＶＧＡに結合して
いる。ＧＥＮＣＰＵは高速バス（ＰＩ−バス）によって
もＧＥＮＶＧＡに結合している。
【００１０】ＧＥＮＣＰＵとＧＥＮＶＧＡを高速ＰＩ−
バスを介して結合することにより、ビデオグラフィック
ス命令をＧＥＮＣＰＵからＧＥＮＶＧＡへ直接に経路指
定しても良く、その結果、より低速の標準システムバス
回線と関連して起こっていた遅延は取除かれる。ＰＩ−
バスを使用すると、ＧＥＮＣＰＵは、より混雑するシス
テムバスへ命令を送り出す必要なくＧＥＮＶＧＡと通信
することができる。ＧＥＮＣＰＵとＧＥＮＶＧＡは次の
ようにして高速ＰＩ−バスを利用する。ＧＥＮＣＰＵは
アドレスを受信し、そのアドレスを復号し、そのレジス
タを使用して、宛先アドレスがＧＥＮＶＧＡスペースに
対応するか否かを判定する。宛先アドレスがＧＥＮＶＧ
Ａプロセスに対応する場合、ＰＩ−バスがイネーブルさ
れると、ＧＥＮＣＰＵはＰＩ−バスを開始させる。ＧＥ
ＮＣＰＵはサイクルの状態（サイクルがＩ／Ｏサイクル
であるか又はメモリサイクルであるか、また、サイクル
が読取りサイクルであるか又は書込みサイクルである
か）を指示し、ＧＥＮＣＰＵとＧＥＮＶＧＡを結合する
高速ＰＩ−バスへ命令を送り出す。ＰＩ−バスサイクル
の開始を指示するために、ＧＥＮＣＰＵは開始信号ＰＳ
ＴＡＲＴ＃をさらに発生する。
バスを介して結合することにより、ビデオグラフィック
ス命令をＧＥＮＣＰＵからＧＥＮＶＧＡへ直接に経路指
定しても良く、その結果、より低速の標準システムバス
回線と関連して起こっていた遅延は取除かれる。ＰＩ−
バスを使用すると、ＧＥＮＣＰＵは、より混雑するシス
テムバスへ命令を送り出す必要なくＧＥＮＶＧＡと通信
することができる。ＧＥＮＣＰＵとＧＥＮＶＧＡは次の
ようにして高速ＰＩ−バスを利用する。ＧＥＮＣＰＵは
アドレスを受信し、そのアドレスを復号し、そのレジス
タを使用して、宛先アドレスがＧＥＮＶＧＡスペースに
対応するか否かを判定する。宛先アドレスがＧＥＮＶＧ
Ａプロセスに対応する場合、ＰＩ−バスがイネーブルさ
れると、ＧＥＮＣＰＵはＰＩ−バスを開始させる。ＧＥ
ＮＣＰＵはサイクルの状態（サイクルがＩ／Ｏサイクル
であるか又はメモリサイクルであるか、また、サイクル
が読取りサイクルであるか又は書込みサイクルである
か）を指示し、ＧＥＮＣＰＵとＧＥＮＶＧＡを結合する
高速ＰＩ−バスへ命令を送り出す。ＰＩ−バスサイクル
の開始を指示するために、ＧＥＮＣＰＵは開始信号ＰＳ
ＴＡＲＴ＃をさらに発生する。
【００１１】ＧＥＮＶＧＡはＧＥＮＣＰＵから送信され
て来る信号を監視し、ＧＥＮＣＰＵからのＰＳＴＡＲＴ
＃信号を受信すると、入力した命令を復号し、受信した
命令を実行する。ＰＩ−バスサイクルが進行中であるこ
とを指示するために、ＧＥＮＣＰＵはＰＣＭＤ＃指令を
送信する。ＧＥＮＶＧＡがＰＩ−バスサイクルのその部
分を終了した後、ＧＥＮＶＧＡはＰＲＤＹ＃信号をＧＥ
ＮＣＰＵに戻す。そこで、ＧＥＮＣＰＵはＰＣＭＤ＃信
号を非活動化することによりＰＩ−バスサイクルを完了
する。
て来る信号を監視し、ＧＥＮＣＰＵからのＰＳＴＡＲＴ
＃信号を受信すると、入力した命令を復号し、受信した
命令を実行する。ＰＩ−バスサイクルが進行中であるこ
とを指示するために、ＧＥＮＣＰＵはＰＣＭＤ＃指令を
送信する。ＧＥＮＶＧＡがＰＩ−バスサイクルのその部
分を終了した後、ＧＥＮＶＧＡはＰＲＤＹ＃信号をＧＥ
ＮＣＰＵに戻す。そこで、ＧＥＮＣＰＵはＰＣＭＤ＃信
号を非活動化することによりＰＩ−バスサイクルを完了
する。
【００１２】
【実施例】本発明は、コンピュータシステムの高速グラ
フィックスバスを実現する手段及び方法を提供する。以
下の説明中、本発明を徹底して理解させるために数多く
の特定の詳細な事項を挙げるが、本発明を実施するため
にそれらの特定の詳細な事項を使用する必要がないこと
は当業者には明白であろう。また、場合によっては、本
発明を無用にあいまいにしないために、周知の構造、回
路及びバスプロトコルを詳細に示さないこともある。
フィックスバスを実現する手段及び方法を提供する。以
下の説明中、本発明を徹底して理解させるために数多く
の特定の詳細な事項を挙げるが、本発明を実施するため
にそれらの特定の詳細な事項を使用する必要がないこと
は当業者には明白であろう。また、場合によっては、本
発明を無用にあいまいにしないために、周知の構造、回
路及びバスプロトコルを詳細に示さないこともある。
【００１３】図１を参照すると、本発明のコンピュータ
システム１０の好ましい一実施例が示されている。好ま
しい実施例では、コンピュータシステム１０は、本発明
の法人譲受人であるＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏ
ｎが製造している３８６TMＳＬマイクロプロセッサを含
む。そのようなコンピュータシステムは、ＩＢＭTMＰＣ
ＡＴパーソナルコンピュータとの互換性がある。システ
ム１０はＧＥＮＣＰＵ２０、ＧＥＮＩＯ３０及びＧＥＮ
ＶＧＡ４０として指示されている３つの主要サブシステ
ム構成要素から構成される。ここで開示する改良を伴わ
ないＧＥＮＣＰＵ３０とＧＥＮＩＯ３０の組合せは、３
８６TMＳＬマイクロプロセッサスーパーセットの製品名
でＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから市販されて
いる。ＧＥＮＣＰＵ２０は、プロセッサと、メモリ制御
装置と、キャッシュ制御装置と、バス制御論理と、ライ
ンバッファとを含む拡張処理構成要素である。システム
メモリ８０はＧＥＮＣＰＵ２０に結合している。システ
ムメモリ８０は、実質的には、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）装置から構成されている。
システム１０の好ましい一実施例が示されている。好ま
しい実施例では、コンピュータシステム１０は、本発明
の法人譲受人であるＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏ
ｎが製造している３８６TMＳＬマイクロプロセッサを含
む。そのようなコンピュータシステムは、ＩＢＭTMＰＣ
ＡＴパーソナルコンピュータとの互換性がある。システ
ム１０はＧＥＮＣＰＵ２０、ＧＥＮＩＯ３０及びＧＥＮ
ＶＧＡ４０として指示されている３つの主要サブシステ
ム構成要素から構成される。ここで開示する改良を伴わ
ないＧＥＮＣＰＵ３０とＧＥＮＩＯ３０の組合せは、３
８６TMＳＬマイクロプロセッサスーパーセットの製品名
でＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから市販されて
いる。ＧＥＮＣＰＵ２０は、プロセッサと、メモリ制御
装置と、キャッシュ制御装置と、バス制御論理と、ライ
ンバッファとを含む拡張処理構成要素である。システム
メモリ８０はＧＥＮＣＰＵ２０に結合している。システ
ムメモリ８０は、実質的には、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）装置から構成されている。
【００１４】ＧＥＮＩＯ３０は、並列ポートと、二重直
列ポートと、実時間クロック装置と、プログラム式複式
割込み制御装置と、プログラム式複式タイマーと、二重
ＤＭＡ制御装置と、メモリマッパとから構成されるシン
グルチップ入出力装置である。ＧＥＮＩＯ３０は、ＧＥ
ＮＩＯ３０に様々な機能を実行することを指令するため
にＧＥＮＣＰＵ２０により使用される複数のプログラマ
ブルレジスタをさらに含む。ＧＥＮＶＧＡ４０は、グラ
フィックスインタフェースと、ビデオメモリ制御装置と
から構成されるシングルチップ表示構成要素である。ビ
デオメモリ５０はこのＧＥＮＶＧＡ４０に結合してい
る。ビデオメモリ５０は実質的にはＤＲＡＭ装置から構
成されている。ＧＥＮＶＧＡ４０は、ＧＥＮＶＧＡ４０
に様々な機能を実行することを指令するためにＧＥＮＣ
ＰＵ２０により使用される複数のプログラマブルレジス
タをさらに含む。ＧＥＮＣＰＵ２０と、ＧＥＮＩＯ３０
と、ＧＥＮＶＧＡ４０はシステムバス１１を介して互い
に通信すると共に、他のシステム構成要素（拡張スロッ
ト、キーボード制御装置、ディスク制御装置など）とも
通信する。好ましい実施例では、システムバス１１はＡ
Ｔコンパチブルバスである。この種のバスは当該技術で
は良く知られている。
列ポートと、実時間クロック装置と、プログラム式複式
割込み制御装置と、プログラム式複式タイマーと、二重
ＤＭＡ制御装置と、メモリマッパとから構成されるシン
グルチップ入出力装置である。ＧＥＮＩＯ３０は、ＧＥ
ＮＩＯ３０に様々な機能を実行することを指令するため
にＧＥＮＣＰＵ２０により使用される複数のプログラマ
ブルレジスタをさらに含む。ＧＥＮＶＧＡ４０は、グラ
フィックスインタフェースと、ビデオメモリ制御装置と
から構成されるシングルチップ表示構成要素である。ビ
デオメモリ５０はこのＧＥＮＶＧＡ４０に結合してい
る。ビデオメモリ５０は実質的にはＤＲＡＭ装置から構
成されている。ＧＥＮＶＧＡ４０は、ＧＥＮＶＧＡ４０
に様々な機能を実行することを指令するためにＧＥＮＣ
ＰＵ２０により使用される複数のプログラマブルレジス
タをさらに含む。ＧＥＮＣＰＵ２０と、ＧＥＮＩＯ３０
と、ＧＥＮＶＧＡ４０はシステムバス１１を介して互い
に通信すると共に、他のシステム構成要素（拡張スロッ
ト、キーボード制御装置、ディスク制御装置など）とも
通信する。好ましい実施例では、システムバス１１はＡ
Ｔコンパチブルバスである。この種のバスは当該技術で
は良く知られている。
【００１５】本発明においては、ＧＥＮＣＰＵ２０は高
速バス６０によりＧＥＮＶＧＡにも結合している。ＧＥ
ＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のこの高速バス
６０（ＰＩバスと呼ぶ）の目的は、ビデオメモリとＩＯ
のアクセス時間を改善し、それにより、システムバス１
１における「バスボトルネック」を排除することであ
る。これにより、ビデオデータをビデオメモリとの間で
高速で両方向に転送することができる。従って、本発明
を使用するＩＢＭ ＰＣコンピュータでランするビデオ
グラフィックスアプリケーションプログラムにおいては
性能の向上が見られる。ＰＩ−バスプロトコルを利用す
るために特殊なソフトウェアは不要である。図１は、Ｇ
ＥＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のＰＩ−バス
インタフェースを示す。ＰＩ−バスプロトコルについて
は以下に説明する。
速バス６０によりＧＥＮＶＧＡにも結合している。ＧＥ
ＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のこの高速バス
６０（ＰＩバスと呼ぶ）の目的は、ビデオメモリとＩＯ
のアクセス時間を改善し、それにより、システムバス１
１における「バスボトルネック」を排除することであ
る。これにより、ビデオデータをビデオメモリとの間で
高速で両方向に転送することができる。従って、本発明
を使用するＩＢＭ ＰＣコンピュータでランするビデオ
グラフィックスアプリケーションプログラムにおいては
性能の向上が見られる。ＰＩ−バスプロトコルを利用す
るために特殊なソフトウェアは不要である。図１は、Ｇ
ＥＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のＰＩ−バス
インタフェースを示す。ＰＩ−バスプロトコルについて
は以下に説明する。
【００１６】既存のシステムの多くで、処理構成要素は
ＡＴバスなどのシステムバス１１を介して表示構成要素
と通信する。ところが、本発明の新しいアーキテクチャ
においては、ＧＥＮＶＧＡ４０はＰＣシステムバス１１
のデータ線及びアドレス線を共用し、システムバス１１
の正規の制御信号に加えてＰＩ−バス６０の制御信号を
受信する。ＰＩ−バス６０を介して供給される個々の信
号は、開始信号（ＰＳＴＡＲＴ＃として示されている）
と、指令信号（ＰＣＭＤ＃として示されている）と、メ
モリ又はＩ／Ｏアクセス型信号（ＰＭＩＯ＃として示さ
れている）と、読取り又は書込みアクセス型信号（ＰＷ
Ｒ＃として示されている）と、作動可能信号（ＰＲＤＹ
＃として示されている）とを含む。これらのＰＩ−バス
信号はＧＥＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のデ
ータの流れを、システムバスの制御信号線を使用せずに
制御するために使用される。これらのＰＩ−バス信号の
順序付けについては、以下に、図２に示すタイミング図
を参照しながら説明する。
ＡＴバスなどのシステムバス１１を介して表示構成要素
と通信する。ところが、本発明の新しいアーキテクチャ
においては、ＧＥＮＶＧＡ４０はＰＣシステムバス１１
のデータ線及びアドレス線を共用し、システムバス１１
の正規の制御信号に加えてＰＩ−バス６０の制御信号を
受信する。ＰＩ−バス６０を介して供給される個々の信
号は、開始信号（ＰＳＴＡＲＴ＃として示されている）
と、指令信号（ＰＣＭＤ＃として示されている）と、メ
モリ又はＩ／Ｏアクセス型信号（ＰＭＩＯ＃として示さ
れている）と、読取り又は書込みアクセス型信号（ＰＷ
Ｒ＃として示されている）と、作動可能信号（ＰＲＤＹ
＃として示されている）とを含む。これらのＰＩ−バス
信号はＧＥＮＣＰＵ２０とＧＥＮＶＧＡ４０との間のデ
ータの流れを、システムバスの制御信号線を使用せずに
制御するために使用される。これらのＰＩ−バス信号の
順序付けについては、以下に、図２に示すタイミング図
を参照しながら説明する。
【００１７】ＧＥＮＣＰＵ２０は、ＰＩ−バス６０をイ
ネーブルするために使用されるＧＡＡＣＲ２１及びＧＡ
ＢＣＲ２２として示された２つのレジスタを含む。レジ
スタＧＡＡＣＲ２１はビデオメモリの初期アドレスを記
憶するために使用される。レジスタＧＡＢＣＲ２２はビ
デオメモリの終了アドレスを記憶するために使用され
る。レジスタ２１及び２２は共にビデオメモリの１つの
アドレススペースを規定する。２つのレジスタＧＡＡＣ
Ｒ２１及びＧＡＢＣＲ２２は、ＰＩ−バスをイネーブル
するための１つのビットをさらに記憶している。ＰＩ−
バスサイクルをビデオメモリレンジへ送り出すために、
そのビットをＰＩ−バスをイネーブルするように設定し
なければならない。従って、ＧＥＮＣＰＵ２０により命
令を取出し、実行している間に、それぞれの命令と関連
するアドレスをレジスタＧＡＡＣＲ２１及びＧＡＢＣＲ
２２により規定されるアドレススペースと比較すること
ができる。命令がそれら２つのレジスタにより規定され
るビデオメモリレンジの中に位置するアドレスを含む場
合、ＰＩ−バスビットがイネーブルされると、ＰＩ−バ
スはビデオメモリに対する直接アクセスに備えてイネー
ブルされ、それにより、ＧＥＮＣＰＵ２０はアドレス指
定信号をＧＥＮＶＧＡ４０へ直接送信することができ
る。ＧＥＮＣＰＵ２０によるビデオメモリの直接アクセ
スは、システムバス１１で実行される速度を越える速度
でＰＩ−バスを使用して実行可能である。ＰＩ−バス６
０がイネーブルされると、ＧＥＮＣＰＵ２０及びＧＥＮ
ＶＧＡ４０はビデオメモリ又はＧＥＮＶＧＡ４０のＩ／
Ｏレジスタに対するあらゆるアクセスのためにＰＩ−バ
ス信号を発生する。ＰＩ−バス信号の順序付けについて
は以下に説明する。
ネーブルするために使用されるＧＡＡＣＲ２１及びＧＡ
ＢＣＲ２２として示された２つのレジスタを含む。レジ
スタＧＡＡＣＲ２１はビデオメモリの初期アドレスを記
憶するために使用される。レジスタＧＡＢＣＲ２２はビ
デオメモリの終了アドレスを記憶するために使用され
る。レジスタ２１及び２２は共にビデオメモリの１つの
アドレススペースを規定する。２つのレジスタＧＡＡＣ
Ｒ２１及びＧＡＢＣＲ２２は、ＰＩ−バスをイネーブル
するための１つのビットをさらに記憶している。ＰＩ−
バスサイクルをビデオメモリレンジへ送り出すために、
そのビットをＰＩ−バスをイネーブルするように設定し
なければならない。従って、ＧＥＮＣＰＵ２０により命
令を取出し、実行している間に、それぞれの命令と関連
するアドレスをレジスタＧＡＡＣＲ２１及びＧＡＢＣＲ
２２により規定されるアドレススペースと比較すること
ができる。命令がそれら２つのレジスタにより規定され
るビデオメモリレンジの中に位置するアドレスを含む場
合、ＰＩ−バスビットがイネーブルされると、ＰＩ−バ
スはビデオメモリに対する直接アクセスに備えてイネー
ブルされ、それにより、ＧＥＮＣＰＵ２０はアドレス指
定信号をＧＥＮＶＧＡ４０へ直接送信することができ
る。ＧＥＮＣＰＵ２０によるビデオメモリの直接アクセ
スは、システムバス１１で実行される速度を越える速度
でＰＩ−バスを使用して実行可能である。ＰＩ−バス６
０がイネーブルされると、ＧＥＮＣＰＵ２０及びＧＥＮ
ＶＧＡ４０はビデオメモリ又はＧＥＮＶＧＡ４０のＩ／
Ｏレジスタに対するあらゆるアクセスのためにＰＩ−バ
ス信号を発生する。ＰＩ−バス信号の順序付けについて
は以下に説明する。
【００１８】ＧＥＮＣＰＵ２０は、システムメモリ８０
から命令を取出し、実行する正規の流れの中で、入出力
命令又はメモリアクセス命令を取出す。それぞれの入出
力命令又はメモリアクセス命令は演算コード部分と、ア
ドレス部分とを含む。演算コード（ｏｐコード）は、指
定アドレスにおけるデータに対して特定の演算を実行す
る。ビデオメモリ中のデータをこの方式により操作して
も良い。入出力命令又はメモリアクセス命令を取出した
後、ＧＥＮＣＰＵ２０は命令の宛先アドレスを確定する
ために命令を復号する。宛先アドレスは、演算コードが
実行されるアドレスをＧＥＮＣＰＵに知らせる。次に、
ＧＥＮＣＰＵはＧＥＮＣＰＵ２０のレジスタＧＡＡＣＲ
２１及びＧＡＢＣＲ２２を使用して宛先アドレスを比較
する。宛先アドレスがレジスタＧＡＡＣＲ２１及びＧＡ
ＢＣＲ２２にプログラムされているようなＧＥＮＶＧＡ
スペース４０に対応する場合、ＰＩ−バス６０がイネー
ブルされると、ＧＥＮＣＰＵ２０はＰＩ−バスサイクル
を開始させる。アドレスがＧＥＮＣＰＵ２０の２つのレ
ジスタＧＡＡＣＲ２１及びＧＡＢＣＲ２２により規定さ
れるＧＥＮＶＧＡスペースレンジの中にない場合には、
命令をシステムバス１１へ送り出す。
から命令を取出し、実行する正規の流れの中で、入出力
命令又はメモリアクセス命令を取出す。それぞれの入出
力命令又はメモリアクセス命令は演算コード部分と、ア
ドレス部分とを含む。演算コード（ｏｐコード）は、指
定アドレスにおけるデータに対して特定の演算を実行す
る。ビデオメモリ中のデータをこの方式により操作して
も良い。入出力命令又はメモリアクセス命令を取出した
後、ＧＥＮＣＰＵ２０は命令の宛先アドレスを確定する
ために命令を復号する。宛先アドレスは、演算コードが
実行されるアドレスをＧＥＮＣＰＵに知らせる。次に、
ＧＥＮＣＰＵはＧＥＮＣＰＵ２０のレジスタＧＡＡＣＲ
２１及びＧＡＢＣＲ２２を使用して宛先アドレスを比較
する。宛先アドレスがレジスタＧＡＡＣＲ２１及びＧＡ
ＢＣＲ２２にプログラムされているようなＧＥＮＶＧＡ
スペース４０に対応する場合、ＰＩ−バス６０がイネー
ブルされると、ＧＥＮＣＰＵ２０はＰＩ−バスサイクル
を開始させる。アドレスがＧＥＮＣＰＵ２０の２つのレ
ジスタＧＡＡＣＲ２１及びＧＡＢＣＲ２２により規定さ
れるＧＥＮＶＧＡスペースレンジの中にない場合には、
命令をシステムバス１１へ送り出す。
【００１９】ＰＩ−バスサイクルを開始するために、Ｇ
ＥＮＣＰＵ２０は図２にＰＳＴＡＲＴ＃１０２として示
されている開始信号を発生する。次に、ＧＥＮＣＰＵは
ＰＳＴＡＲＴ＃信号を高速ＰＩ−バス６０へ送り出す。
そこで、ＧＥＮＣＰＵ２０はシステムバス１１を使用せ
ずに制御信号をＧＥＮＶＧＡ４０へ直接に送信すること
ができる。ＧＥＮＶＧＡ４０は、アドレス及び状態信号
をラッチするためにＰＳＴＡＲＴ＃信号の立下がり端を
使用する。ＧＥＮＣＰＵ２０は、ＰＩ−バスサイクルを
開始させると、ＧＥＮＶＧＡスペース４０に対応するＶ
ＧＡＣＳ命令を生成し、その命令のアドレスをＰＩ−バ
ス６０へ送り出す。また、ＧＥＮＣＰＵ２０はそれが高
速ＰＩ−バス６０へ送り出している命令のサイクルの状
態も指示する。ＧＥＮＣＰＵ２０は、命令のサイクルが
Ｉ／Ｏサイクルであるか又はメモリサイクルであるか
（ＰＭ／ＩＯ＃）を指示すると共に、命令のサイクルが
読取りサイクルであるか又は書込みサイクルであるか
（ＰＷ／Ｒ＃）を指示する。これらの事象の順序付けは
図２に１０１として示されている。
ＥＮＣＰＵ２０は図２にＰＳＴＡＲＴ＃１０２として示
されている開始信号を発生する。次に、ＧＥＮＣＰＵは
ＰＳＴＡＲＴ＃信号を高速ＰＩ−バス６０へ送り出す。
そこで、ＧＥＮＣＰＵ２０はシステムバス１１を使用せ
ずに制御信号をＧＥＮＶＧＡ４０へ直接に送信すること
ができる。ＧＥＮＶＧＡ４０は、アドレス及び状態信号
をラッチするためにＰＳＴＡＲＴ＃信号の立下がり端を
使用する。ＧＥＮＣＰＵ２０は、ＰＩ−バスサイクルを
開始させると、ＧＥＮＶＧＡスペース４０に対応するＶ
ＧＡＣＳ命令を生成し、その命令のアドレスをＰＩ−バ
ス６０へ送り出す。また、ＧＥＮＣＰＵ２０はそれが高
速ＰＩ−バス６０へ送り出している命令のサイクルの状
態も指示する。ＧＥＮＣＰＵ２０は、命令のサイクルが
Ｉ／Ｏサイクルであるか又はメモリサイクルであるか
（ＰＭ／ＩＯ＃）を指示すると共に、命令のサイクルが
読取りサイクルであるか又は書込みサイクルであるか
（ＰＷ／Ｒ＃）を指示する。これらの事象の順序付けは
図２に１０１として示されている。
【００２０】ＧＥＮＶＧＡ４０は、ＧＥＮＣＰＵ２０か
ら送信されて来る信号を求めて、高速ＰＩ−バス６０を
監視する。ＧＥＮＶＧＡ４０は、ＰＩ−バスサイクルの
開始を指示するＰＳＴＡＲＴ＃信号を受信すると、高速
ＰＩ−バス６０を選択する。ＰＩ−バス６０を選択する
に際して、ＧＥＮＶＧＡ４０は高速ＰＩ−バス６０から
制御信号を受信すると共に、システムバス１１からはＧ
ＥＮＶＧＡスペース４０に対応するアドレス信号とデー
タを受信する。ＧＥＮＣＰＵ２０から高速ＰＩ−バス６
０を介して命令を受信した後、ＧＥＮＶＧＡ４０は、Ｇ
ＥＮＣＰＵ２０から高速ＰＩ−バス６０を介して送信さ
れている命令のサイクルがＩ／Ｏサイクルであるか又は
メモリサイクルであるか、また、サイクルが読取りサイ
クルであるか又は書込みサイクルであるかを判定するた
めに命令を検査する。
ら送信されて来る信号を求めて、高速ＰＩ−バス６０を
監視する。ＧＥＮＶＧＡ４０は、ＰＩ−バスサイクルの
開始を指示するＰＳＴＡＲＴ＃信号を受信すると、高速
ＰＩ−バス６０を選択する。ＰＩ−バス６０を選択する
に際して、ＧＥＮＶＧＡ４０は高速ＰＩ−バス６０から
制御信号を受信すると共に、システムバス１１からはＧ
ＥＮＶＧＡスペース４０に対応するアドレス信号とデー
タを受信する。ＧＥＮＣＰＵ２０から高速ＰＩ−バス６
０を介して命令を受信した後、ＧＥＮＶＧＡ４０は、Ｇ
ＥＮＣＰＵ２０から高速ＰＩ−バス６０を介して送信さ
れている命令のサイクルがＩ／Ｏサイクルであるか又は
メモリサイクルであるか、また、サイクルが読取りサイ
クルであるか又は書込みサイクルであるかを判定するた
めに命令を検査する。
【００２１】ＰＳＴＡＲＴ＃信号を高速ＰＩ−バス６０
を介してＧＥＮＶＧＡ４０へ送信した後、ＧＥＮＣＰＵ
２０はＰＳＴＡＲＴ＃信号を非活動化し、ＰＣＭＤ＃信
号を高速ＰＩ−バス６０へ送り出す。ＰＣＭＤ＃信号
は、ＰＩ−バスサイクルが進行中であることを指示す
る。図２は、ＰＣＭＤ＃信号のタイミングを１０３に示
す。さらに、ＧＥＮＣＰＵ２０により高速ＰＩ−バス６
０へ送り出される命令のサイクルが書込みサイクルであ
るべき場合には、ＧＥＮＣＰＵ２０は、この時点で、書
込みサイクルに対応するデータをデータバス１７へ送り
出す。そこで、ＧＥＮＶＧＡ４０は書込みサイクルに対
応するデータを受信する。図２の１０５と１０６は、読
取りデータと書込みデータが高速ＰＩ−バス６０へ送り
出されるタイミングを示す。
を介してＧＥＮＶＧＡ４０へ送信した後、ＧＥＮＣＰＵ
２０はＰＳＴＡＲＴ＃信号を非活動化し、ＰＣＭＤ＃信
号を高速ＰＩ−バス６０へ送り出す。ＰＣＭＤ＃信号
は、ＰＩ−バスサイクルが進行中であることを指示す
る。図２は、ＰＣＭＤ＃信号のタイミングを１０３に示
す。さらに、ＧＥＮＣＰＵ２０により高速ＰＩ−バス６
０へ送り出される命令のサイクルが書込みサイクルであ
るべき場合には、ＧＥＮＣＰＵ２０は、この時点で、書
込みサイクルに対応するデータをデータバス１７へ送り
出す。そこで、ＧＥＮＶＧＡ４０は書込みサイクルに対
応するデータを受信する。図２の１０５と１０６は、読
取りデータと書込みデータが高速ＰＩ−バス６０へ送り
出されるタイミングを示す。
【００２２】ＧＥＮＶＧＡ４０が、ＧＥＮＶＧＡスペー
ス４０に対応するＧＥＮＣＰＵ２０により送信された全
ての命令を受信し、メモリ又はＩ／Ｏレジスタをロード
することによりサイクルを完了した後に、ＰＩ−バスサ
イクルは完了する。次に、ＧＥＮＶＧＡ４０は、ＧＥＮ
ＶＧＡ４０がＰＩ−バスサイクルのその部分を終了した
ことを指示するＰＲＤＹ＃信号を高速ＰＩ−バス６０へ
送り出す。すなわち、ＧＥＮＶＧＡ４０はそのサイクル
に含まれている全ての命令をＧＥＮＣＰＵ２０から受信
した後に、今度は、高速ＰＩ−バス６０がもはや使用中
ではないことをＧＥＮＣＰＵ２０に報知する。ＰＲＤＹ
＃信号のタイミングは図２に１０４として示されてい
る。ＧＥＮＶＧＡ４０からＰＲＤＹ＃信号を受信した
後、ＧＥＮＣＰＵ２０はＰＣＭＤ＃信号を非活動化する
ことによりＰＩ−バスサイクルを終結する。高速ＰＩ−
バス６０にＰＣＭＤ＃信号が存在していないことは、高
速ＰＩ−バス６０でサイクルが進行しないことを指示し
ている。従って、ＧＥＮＣＰＵは必要に応じて新たなＰ
Ｉ−バスサイクルを開始させることができる。
ス４０に対応するＧＥＮＣＰＵ２０により送信された全
ての命令を受信し、メモリ又はＩ／Ｏレジスタをロード
することによりサイクルを完了した後に、ＰＩ−バスサ
イクルは完了する。次に、ＧＥＮＶＧＡ４０は、ＧＥＮ
ＶＧＡ４０がＰＩ−バスサイクルのその部分を終了した
ことを指示するＰＲＤＹ＃信号を高速ＰＩ−バス６０へ
送り出す。すなわち、ＧＥＮＶＧＡ４０はそのサイクル
に含まれている全ての命令をＧＥＮＣＰＵ２０から受信
した後に、今度は、高速ＰＩ−バス６０がもはや使用中
ではないことをＧＥＮＣＰＵ２０に報知する。ＰＲＤＹ
＃信号のタイミングは図２に１０４として示されてい
る。ＧＥＮＶＧＡ４０からＰＲＤＹ＃信号を受信した
後、ＧＥＮＣＰＵ２０はＰＣＭＤ＃信号を非活動化する
ことによりＰＩ−バスサイクルを終結する。高速ＰＩ−
バス６０にＰＣＭＤ＃信号が存在していないことは、高
速ＰＩ−バス６０でサイクルが進行しないことを指示し
ている。従って、ＧＥＮＣＰＵは必要に応じて新たなＰ
Ｉ−バスサイクルを開始させることができる。
【００２３】ＰＩ−バス６０を利用することにより、い
くつかの利点が認められる。ＰＩ−バスサイクルの最短
サイクル時間は、標準システムバスを利用する既存のシ
ステムで見られる最短サイクル時間よりはるかに短い。
また、ＰＩ−バスサイクルの０待ち状態時間はシステム
バスサイクルの待ち状態時間より短い。ＰＩ−バスサイ
クルのもう１つの利点は、ソフトウェアドライバを実現
せずにビデオグラフィックスの性能が著しく向上するこ
とである。ＰＩ−バスを特徴とするシステムでは変形の
必要なく、互換性をもつあらゆるソフトウェアをランさ
せることができる。最後に、ＰＩ−バスサイクルプロト
コルはビデオグラフィックスアプリケーションのみに限
定されない。どのような高速周辺制御装置も、ＰＩ−バ
ス形プロトコルをシステム性能を向上させる手段として
利用することができるであろう。以上説明した本発明を
その開示の精神又は本質的特徴から逸脱せずに他の特定
の形態を具現化しても差支えないことは認められるであ
ろう。すなわち、本発明を上述の例の詳細な事項によっ
て限定すべきではなく、特許請求の範囲により規定すべ
きであることが理解される。
くつかの利点が認められる。ＰＩ−バスサイクルの最短
サイクル時間は、標準システムバスを利用する既存のシ
ステムで見られる最短サイクル時間よりはるかに短い。
また、ＰＩ−バスサイクルの０待ち状態時間はシステム
バスサイクルの待ち状態時間より短い。ＰＩ−バスサイ
クルのもう１つの利点は、ソフトウェアドライバを実現
せずにビデオグラフィックスの性能が著しく向上するこ
とである。ＰＩ−バスを特徴とするシステムでは変形の
必要なく、互換性をもつあらゆるソフトウェアをランさ
せることができる。最後に、ＰＩ−バスサイクルプロト
コルはビデオグラフィックスアプリケーションのみに限
定されない。どのような高速周辺制御装置も、ＰＩ−バ
ス形プロトコルをシステム性能を向上させる手段として
利用することができるであろう。以上説明した本発明を
その開示の精神又は本質的特徴から逸脱せずに他の特定
の形態を具現化しても差支えないことは認められるであ
ろう。すなわち、本発明を上述の例の詳細な事項によっ
て限定すべきではなく、特許請求の範囲により規定すべ
きであることが理解される。
【図１】制御信号線、アドレス線及びデータ線とは別個
のものとして示されているＰＩ−バスを伴う本発明の好
ましい実施例を具現化したマイクロプロセッサシステム
の機能ブロック線図。
のものとして示されているＰＩ−バスを伴う本発明の好
ましい実施例を具現化したマイクロプロセッサシステム
の機能ブロック線図。
【図２】本発明と関連する信号のタイミング線図。
１０ コンピュータシステム １１ システムバス ２０ ＧＥＮＣＰＵ ２１ レジスタＧＡＡＣＲ ２２ レジスタＧＡＢＣＲ ３０ ＧＥＮＩＯ ４０ ＧＥＮＶＧＡ ５０ ビデオメモリ ６０ ＰＩ−バス ８０ システムメモリ
Claims (3)
- 【請求項１】 システムバスと、前記システムバスに結
合する処理構成要素と、前記システムバスに結合する表
示構成要素とを有し、前記処理構成要素と前記表示構成
要素との間の情報の高速転送できるコンピュータシステ
ムにおいて、 前記処理構成要素及び前記表示構成要素により送受信さ
れるアドレス指定信号を前記システムバスを介して送受
信する手段と；前記処理構成要素及び前記表示構成要素
により送受信されるデータ信号を前記システムバスを介
して送受信する手段と；前記システムバスには存在して
いない制御信号を含む高速バスを介して、前記処理構成
要素と前記表示構成要素との間で直接的に制御信号を送
受信する手段とを具備しているコンピュータシステム。 - 【請求項２】 システムバスと、前記システムバスに結
合する処理構成要素と、前記システムバスに結合する表
示構成要素とを有するコンピュータシステムで、前記処
理構成要素と前記表示構成要素との間の情報の高速転送
方法において、 前記処理構成要素及び前記表示構成要素により送受信さ
れるアドレス指定信号を前記システムバスを介して送受
信し；前記処理構成要素及び前記表示構成要素により送
受信されるデータ信号を前記システムバスを介して送受
信し；前記システムバスには存在していない制御信号を
含む高速バスを介して、前記処理構成要素と前記表示構
成要素との間で制御信号を直接に送受信する高速転送方
法。 - 【請求項３】 システムバスと、前記システムバスに結
合する処理構成要素と、前記システムバスに結合する表
示構成要素とを有するコンピュータシステムにあって、
前記処理構成要素と前記表示構成要素との間の情報の高
速転送方法において、 ａ）前記処理構成要素により受信される命令をシステム
メモリから受信し、 ｂ）前記命令の宛先アドレスを確定するために、前記処
理構成要素によって前記命令を復号し、 ｃ）前記処理構成要素によって開始信号を発生し、前記
開始信号を前記高速バスへ送り出し； ｄ）前記表示構成要素に対応する指令を、前記処理構成
要素によって、前記処理構成要素と前記表示構成要素を
結合する前記高速バスへ送り出し； ｅ）前記処理構成要素から前記表示構成要素によって前
記開始信号を受信し、前記表示構成要素によって前記高
速バスを選択し； ｆ）高速バスサイクルが進行中であることを指示する使
用中信号を、前記処理構成要素によって、前記高速バス
へ送り出し； ｇ）前記処理構成要素から前記指令を受信し、前記命令
を完了した後、前記表示構成要素が前記指令及び前記命
令を終了したことを指示する作動可能信号を、前記表示
構成要素によって、前記高速バスへ送り出し； ｈ）前記表示構成要素により送信された前記作動可能信
号を受信した後、前記処理構成要素によって前記使用中
信号を非活動化することにより、前記高速バスサイクル
を完了する高速転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73602691A | 1991-07-25 | 1991-07-25 | |
| US736026 | 1991-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214945A true JPH06214945A (ja) | 1994-08-05 |
Family
ID=24958195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218789A Pending JPH06214945A (ja) | 1991-07-25 | 1992-07-27 | コンピュータシステム及び情報の高速転送方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5471672A (ja) |
| JP (1) | JPH06214945A (ja) |
| GB (1) | GB2258069B (ja) |
| HK (1) | HK153895A (ja) |
| TW (1) | TW305965B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009516A (en) * | 1996-10-21 | 1999-12-28 | Texas Instruments Incorporated | Pipelined microprocessor with efficient self-modifying code detection and handling |
| US6055583A (en) * | 1997-03-27 | 2000-04-25 | Mitsubishi Semiconductor America, Inc. | DMA controller with semaphore communication protocol |
| US6118462A (en) * | 1997-07-01 | 2000-09-12 | Memtrax Llc | Computer system controller having internal memory and external memory control |
| US6057862A (en) * | 1997-07-01 | 2000-05-02 | Memtrax Llc | Computer system having a common display memory and main memory |
| US7096497B2 (en) * | 2001-03-30 | 2006-08-22 | Intel Corporation | File checking using remote signing authority via a network |
| US7015919B1 (en) * | 2002-01-08 | 2006-03-21 | Apple Computer, Inc. | Virtualization of graphics resources |
| US6809735B1 (en) | 2002-01-08 | 2004-10-26 | Apple Computer, Inc. | Virtualization of graphics resources |
| US6809736B1 (en) | 2002-01-08 | 2004-10-26 | Apple Computer, Inc. | Virtualization of graphics resources |
| US7768522B2 (en) | 2002-01-08 | 2010-08-03 | Apple Inc. | Virtualization of graphics resources and thread blocking |
| AU2003221976A1 (en) * | 2002-04-16 | 2003-11-03 | Tyco Healthcare Group Lp | Method and apparatus for anastomosis including an expandable anchor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| US4884197A (en) * | 1985-02-22 | 1989-11-28 | Intergraph Corporation | Method and apparatus for addressing a cache memory |
| US5193159A (en) * | 1986-09-24 | 1993-03-09 | Hitachi, Ltd. | Microprocessor system |
| US4811215A (en) * | 1986-12-12 | 1989-03-07 | Intergraph Corporation | Instruction execution accelerator for a pipelined digital machine with virtual memory |
| US5111423A (en) * | 1988-07-21 | 1992-05-05 | Altera Corporation | Programmable interface for computer system peripheral circuit card |
| US5121487A (en) * | 1989-02-21 | 1992-06-09 | Sun Microsystems, Inc. | High speed bus with virtual memory data transfer capability using virtual address/data lines |
| US5218677A (en) * | 1989-05-30 | 1993-06-08 | International Business Machines Corporation | Computer system high speed link method and means |
| US5079696A (en) * | 1989-09-11 | 1992-01-07 | Sun Microsystems, Inc. | Apparatus for read handshake in high-speed asynchronous bus interface |
| US5136580A (en) * | 1990-05-16 | 1992-08-04 | Microcom Systems, Inc. | Apparatus and method for learning and filtering destination and source addresses in a local area network system |
| US5243702A (en) * | 1990-10-05 | 1993-09-07 | Bull Hn Information Systems Inc. | Minimum contention processor and system bus system |
| EP0494056A3 (en) * | 1990-12-31 | 1994-08-10 | Ibm | Dynamically partitionable and allocable bus structure |
-
1992
- 1992-06-29 GB GB9213742A patent/GB2258069B/en not_active Expired - Fee Related
- 1992-07-23 TW TW081105821A patent/TW305965B/zh active
- 1992-07-27 JP JP4218789A patent/JPH06214945A/ja active Pending
-
1994
- 1994-09-02 US US08/300,368 patent/US5471672A/en not_active Expired - Lifetime
-
1995
- 1995-09-28 HK HK153895A patent/HK153895A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK153895A (en) | 1995-10-06 |
| GB9213742D0 (en) | 1992-08-12 |
| GB2258069A (en) | 1993-01-27 |
| TW305965B (ja) | 1997-05-21 |
| GB2258069B (en) | 1995-03-29 |
| US5471672A (en) | 1995-11-28 |
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