TW305965B - - Google Patents

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305965 Λ 6 η 6 經濟部屮央#準^工消设合作杜印奴 五、發明説明（1) 發明之範嚙 本發明係關於電腦系統方面。具體言之，本S明锋關於 具有匯流排架構之電腦糸统。 發明之背景 很多電腦系铳均經設計具有匯流排架構。此種電腦系统 一般具有連接至匯流排之處理姐件。其他系统姐件一般亦 連接至匯流排。此種其他姐件包括之顯f姐件例如為vq a 及視頻le憶器，输出入（i / ο)姐件，系統記憶器及健存装 置，其他經由匯流排可接達之處理姐件之裝置。一種此種 電腦系統為IBM個人電腦 （PC)，且係由妞約Armonk IB Μ公司所製造。 為能對電腦糸統之使用者顯示資訊，此電腦糸躲I能產 生霞麗ϋ.及將影像產左黎眼示裝置上。產生可顯示影像 之一典型裝置為於視頻記憶器中產生影像之位元映像η位 元映像為一位元記憶元件之陣列，此記憶元件陣列與典型 視頻幂上之像素陣列相對應。調處位元映像以產生視頻影 像之方法為本行技術中热知之技術。 在先前具有處理姐件及與匯流排相連接之顯示狙件之電 腦系统中，一般係由理姐件負擔大部分產生供顯示姐件 顯示之(位元映t。除去產生位元映像外，處理姐件箱將位 元映像經由較慢之匯流排於sm件與m搏記億器之間往 返轉移。因此|在決定電腦系统中一項特定應用性能時· 匯流排速度為一重要因素。其他彰響此等電腦糸統性能之 (請先閲讀背而之注意亊項再堝寫本7; 本紙張尺度边用中a國家標毕(CNS)«F4規怙（210x297公龙） 81. 7. 20.000¾ (II) 305965 五、發明説明（2) · 因素包括⑴處理姐件速度，⑵資料匯流排寬度，⑶於顯示 |姐件（V G A )與視頻記憶器之間往返轉移資枓之時間。 在先前技術方法中，已有數種可用以改變匯流排導向之 電腦系统中視頻圖形應用之性能。此等方法包括⑴產生t 解除處理姐件之視頻記憶器之任務負擔及產生與 轉移位元映像*⑵使用二-重腺-出入埠視頻動跋《機存取_記 億LDR.AK)而非單一输出入埠DRAM實施視頻記憶，⑶使用萆 一输出入埠K實施液頻記® *但於視頻姐件内部使用視頻 資料緩衝器及更複雜之仲裁順序，Μ對處理姐件提供更頻 繁之視頻記憶存取。於後文中將對於每一種此種先前技術 加以說明。 就第一種使用特別視頻硬體之方法言，太多數Β形乳處 m屑敗tt羯。根據此種系统，處理姐件僅將一命令字 寫入圖形副處理器，副處理器再調處視頻記憶並按照處理 姐件指示產生視頻影像。然而此種系统實施時化費很高， 因為需要額外姐件（例如圖形副處理器及支援硬體）。此 方法之另一缺點為需寫入大i软體驅動程式，以便現有軟 體可於装備有此棰副處理器之機器上執行。再者，使用副 處理器可使電腦系统不能與現有姐件配合。 n.. ~M m .重舅出人埠dr am之先前技術方法亦為一種 經濟部屮央標準局C3C工消价合作杜印^ 化費較高之選擇。根據此種糸统，顯示姐件連接至視頻記 憶器之一输出入埠，而處理姐件連接至第二記憶输出人増 。接達視頻記憶器之處理姐件之數目因此需增加。除去較 高成本外，此方法尚有另外缺點，即需要額外之理輯>乂重 4 81. 7. 20.000張⑻ (請先閲請背而之.注意事項#填窍本7、 本紙法尺度边用中a a家榀準(CHS)甲4規岱（210x297公*) 305965 Λ 6 Π 6 經濟部屮央標準而貝工消许合作社印31 五、發明説明（5) H定1边竄抖之格式。 $ Ξ捶改菩視頻圖形應用之性能之方法為-於顥H件冉- 部使甩t播;要.料进JR-戴及—更滋農之j中裁順序.以使視頻記................ 谭—番更H接名處厘姐件。在此種方式下，故可使用化費 較為少之單一出入埠DRAMK為視頻記憶器使用。此方法之 總體性能仍受特定電腦系铳之匯流排定時頻寬之限制。因 此’此方法無法達到性能之顯著增加。 因此有需要一較佳装置，Μ供於處理姐件，顯示姐件， 視頻記憶器之間之.通信，以縮短視頻記憶器及输出入存取 時間，因此減少或消除匯流排韓爭。 發明之簡述 本發明提供一種装置及方法，用μ笔證季腦糸m連 m形匯流排。此棰高迪画形歷流排*在無_嫌額外姐件或軟 ... ·" —· ·. SS驅動程式情況下，可增強匯流排専向之電腦系铳中之視 頻圖形應用。 較佳具體實例之霉腦系統龟1二_攘玄凰篇件 (LEJWHJ，此姐件利用一資料匯流排連接至一置一晶片输出 入單位G E N I 0 ，一I —晶片鲺形介.面&迎)^六。一系统記憧 器連接至GENCPU及一視頻記憶器連接至GEHVGA。GEHCPU亦 經由一高速匯流排（ΡΊ-bus)連接至GENVGA。 可經由高速Pi-bus將GENCPU與GEHVGA，連接，绅此辑頻…. 圖形指令可直接GEffCPU連接至GENVGA，因此消除與較慢標 準系铳_流排線路相關之延遲。藉利用Pi-bus，GENCPU能 (請先閲讀背而之注意事項#碼寫本_ 裝< 線- 本紙張尺度Λ用中S國家樣準（CNS)T<1規怙（210x297公;《：) 81. 7. 20.000^(11) Λ 6 η 6 經濟部屮央櫺準局貝工消ftv合作杜印¾ 五、發明説明U ) 與GEN VGA通信·而無需將指令置於較為癱擠之系统匯流排 上。 ...r^' 收一位址•將此位址解碼，使用其暫存器*決定目標位址 是否與GENVGA相對應。如果目標位址與GEHVGA空間相對應 办如果Pi-bus被敢動，GEHCPU即啟動-Pi-bus擇期_。 GENCPU指示周期情況指示（是否此周期為一输出入或記憶 周期及是否其為一讀或寫周期）及將指令置於將GEHCPU與 GENVGA相連接之高速Pi-bus上。GENCPU亦產生一開始信號 ，PSTART#以指示Pi-bus周期之開始。 GENVGA監督來自GENCPU之信號，當接收到來自GENCPU之 信號時，即將输入之指令解碼及賁施所收到之指令。 GENCPU送出一 PCMDI»命令K指示Pi-bus周期正在進行。當 GENVGA完成其Pi-bus周期之部分後，GENVGA發出一 PRDY# 信號送回GENCPU。GENCPU藉使PCMD#信號停止而完成其 Pi-bus周期。 圖式之藺述 圖1為具體實施本發明之微處理器糸統之一功能方塊圖 ，所顯示之Pi-bus係與控制，位址及資料埭分開。 圖2為與本發明有闞之信號之定時圖。 較佳具體實例之詳述 本發明提供一種實施高塽圖形匯流排之装置與复拷以供 腦系统之用。於下述說明中，說明很多具賭细節，俾便對 (請先閲請背而之注意事項再填寫本， 裝- 訂· 線· 本紙法尺度边用中a S家標準（CNS) T4規格（2]0χ2ί}7公徒） 81. 7. 20,000^ (j|) 305965 五、發明説明（5 ) 本發明有透徹瞭解。然而對於在此種技術中已有一般热練 人士言，此等具體细節無箱加以使用以實施本發明。在其 他實例中，热知之结構•電路’匯流排議定則未詳细示出 ，如此方不會使本發明特點變為棋糊不清。 現參看圖1 ，本發明之電腦系統之一較佳具體實例於 圖中示出。於此較佳具體實例中’電腦系统10包括一 3 8 6 T M S L ^處理器’其係由Intel公司製造*此公司亦為 本發明之受譆人。此種需腦系統輿IBMtm PC AT傾人電腦相 容。氣統1〇每括玉一主要次糸铳姐件’定名為沿以CP』….20 ，GENI0 30， GpNVGA 40。 GENCPU 20 與 GENI0 30之姐 合，但此姐合無本文中所掲示之改良之處，可自Intel公 司獲得，其產品名稱為386TMSL微處理器Superset 。 GENCPU 20為一擴充之，處理组件；，包括一處理$_，一記 -- __.------- 憶控制器•一快取記憶控制器•歴流排控鄉遍輯*線路緩 衝器。一系铳記憶80連接至GENCPU 20 。系统記憶80主要 包括動態随機存取記憶（DRAM)装置。 GENI0 30為一單一晶片输出入單位，其包括平行埠，二 重串列埠，即時時鐘單位，二重可程式化中斷控制器，二 •重可程式化定時器，二重直接記憶存取控制器及一記憶映 像器。GENI0 30亦包括供GENCPU 20使用之可程式化暫存 、器，Μ命令GENI0 30實施不同功能。 經濟部中央榀準局只工消奸合作杜印5i (請先閲請背而之注意事項再Aa寫本，： ，GEHVGA 40為一單一晶片顯示姐件，其包括一圖形介面 ί及一視頻記憶控制器。視頻記憶控制器連接至GEHVGA 40 。視頻記憶50實質上包括DRAM装置。GENVGA 40亦包括供 本紙張尺度边用中困Η家楳iMCNS)甲Ί規格（210X297公龙) 81. 7. 20.000张（II) 經濟部屮央櫺準而3工消价合作社印奴 Λ fi ___Β 6 _ 五、發明説明（6 ) GENCPU 20使用之可程式化暫存器，Μ命令GENVGA 40實 施各種不同功能。 GENCPU 20 ，GENI0 30，GENVGA 40 係經由系统匯流排 11彼此通信及與其他系统组件通信（例如擴充槽*鍵盤控 制器，磁碟控制器等）。於此較佳具體實例中，系统匯流 排11為AT相容歴流排。此種匯流排為此種技藝中所熟知。 於本發明中，GENCPU - 20音餿由高速匯流排6 0而運ΊΤ至 GENVGA。此高速匯流排60 (亦稱作Pi-bus)係設於 GENCPU 20與GENVGA 40之間·用以改菩視頻記憶及1〇存 .· - ·-. 取時間，因此消除匯流排11上之「匯流排瓶頸」。此匯流 排可使視頻資料以高速移入及移出視頻記憶。因此於IBM PC上執行之視頻圚形應用程式應用於本發明時，將會有改 良之性能。在利用Pi-bus議定時無需特別软體。園1顯示 GEHCPU 20 與 GEHVGA 40 之間之 Pi-bus介面。Pi-bus議定 將於後文中說明。 f在大多數現有系统中，處理姐件係經由例如AT Bus之糸 统匯流排11而與顯示姐件通信。然而根據本發明之新穎架 構，GEHVG A共用PC系铳匯流排11之資料及位址線，除去接 收正常条铳匯流排11之控制信號外，尚接受Pi-Bus 60之 If信號^Pi-Bus 60上提供之個別信號括下述：一啟始 信號（W P S T A R T #表示）一命令信號（以p C M D #表示）， 一記憶或I/O存取型信號（KPMI0#表示），一讀取或寫 入存取型信號（以PWR#表示），一備妥信號（MPRDY#表 (請先閲讀背而之注意事項#蜞寫本Ty 本紙張尺度边用中《«家《MMCNS) Ή規格（210x297公：¢)

81. 7. 20.000张（W

五、發明説明（7) (請先閲讀背而之注意事項#堝寫本7 示）。此等Pi-Bus信號係用以控制資料自GENCPU 20與 GENVGA 40之間來往之控制’而無需使用系铳匯流排線路 。此等Pi-Bus信號之順序將於下節中說明並於圖2中之定 時圖中例示。 GENCPU包括二暫存器，以GAACR 21及GABCR 2.2表不’此 二暫存器係用以啟動Pi_Bus 60 。暫存器GAACR 2JJB Η峰 存視頻記憶之m梦址。暫存f GABCR...._?1里儲存視踔緊 憶之終止位址。暫存器21及22共同界定視頻記憶中位址空 —-------------------------------—......... ^_.·—·· 間。此二暫存器GAACR 21及GABCR 22亦包括一位元Μ啟用 Pi-Bus。此位元必須設定以啟用Pi-Bus，俾使Pi-Bus周期 能送至視頻記億範圍。因此當_令由GENCPU 20取得並且 執行時，與每一指令相關之位址，可與由暫存器GAACR 21及GABCR 22界定之位址空間相比較。如果一指令包括由 此二暫存器界定而且位於視頻記憶範圍内之一位址’及如 果Pi-Bus位元被啟用，則Pi-Bus被啟用以直接至視頻記憶 中存取，因而使GENCPU 20直接發出位址信號至GENVGA 40 。由GENCPU 20直接達視頻記憶，可由PI-BusM高於 經沭部屮央樑準局β工消"合作社印31 系统匯流排11所提供之速度完成。一旦Pi-Bus 60被啟用 • GENCPU 20及GENVGA 40即產生信號供所有接逹 GENVGA 40中之視頻記憶或_出人暫存器之用。Pi-Bus信 號之定序說明如下。 GENCPU 20自系铳記憶80之取得及執行指令之正常流程 中取得一输入/输出或記憶存取指令。每一输入/输出或 記憶存取指令包括一作業碼部分及位址部分。作業碼 9 - 本紙張尺度边用中88家楳準（CNS)T4规格（2]0Χ297公货） 81. 7 . 20.000¾ (II) 經济部屮央榀準^A工消"合作杜印奴 Λ 6 _ _Π6_ 五、發明説明（8) ' (opcode)對一特定位址之資料實施特定之操作。視頻記憶 中之資料可以此種方式調處。 於取得一输入/输出或記憶存取指令之後，GENCPU 20 將此指令解碼*俾決定指令之目標位址。此目標位址告知 GENCPU作業碼將予實施之位址。GENCPU然後使用GENCPU 20暫存器GAACR 21及GABCR 22比較目檷位址。如果此目標 位址相應於暫存器GAACR 21及GABCR 22中所程式規晝之 GENVGA空間40，及如果Pi-Bus 60被啟用，則GENCPU 20 啟始一 Pi-Bus周期。如果位址並非位於由GENCPU 20之暫 存器GAACR 21及GABCR 22所界定之GENVGA範圍中，則指令 v即置於系统匯流排11之上。 為能啟始一 Pi-Bus 60周期，GENCPU 20產生圖2中所 示之有如PSTART #102之啟始信號。此PSTART信號然後由 GENCPU置於高速Pi-bus 60之上。因此，GENCPU 20能送 控制信號直接至GENVGA 40 ，而無需使用系统匯流排11。 GEHVGA 40使用PSTAIU之下降邊緣Μ鎖住位址及狀態信號 0 了旦G Ε N C P U放始一 Ρ I - bus周期，GENCPU 20產生相應於 GENVGA 40之一 VGACS指令及將此指令之位址置於 Pi-bus 60之上。GENCPU 20亦指示其置於高速Pi-bus 60上之指令周期之狀況。GENCPU 20指示指令之周期是否 為一I/O或記憶周期（ΡΜ/Ι0#)或是否為一讀出或寫入周期 (PW/Rtt)。此等事件之定序經顯示於圖2中101處。 GENVGA 40就GENCPU 20所送出之信號監督高速 (請先閲誚背而之注意事項#蜞窍本7- - 10 - 本紙张尺度边用中a國家楛準（CNS)T4規格（2丨0X297公釐） 81. 7 . 20.000ik(H) 經濟部中央櫺準局CX工消作合作社印览 Λ 6 _ η 6 _ 五、發明説明（9) · Pi-bus 60 。當GEHVGA 40接收指示Pi-bus周期啟始之 P S T A R T #信號時，G Ε Μ V G A 4 0選擇高速P I - b u s 6 0 °於選 擇Pi-bus 60時，GENVGA 40接收來自高速Pi-bus 60之 控制信號及來自系铳匯流排11且對應於GENVGA空間40之位 址信號及資料。GENVGA 40經由高速Pi-bus 60接收來自 GENCPU 20之指令之後，即檢査此指令，俾便決定自 G E N C P U 2 0經高速P I - b u s 6 0發出之指令周期是否為一 I/O或記憶周期及是否為一讀出或寫入周期。 GENCPU 20經高速Pi-bus 60發出PSTART#信號至 GENVGA 40之後*即停止PSTART#信號及將一 PCMD#信號 置於高速Pi-bus 60之上。此PCMDU信號指示一 Pi-bus 周期正在進行。圖2於 103處例示PCHD#之定時。此外， 如果由GENCPU 20置於高速Pi-bus 60上之指令周期係為 寫入周期，則GENCPU 20於此時迫使對應於寫入周期之資 料置於資料匯流排之上。GEH VGA 40然後接收對懕於寫入 周期之資料。圖5於105及106處例示何時讀出及寫入資料 置於高速Pi-bus 60之上。 當GEHVGA 40業已收到由GENCPU 20所送出之全邡對應 於GENVGA空間40之指令及藉載人記憶或I/O暫存器而完成 此周期時· Pi-bus周期即完成。GENVGA 40此時將PRDYII 信號置於高達Pi-bus 60上，指示GEHVGA 40樂已完成其 PI-bus周期部分，此即GENVGA 40業已收到全部包括於比 周期中來自G E N C P U 2 0之指令及現在通知G E H C P U 2 0高速 Pi-bus 60不再忙碌。PRDYI♦信號之定時顯示於圖2之 (請先閲讀背而之法意事项孙填窍本_ 裝- - 11 - 本紙张尺度边用中a 8家棕準（CNS) T4規格（210x297公釐) 81. 7. 20.000^ <'·) 305965 Λ 6 η 6 五、發明説明（10) 1 0 4 處。 GENCPU 20接收到來自GEHVGA 40之PRDYtt信號後， GENCPU 20即停止PCMD#信號，因而終止Pi-bus周期。於 高速Pi-bus 60上無PCMD#信號即表示於高速Pi-bus 60上 無周期進行。因此GENCPU可依裔啟始一新的Pi-bus周期。 由於使用PI-bus60 ，可發現有数種優點。Pi-bus周期 之最小周期時間，較之使用摞準系统匯流排之現有系铳有 遠為較快之最小周期時間。同樣，PI-bus周期之零等待ί狀 態時間較系統匯流排周期之等待狀態時間為短。 PI-bus周期之另一優點為在無需軟體驅動程式實龜请^ TU圖I性能直顧著增_。所有相容软體均可在無需修 改情況下於具有Pi-bus之糸統上實施。最後PI-bus周期議 定不僅限於視頻圖形應用。任何快速邊控制器均可使用 Pi-bus型協定用為增進系统性能之手段。 可認知者，上述之發明，在不背離本文所掲示之精神或 主要特點之情況下’可以其他特定形式實施。因此可瞭解 者，本發明不受前述例示性细節所限制，而係由所附申請 專利範圔所界定。 經濟部屮央檁準，^工消奸合作杜印5i 2 11 本紙張尺度逍用中國Η家楳準（CNS)甲4規怙（210x297公龙） 81. 7. 20.〇〇〇iMH)

Claims (1)

1. 六、申請專利苑ffl 7 77 7 ABCD

   L —種用於一電腦系統中之改良装置，此電腦系統具有一 耦合至一系統匯流排最少三個元件，一處理姐件連接至 該匯流排，一顯示姐件連接至該糸統匯流排，及一稱合 至該系铳匯流排之第三元件，該改良裝置用為該處理姐 件與該顯示姐件之間之資訊之高速轉移’此改良装置包 括： 經由該糸統匯流排送出及接收位址信號之裝置’此等位 址信號係藉該處理姐件，該顯示姐件及該第三元件而送 出及接收； 經由該系统匯流排送出及接收資料信號之裝置’此等資 料信號係藉該處理組件，該顯示姐件而及該第三元件送 出及接收；及 用以經由該系統匯流排而在該處理元件，該顯示元件及 該第三元件之間傳送及接收控制信號之第一裝置；及 於該處理姐件及該顯示姐件之間，經由一高速匯流排直 接送出及接收控制信號之第二裝置，該高速匯流排包括 不出現於該糸統匯流排上之控制信號。 2 根據申請專利範圍第1項所述之改良裝置，其中該處理 組件包括暫存器，用以界定是否输入指令之目標位址相 懕於與該顯示姐件相應之位址。 a 根據申請專利範圍第1項所述之改良裝置，其中該處理 姐件包括用Μ發出命令K其經由該高速匯流排而送至該 顥示姐件之装置。 4 根據申請專利範圍第1項所述之改良装置，其中該處理 Τ4(210Χ297 公 a) ..........................................¾...............................玎..............................疼. (請先閲讀背面之注意事項再填寫本頁) ABCD 六、申請專利苑圍 姐件包括用以指示對懕於該顯示姐件之一指令周期是否 為一输入/输出或記憶周期。 5. 根據申請專利範圍第4項所述之改良裝置，其中該處理 姐件另外包括用以指示該指令周期是否為一讀出或寫入 周期。 6- 根據申請專利範圍第1項所述之改良裝置，其中該顯示 組件包括用K就來自該處理組件之命令監督該高速匯流 排之装置及用以經由該高速匯流排W應該等命令及該等 指令之装置。 7. 一種用Μ於一電腦系統中之處理姐件與顯示姐件之間高 速轉移資訊之方法，此電腦系統具有至少三個裝置耦合 至一系統匯流排* 一處理姐件連接至該糸統匯流排及一 顯示組件連接至該系統匯流排，及一第三装置耦接至該 系統匯流排，該方法包括Μ下步驟： 經由該糸統匯流排發出及接收位址信號·該等位址信號 由該處理姐件及該顯示姐件及該第三裝置發出及接收； 經由該系統匯流排發出及接收資料信號，該等資料信號 由該處理組件及該顯示姐件及該第三裝置發出及接收； 於該糸統匯流排上在該處理姐件，該顯示組件及該第三 装置間發出及接收控制信號；Κ及 於該處理組件及該顯示姐件之間*經由高速匯流排直接 發出及接收控制信號，該高速匯流排包括不出現於該糸 V 統匯流排上之控制信號。 (請先閲讀背面之注意事項再填寫本頁) -装· •訂· •線· __- ?- Τ4(210χ297 公 a) A7 B7 C7 ___D7_ 六、中彷專利範® a 根據申請專利範圍第7項所述之方法，包括決定是否输 入指令之目標位址對應於相應於該顯示姐件之一位址之 步驟，此決定步驟係由該處理姐件實施。 a 根據申請專利範圍第7項所述之方法，另外包括啟用經 由該高速匯流排傅输至該顯示組件之命令之步驟，該啟 用步驟係由該處理姐件實施。 ία 根據申請專利範圍第7項所述之方法，另外包括指示是 否對應於該顯示姐件之指令周期為一械入/輸出或記憶 周期之步驟，該指示步驟由該處理姐件實施。 1L 根據申請專利範圍第項所述之方法，包括指示是否該 指令周期為一讀出或寫入周期之步驟*該指示步驟由該 處理姐件實施。 12. 根據申請專利範圍第7項所述之方法，包括就來自該處 理組件之命令監督該高速匯流排及經由該高速匯流排響 應該等命令之步驟，此監督步驟由該顯示組件實拖。 13. —種用Μ於一電腦系統中之處理組件與顯示姐件之間高 速轉移資訊之方法，此電腦系铳具有一系統匯流排* 一 處理組件連接至該系統匯流排及一顯示組件連接至該系 統匯流排*該方法包括Κ下步驟： (a) 接收來自系統記憶之指令，此指令由該處理組件所 接收； (b) 將該指令解碼以便決定該指令之目標位址*該指令 由該處理姐件解碼； (〇 比較該指令之目標位址，使用暫存器界定該顯示元 ..........................................^...............................玎............................線 (請先閲讀背面之注意事項再填寫本頁) T4(210X297 公沒） 305965 ABCD 六、申請專利範® 件之空間範圍，該目標位址由該處理元件所比較； <d) 假如該目標位址並不如於該暫存器中程式化般對應 於該顯示元件空間範圍，該指令由該處理元件置於 該系統匯流排上； <e> 產生一啟始信號及將此啟始信號置於該高速匯流排 上，如果該目標位址如於該暫存器程式化地對應於 該顯示元件空間範圍，該高速匯流排即連接該處理 元件及該顯示元件，該啟始信號由該處理組件所產 生； (f) 在該啟始信號已置於該高速匯流排上之後5將對應於 該顯示姐件之一命令置於該高速匯流排上，該命令 由該處理姐件置於該高速匯流排上； ® 接收來自該處理姐件之該啟始信號及選擇該高逮匯 流排，該啟始信號由該顯示姐件所接收，該高速匯 流排由該顯示姐件所選擇； (h) 將一忙碌信號置於該高速匯流排上，Μ指示一高速 匯流周期正在進行，此忙碌信號由該處理姐件置於 該高速匯流排上； (i) 於接收該等命令及達成來_自該處理組件之指令之後 ，將一備妥信置於該高速匯流排上，以指示該顯示 姐件完成該等命令及指令，該備妥信號顯示姐件置 於該高速匯流排上；Μ及 (j) 於接收由該顯示姐件所發出之備妥信號之後，藉停 (請先閲讀臂面之注意事項再瑱寫本页) T4C210X297 公龙） 4 7 7 7 7 ABCD 六、申汴專利範® 止該忙碌信號而完成該高速匯流排周期*此忙碌信 號由該處理组件而使之停止。 14. 根據申請專利範圍第13項之步驟（f>所述之方法，另外包 括以下步驟： (a) 將對應於該顯示姐件之指令置於該高速匯流排上； 該指令之位址藉該處理姐件而置於該糸统匯流排上 9 <b) 指示是否對懕於該顯示姐件之指令係為一输入/输 出或記憶指令及是否該指令為一讀出或寫入指令* 該指示步驟係由該處理組件所實施。 1& 根據申請專利範圍第1S項之步驟®所述之方法*另外包 括K下步驟： ⑻ 檢查由該處理姐件經由該高速匯流排所發出之指令 ，K便決定該指令是否為一输入/输出或記憶指令 ，該指令係由該顯示姐所檢査； <b) 檢査由該處理姐件經由該高速匯流排所發出之指令 *以便決定該指令是否為一讀出或寫入指令，該指 令係由該顥示姐件所檢査； 16. 根據申請專利範圍第I3項之步驟（h)所述之方法，另外包 括之步驟為如果該指令為一寫入指令時，該處理姐件將 對應於寫入指令之資料置於該高速匯流排上。 ..........................................¾..............................5T..............................疼 (請先閱讀背面之注意事項再填寫本頁) 甲 4(210X297 公芨）