JP2001109656A - メモリ協働型データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリと協働するデータ処理用の装置の設計
を容易にし、内部アドレスに基づいて、所望のメモリの
ために最適な制御信号を生成する。 【解決手段】 例えばＭＰＥＧ復号化のようにメモリと
協働するデータの処理が以下のような特徴を有してい
る。プロセッサは、論理要求を生成する。この論理要求
は、データ群に共通する少なくとも１つの特徴を定義す
る。アドレス処理回路は、論理要求に基づく物理要求を
生成する。この物理要求は、データ群に関係する目折り
のアドレスを定義する。メモリインターフェースは、物
理要求に基づいて、メモリとプロセッサとの間のデータ
群の転送を行なう。このようにして、どのようにしてど
こでデータが処理されるのか、または、処理されていた
のかを知る必要がなく、そのデータはメモリ内に保存さ
れる。このことは、データ処理装置、特にこれらの装置
の関連装置の設計を促進する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに協働する
データ処理装置に係り、特にこのことを目的とするメモ
リへのアドレスの仕方に関するものである。本発明は、
例えばＭＰＥＧ復号化器（ＭＰＥＧは動画像専門家グル
ープの頭文字である）に用いることができるものであ
る。

【０００２】

【従来の技術】プロセッサは、処理されるべきデータを
読み出し、予め処理されたデータを書き込むために、メ
モリインタフェースを介してメモリにアクセスすること
ができる。このプロセッサは、前記メモリインタフェー
スに対する内部アドレスを転送できる。この内部アドレ
スという手段により、このメモリインターフェースは、
このメモリのための適切な制御信号を生成する。これら
の制御信号は、内部アドレスに対応する特定のメモリセ
ルを活性化させている。

【０００３】一例としては、この内部アドレスは、１８
ビットＡ［１７：０］を備えているものと仮定する。Ｄ
ＲＡＭ−ＦＰＭタイプのメモリ用には、メモリインタフ
ェースは、上位９ビットＡ［１７：９］からのページ番
号と、下位９ビットＡ［８：０］からのコラム番号と、
を生成する。ＳＲＡＭタイプのメモリ用には、メモリイ
ンタフェースは、最下位ビットの後に５ビットＡ［５］
からのバンク選択と、上位６ビットＡ［１７：１８］か
らのページ番号と、下位６ビットＡ［８：０］からのコ
ラム番号と、最後の最下位ビットの後に７番目のビット
Ａ［７］からの偶数／奇数選択と、下位５ビットＡ
［４：０］からの６４ビットワード選択と、を生成して
いる。

【０００４】上述したようなメモリインタフェースのた
めに、プロセッサは、ＤＲＡＭ−ＦＰＭまたはＳＲＡＭ
のように用いられるメモリタイプとは独立して、常に同
一の通信モード、内部アドレスを用いている。メモリと
協働するこのようなデータ処理方法は、ヨーロッパ特許
出願公開番号０，７９３，３９０号（代理人整理番号Ｐ
ＨＦ９６５１７）の下に既に開示されている文献に見受
けられる。

【０００５】

【発明が解決しようとする課題】本発明の目的は、メモ
リと協働するデータ処理用の装置の設計を容易にするこ
とにある。

【０００６】この発明は以下の構成を考慮に入れてい
る。設計を容易にする１つの手段は、装置が１または複
数の装置のために既に設計されている１または複数のプ
ロセッサを用いることができることを実現することであ
る。例えば、この装置は、異なるメモリが同一のタイプ
のプロセッサを備えているとしても、装置が異なるメモ
リを用いるという意味では、それぞれ異なっていても良
い。これらの装置は、上述した従来技術にしたがった構
造を有しているものとして仮定しても良い。この場合、
原理的には、所望のメモリのために最適な制御信号を、
内部アドレスに基づいて、生成することができるメモリ
インタフェースを設計することは充分に満足できること
である。このように、原理的には、この設計はメモリイ
ンタフェースのみについて行なわれるべきである。

【０００７】しかしながら、他の装置のために既に設計
されていたプロセッサに基づいて、装置が設計されると
きには以下の問題が提起されるかもしれない。設計され
るべきこの装置が、他の装置とは異なるデータ格納方法
（scheme―スキーム―）を用いることが好ましい。異な
る格納方法は、異なる理由によっても好ましいかもしれ
ない。例えば、設計されるべきこの装置は、他の装置の
構造とは異なる構造の複数のプロセッサよりなるグルー
プを含むようにしても良い。２つのプロセッサがメモリ
の同一の区域を用いること、および、１または複数の区
域が用いられないこと、を避けることは賢明なことであ
る。設計されるべき装置と他の装置との間の差異は、動
作パラメータに関しては、異なる格納スキームが好まし
くなるためのその他の理由ともなり得るものである。例
えば、この装置がＭＰＥＧ復号化器であるとも仮定して
も良い。それぞれのタイプが独自のパラメータと動作モ
ードとを有する異なるタイプのＭＰＥＧ復号化である。

【０００８】従来技術によれば、異なる格納方法は、内
部アドレスの異なる生成を意味している。このことは、
この処理を変換することによってのみ達成可能である。
このように従来技術によれば、既に他の装置のために設
計されていたプロセッサに基づく装置の設計は、設計さ
れるべきこの装置が他の装置によって利用される格納方
法とは異なる格納方法を利用することが望ましい場合に
は、これらのプロセッサの変形を求めることになる。

【０００９】

【課題を解決するための手段】本発明によれば、メモリ
に協働するデータの処理が以下のような特徴的な構成を
有している。プロセッサは論理要求を生成する。この論
理要求はデータ群に共通する少なくとも１つの特性を定
義する。アドレス処理回路は、前記論理要求に基づいて
物理要求を生成する。この物理要求は、前記データ群に
関連するメモリアドレスを定義する。メモリインターフ
ェースは、前記物理要求に応じて前記メモリと前記プロ
セッサとの間における前記データ群の転送を行なう。

【００１０】このように、本発明によれば、前記プロセ
ッサが、データに共通する１または複数の特徴に支援さ
れて、特定のデータ群を表示する。例えば、本発明によ
れば画像処理装置のプロセッサが「連続する画像におけ
る第１０行目の色のサンプルを、どうか私に提供して欲
しい」というように表示しても良い。このアドレス処理
回路は、メモリがこれらのサンプルを保存するアドレス
を定義する物理要求へと論理要求を変形させている。し
たがって、プロセッサは、メモリがこれらのサンプルを
どこにどのようにして保存するのかを表示する必要がな
くなる。本発明によれば、プロセッサは格納方法によっ
て影響されることがなく、異なる格納方法を用いている
異なる処理装置内でそれが用いられ得るために、変形さ
れる必要がなくなる。したがって、この発明は設計を容
易にしている。

【００１１】

【発明の実施の形態】以下、添付図面を参照しながらこ
の発明を詳細に説明する。以下の説明は参照符号に関連
している。同一の構成要素は、全ての図面において同一
の参照符号を用いている。複数の同一構成要素は、単一
の図面に表されている場合もある。この場合、符号は同
一の構成要素間での識別を可能にするために参照番号に
添え字が付されている。符号や添え字は説明の便宜上省
略される場合もある。これは詳細な説明でも特許請求の
範囲の定義でも両方に適用する。

【００１２】図１は、信号処理装置を示している。この
装置は、集合的なメモリＳＤＲＡＭと、メモリインター
フェースＩＮＴと、および３つの信号処理ユニットＢ
１，Ｂ２およびＢ３とを備えている。これらの信号処理
ユニットは、以下単に「ユニット」として説明する。各
ユニットＢは、プライベート読み出しバスＢＢＲとプラ
イベート書き込みバスＢＢＷとを介してメモリインター
フェースＩＮＴに接続されている。各プライベート読み
出しバスＢＢＲと各プライベート書き込みバスＢＢＷと
は、所定のユニットＢに表示されている。メモリインタ
ーフェースＩＮＴは、集合的なバスＢＭを介して集合的
なメモリＳＤＲＡＭに接続されている。

【００１３】信号処理装置の一般的な動作は、以下のよ
うにして行なわれる。要求に基づいて、ユニットＢが処
理され、かつ、集合的なメモリＳＤＲＡＭ内に格納され
るべきデータを受信する。これらのデータを処理してし
まってから、ユニットＢは、処理されたデータをメモリ
インターフェースＩＮＴを介して集合的メモリＳＤＲＡ
Ｍに供給する。メモリインターフェースＩＮＴは、種々
のユニットＢによる集合的メモリＳＤＲＡＭへのアクセ
スを制御している。

【００１４】メモリインターフェースＩＮＴは、２つの
基本的な機能を有している。まず最初に、このメモリイ
ンターフェースＩＮＴは、種々のユニットＢ間における
仲裁を集合的メモリＳＤＲＡＭへのアクセスレベルで行
なう。１つのユニットＢは、１回の動作で読み出しまた
は書き込みの何れかのために、集合的メモリＳＤＲＡＭ
にアクセスすることができる。これは、あるユニットＢ
はバースト（burst）モードにおいてのみメモリにアク
セスできることを意味している。第２に、読み出しの場
合に、メモリインターフェースＩＮＴは、集合的なメモ
リＳＤＲＡＭから供給されると共に特定のユニットＢの
ために略々安定したデータ列（ストリーム）として意図
されデータバーストを転送する。このデータ列は、この
ようにして、各々のプライベートデータ読み出しバスＢ
ＢＲを介してそのユニットＢに転送されている。書き込
みの場合には、メモリインターフェースＩＮＴは、所定
のユニットＢからの略々安定したデータ列を、集合的な
メモリＳＤＲＡＭ内の書き込まれるべきデータバースト
へと変換する。

【００１５】図２はメモリインターフェースＩＮＴの動
作を説明している。Ｔ（ＢＭ）は、集合的バスＢＭを介
して集合的メモリＳＤＲＡＭとメモリインターフェース
ＩＮＴとの間でのデータ転送を示している。Ｔ（ＢＢＲ
１），Ｔ（ＢＢＲ２）およびＴ（ＢＢＲ３）は、それぞ
れのプライベート読み出しバスＢＢＲ１，ＢＢＲ２およ
びＢＢＲ３を介して、メモリインターフェースＩＮＴと
ユニットＢ１，Ｂ２およびＢ３との間でのデータ転送を
それぞれ示している。Ｔ（ＢＢＷ１），Ｔ（ＢＢＷ２）
およびＴ（ＢＢＷ３）は、それぞれのプライベート書き
込みバスＢＢＷ１，ＢＢＷ２およびＢＢＷ３を介して、
メモリインターフェースＩＮＴとユニットＢ１，Ｂ２お
よびＢ３との間でのデータ転送をそれぞれ示している。

【００１６】データ転送Ｔ（ＢＭ）は、データバースト
ＤＢより構成されている。それぞれのデータバーストＤ
Ｂは、書き込みモードと読み出しモードの何れかにおけ
るユニットＢによる集合的なメモリＳＤＲＡＭの１回の
アクセス動作にしたがっている。ＤＢの後に挿入された
参照符号は、ユニットＢに対してバースト内のデータが
所属していることを表示すると共に、書き込み（Ｗ）ま
たは読み出し（Ｒ）のようにアクセスのタイプをも表示
している。例えば、ＤＢ１（Ｂ１／Ｒ）は、データバー
ストＤＢ１が、Ｂ１による読み出しモードにおける集合
的メモリＳＤＲＡＭへのアクセスに関与していることを
表示している。

【００１７】図２は、メモリーインターフェースＩＮＴ
が集合的なメモリＳＤＲＡＭから送られてきて特定のユ
ニットＢに所属しているデータバーストの「平滑化」を
行なっていることを示している。この図はまた、それと
は逆に、メモリインターフェースＩＮＴが、バースト
（データ圧縮）として集合的なメモリＳＤＲＡＭに前記
データを書き込むために、ユニットＢから受信したデー
タを時間集中させることをも示している。このように、
プライベート読み出しバスＢＢＲおよびプライベート書
き込みバスＢＢＷを介するデータの転送は、比較的低い
割合で行なわれている。したがって、このことは、プラ
イベート読み出しバスＢＢＲおよびプライベート書き込
みバスＢＢＷが、比較的狭い通過帯域を有すること、そ
の結果として、比較的小さい帯域幅を有することを可能
にさせている。これに関連して、バスの大きさが、この
バスによって転送されるデータの中に含まれるビット数
に必らずしも依存する必要がないことを注目すべきであ
る。例えば、１６ビットのデータは４ビットのワードに
分割可能である。このようにして、前記データは４ビッ
トのバスを介して４ワードのシーケンスの形式で転送さ
れ得ることになる。

【００１８】図３は、ユニットＢを示している。このユ
ニットＢは、プロセッサＰと、一般的な汎用アドレス処
理回路ＡＧＡと、を備えている。このプロセッサＰは、
論理要求ＬＲＱを行なう。前記ユニットＢは、論理要求
ＬＲＱが連続する画像における所定のラインの画素用の
例えば要求であるかもしれない場合の画像データを処理
するものであると仮定する。一般的なアドレス処理回路
ＡＧＡは、論理要求ＬＲＱを物理要求ＰＲＱへと変換す
る。物理要求ＰＲＱは、要求されたデータが前記集合的
なメモリＳＤＲＡＭ内に格納される場合の物理的なアド
レスを規定するものである。物理要求ＰＲＱは、スター
トアドレス、このアドレスからスタートして到達すべき
多数のアドレス、そして、もし適用可能であるならば、
データの探索の間に用いられるべき方法（スキーム）を
含む所定の形式を有していても良い。この方法は、読み
出されるべき多数の連続したアドレス、飛び越されるべ
き多数のアドレス、多数の「読み出しおよび飛び越し」
の繰り返し、を含む形式により定義されていても良い。
このＡＧＡは、翻訳パラメータが論理要求ＬＲＱから物
理要求ＰＲＱへの翻訳を定義するようにプログラム可能
に設けられていても良い。このことは、集合的なメモリ
ＳＤＲＡＭへのデータの融通性のある格納を可能にして
いる。

【００１９】図４は、メモリインターフェースＩＮＴを
示している。このメモリインターフェースＩＮＴは、ア
ービタＡＲＢと、アクセスインターフェースＳＩＦと、
バッファメモリ装置ＢＵＦと、アドレス処理およびマク
ロコマンド回路ＡＧＢと、を備えている。このアドレス
処理およびマクロコマンド回路ＡＧＢはそれぞれのユニ
ットＢ毎に設けられている。

【００２０】全体としては、メモリインターフェースＩ
ＮＴの内部動作は、以下のようなものである。各々のア
ドレス処理およびマクロコマンド回路ＡＧＢは、それが
マクロコマンドへと関連づけられるのに用いられるユニ
ットＢからの物理要求を分割する。マクロコマンドは、
メモリ内の所定の列へのアクセスのための要求を示して
いる。マクロコマンドがアービタＡＲＢへと出力される
前に、アドレス処理およびマクロコマンド回路ＡＧＢ
は、バッファメモリ装置ＢＵＦ内に充分な空きがあるか
否かを確認する。この目的を達成するために、マクロコ
マンド回路ＡＧＢは、まず、バッファメモリ装置ＢＵＦ
にマクロコマンドを供給する。もしもバッファメモリ装
置ＢＵＦがマクロコマンドによって定義されている多数
のデータの格納のための空きがあることを確認したなら
ば、アドレス処理およびマクロコマンド回路ＡＧＢは、
アービタＡＲＢに対してマクロコマンドを出力する。こ
のアービタＡＲＢは、種々のアドレス処理およびマクロ
コマンド回路ＡＧＢからのマクロコマンドを受信して、
アクセスインターフェースＳＩＦに供給されるべきマク
ロコマンドを選択している。この選択は、以下説明する
仲裁方法（スキーム）にしたがって行なわれる。このア
クセスインタフェースＳＩＦは、アービタＡＲＢから受
信されたマクロコマンドをその受信の順序にしたがって
処理している。このようにして、アクセスインターフェ
ースＳＩＦは、集合的なメモリＳＤＲＡＭに対してアク
セスを提供し、このアクセス動作は、処理された前記マ
クロコマンドによって定義されている。

【００２１】マクロコマンドは、Ｘグループのアドレス
がアクセスされることを可能にし、これらのグループの
それぞれは、Ｙアドレスを備え、また、アドレスのグル
ープはＺワードによって互いに分割されており、これら
のＸ，Ｙ，Ｚはそれぞれ整数である。このようにして、
マクロコマンドは、以下の情報： −アクセスされるべき最初のアドレス； −アドレス（Ｙ−１）の１つのグループにおける第１の
アドレスに引き続いてアクセスされるべき複数のアドレ
ス； −連続するアクセス（Ｚ）の２つのグループ間でスキッ
プされるべき複数のアドレス； −第１のグループ（Ｘ−１）に加えてアクセスされるべ
き複数のアドレスグループ； −読み出しか書き込みかのアクセスのタイプ：を含んで
いる。

【００２２】ビットレベルでのマクロコマンドの一例と
しては、以下のようなものがある。集合的なメモリＳＤ
ＲＡＭ内に記憶されているデータが、３２ビットの幅を
有すると共にこの集合的なメモリＳＤＲＡＭが２５６メ
ガビットの最大容量を有しているものと仮定する。この
ことは、１つのアドレスが２３ビットに拡張されるとい
うことを意味している。さらに、アクセス動作が１６ア
ドレスの最大サイズに限定されるものと仮定する。この
ような限定は、待ち時間の観点より好ましい。このよう
にして、Ｘ−１およびＹ−１は最大でも１５となり、４
ビットずつに連続的に符号化されることができる。最終
的には、集合的なメモリＳＤＲＡＭの構成にしたがっ
て、１つの列が最大で５１２アドレスを含むことにな
る。したがって、飛び越しが行なわれるべきアドレスの
数は５１１を超えることはできず、その結果、この数は
９ビットずつに符号化されることができる。マクロコマ
ンドはこのようにして、「２３＋２×４＋９＋１＝４
１」ビットのサイズを有することになる。このアドレス
は、ビット４０からビット１８で、アドレスタイプはビ
ット１７で、読み出すべきワードの数（Ｙ−１）はビッ
ト１６からビット１３で、ジャンプされるべきワードの
数（Ｚ）はビット１２からビット４で、ワードグループ
の数（Ｘ−１）はビット３〜ビット０で、それぞれ符号
化されることができる。

【００２３】図５は、所定のユニットＢによる読み出し
モードにおける集合的なメモリＳＤＲＡＭへのアクセス
のプロセスを示している。水平方法の次元は時間を示し
ている。この図における垂直方向は、これに含まれてい
る異なる機能的な構成要素を示している。この図は、複
数の矢印を含んでいる。これらの矢印は、インターフェ
ースメモリＳＲＡＭへのアクセスのプロセスにおける種
々のステップＳを示している。

【００２４】ステップＳ１：関連するユニットＢのプロ
セッサＰが汎用アドレス処理回路ＡＧＡに対して論理要
求ＬＲＱを出力する。この論理要求ＬＲＱは、例えば画
像のような処理されるべきデータのセットにおけるライ
ン（走査線）の輝度に関する画素のようなデータサブセ
ットを特定している。 ステップＳ２：汎用アドレス処理回路ＡＧＡが、論理要
求ＬＲＱを物理要求ＰＲＱに変換する。 ステップＳ３：汎用アドレス処理回路ＡＧＡが、マクロ
コマンドアドレス処理回路ＡＧＢに対して物理要求ＰＲ
Ｑを出力する。 ステップＳ４：マクロコマンドアドレス処理回路ＡＧＢ
が、物理要求ＰＲＱをマクロコマンドに変換する。 ステップＳ５：マクロコマンドアドレス処理回路ＡＧＢ
が、物理要求ＰＲＱより引き出された複数のマクロコマ
ンドのうちの第１のマクロコマンドを、バッファメモリ
装置ＢＵＦに出力する。 ステップＳ６：バッファメモリ装置ＢＵＦが、マクロコ
マンドによって特定されたデータの数を記憶するための
空きがあるか否かを確認する。 ステップＳ７：バッファメモリ装置ＢＵＦが、記憶のた
めの空き領域があることの承認をマクロコマンドアドレ
ス処理回路ＡＧＢに対して送出する。 ステップＳ８：所定の遅延を示している。 ステップＳ９：マクロコマンドアドレス処理回路ＡＧＢ
が、アービタＡＲＢに対してマクロコマンドを出力す
る。 ステップＳ１０：アービタＡＲＢが、（読み出しモード
および書き込みモードにおける）これらのユニットによ
り集合的なメモリＳＤＲＡＭへの何らかのアクセスを提
供する仲裁方法（スキーム）にしたがって集合的なメモ
リＳＤＲＡＭへのアクセスのための要求としてのマクロ
コマンドを処理する。 ステップＳ１１：アービタＡＲＢが、マクロコマンドを
アクセスインターフェースＳＩＦに出力する。 ステップＳ１１ａ：アービタＡＲＢが、バッファメモリ
装置ＢＵＦに対して、マクロコマンドがアクセスインタ
ーフェースＳＩＦに出力されてしまっているという承認
を送出する。 ステップＳ１２：マクロコマンドが、予め受信されたマ
クロコマンドをまず最初に処理するアクセスインターフ
ェースＳＩＦ内で待ち行列に入れられる。 ステップＳ１３：前記アクセスインターフェースＳＩＦ
が、前記マクロコマンドに基づいて集合的なメモリＳＤ
ＲＡＭのための制御信号を生成する。これらの制御信号
は、連続的読み出されるマクロコマンドによって特定さ
れるアドレスでデータを作り出している。 ステップＳ１４：集合的なメモリＳＤＲＡＭより連続的
読み出されるこのデータは、バッファメモリ装置ＢＵＦ
に転送される。 ステップＳ１５：このバッファメモリ装置ＢＵＦは、一
時的にデータを格納する。 ステップＳ１６：バッファメモリ装置ＢＵＦは、このデ
ータを略々安定した方法によりプロセッサＰに転送す
る。

【００２５】前記ステップＳ１−ステップＳ１５は、ス
テップＳ１で生成される論理要求ＬＲＱに引き続く各マ
クロコマンドに関して繰り返される。

【００２６】次のステップは、図５には示されていな
い。ステップＳ１に関しては、汎用アドレス処理回路Ａ
ＧＡがプロセッサに対して承認信号を出力するが、この
承認信号は前記論理要求ＬＲＱが既に受け入れられてお
り、やがて処理されることを示している。この承認信号
に応答して、プロセッサＰは新たな論理要求を作り出し
て更なる通知があるまでその要求を保持する。マクロコ
マンドアドレス処理回路ＡＧＢが論理要求ＬＲＱに応答
して最後のマクロコマンドを出力するときに、論理要求
ＬＲＱの処理は終了する。この場合、マクロコマンドア
ドレス処理回路ＡＧＢは、論理要求ＬＲＱの処理が終了
してしまった後を示すために汎用アドレス処理回路ＡＧ
Ａに対して承認信号を送出する。これに応答して、汎用
アドレス処理回路ＡＧＡは、ステップＳ１で行なわれた
論理要求ＬＲＱの処理と同様のやり方で新たな論理要求
ＬＲＱの処理を開始する。換言すれば、このプロセスが
繰り返される。

【００２７】図６（ａ）および図６（ｂ）は、アービタ
ＡＲＢでの仲裁方式（スキーム）を示している。図６
（ａ）において、８つの状態ＳＴ１〜ＳＴ８がサークル
状に示されている。これらの状態ＳＴは、次から次へ
と、循環的な方法により発生している。各状態ＳＴは、
マクロコマンドをアクセスインターフェースＳＩＦに送
出する可能性を示している。このようにして、各状態
は、メモリへのアクセスの可能性を示している。各状態
は、所定のプロセッサＰに対応している。所定の状態が
対応しているこのプロセッサＰは、この状態を示すサー
クル内に特定されている。

【００２８】図６（ｂ）は、図６（ａ）に対応する仲裁
プロセスを表している。このプロセスは、複数のステッ
プＳＡ１〜ＳＡ４を備え、図６（ａ）における各状態Ｓ
Ｔに関して実行されている。ステップＳＴ１は、状態の
ジャンプ後に行なわれる最初のステップである。ステッ
プＳＡ１において、アービタＡＲＢは、マクロコマンド
アドレス処理回路ＡＧＢより出力されると共に状態Ｓ
［ｉ］が対応しているプロセッサＰ［ｊ］からの論理要
求ＬＲＱに続くマクロコマンドが未決のままであるか否
かを立証する。このようなマクロコマンドが未決のまま
であるならば、ステップＳＡ２がステップＳＡ１に追従
する。ステップＳＡ２では、アービタＡＲＢは、アクセ
スインターフェースＳＩＦに対して関連するマクロコマ
ンドを送出する。この結果は、所定の遅延の後に、マク
ロコマンドにより定義されるように集合的なメモリＳＤ
ＲＡＭが関連するプロセッサＰによってアクセスされる
ことになるであろうということである。マクロコマンド
が送出されてしまった後に、このアービタは図６（ｂ）
に表されるプロセスが繰り返されることを意味する次の
状態へとジャンプする。しかしながら、もしもこのステ
ップＳ１において、状態Ｓ［ｉ］が対応するプロセッサ
Ｐにより関連づけられる未決のマクロコマンドが存在し
ていないことを、前記アービタＡＲＢが検出したなら
ば、ステップＳＡ３がステップＳＡ１に追従する。ステ
ップＳＡ３において、アービタＡＲＢは、他のマクロコ
マンドが待機しているか否かを立証する。もしも待機し
ている他のマクロコマンドが存在しないならば、アービ
タＡＲＢは次の状態にジャンプすると共に、図６（ｂ）
に示されるプロセスが繰り返される。もしも待機してい
る他のマクロコマンドがあるならば、前記アービタＡＲ
ＢはステップＳＡ４を実行する。このステップＳＡ４に
おいて、アービタＡＲＢは優先順位にしたがってマクロ
コマンドを選択する。各マクロコマンドは所定の優先度
レベルを有している。この優先度レベルは、マクロコマ
ンドがもたらされるプロセッサＰによって決定される。
このようにして、アービタＡＲＢは最も高い優先度レベ
ルを有するマクロコマンドを選択して、このマクロコマ
ンドをアクセスインターフェースＳＩＦに送出する。マ
クロコマンドを送出してしまった後に、アービタＡＲＢ
は、図６（ｂ）に示されるプロセスが繰り返されること
を意味する次の状態へとジャンプする。

【００２９】図６（ａ）および図６（ｂ）に関しては、
各状態がプロセッサＰに対応している必要はないと言う
ことに注意すべきである。如何なるプロセッサＰにも対
応することがなく、また、自由な状態を取り入れること
ができることを意味する１またはそれ以上の状態を取り
入れることが可能である。自由な状態の場合、アービタ
ＡＲＢは、優先順位に基づいてのみマクロコマンドを選
択する。このような自由な状態は、信号処理装置がプロ
セッサＰを含んでいる場合に有用となり得るものであ
り、待ち時間の観点からのプロセッサＰの制限と集合的
なメモリＳＤＲＡＭに対するアクセスのレベルでの通過
帯域とは比較すれば中程度となっている。このようにし
て、このプロセッサＰが充分なアクセスを得ていないこ
とを避けるために、自由な状態が導入され得るものであ
る。前記集合的なメモリＳＤＲＡＭにアクセスするため
に、プロセッサＰはこれらの自由な状態をうまく利用し
ている。

【００３０】図７は、アクセスインターフェースＳＩＦ
の一例を示している。アクセスインターフェースＳＩＦ
は、マクロコマンドバッファメモリＦＩＦＯ＿ＭＣと、
カラム発生器ＣＡＧＵと、コマンド発生器ＣＧＵと、制
御信号発生器ＩＦ＿ＳＤＲＡＭと、データバッファメモ
リＩＦ＿Ｄと、を備えている。アクセスインターフェー
スＳＩＦの一般的な動作は、以下のようになっている。
マクロコマンドバッファメモリＦＩＦＯ＿ＭＣは、アー
ビタＡＲＢからのマクロコマンドを受け入れている。こ
のメモリは、これらのマクロコマンドを一時的に格納し
て、それらが到着した順序にしたがってこれらのマクロ
コマンドをカラム発生器ＣＡＧＵに送信する。マクロコ
マンドバッファメモリＦＩＦＯ＿ＭＣが一杯になってそ
のために新たなマクロコマンドを受け入れることができ
なくなった場合には、このメモリはこのことをアービタ
ＡＲＢに報告する。アクセスインターフェースＳＩＦか
ら供給されると共にこの「ＦＩＦＯが一杯である」こと
を表示するこの信号の結果として、アービタＡＲＢは、
マクロコマンドバッファメモリＦＩＦＯ＿ＭＣが新たな
マクロコマンドを受け入れることができることを報告す
る瞬間まで、連続的に選択されたマクロコマンドの転送
を順延する。事実、アクセスインターフェースＳＩＦか
らのこの「ＦＩＦＯが一杯である」信号は、特定の回に
おけるアービタＡＲＢを「フリーズ（凍結）」させる。

【００３１】カラム発生器ＣＡＧＵは、先行するマクロ
コマンドにしたがったメモリアクス動作の実行が完了し
たときに、マクロコマンドバッファメモリＦＩＦＯ＿Ｍ
Ｃからの新たなマクロコマンドを要求する。もっとはっ
きりといえば、コマンド発生器ＣＧＵと結合したカラム
発生器ＣＡＧＵが、マクロコマンドを連続するアドレス
へと翻訳する。集合的なメモリＳＤＡＲＡＭのアドレス
は、集合的なメモリＳＤＲＡＭのバンクの数、列（ロ
ー）の数および行（カラム）の数によって定義される。
既に説明したように、マクロコマンドがインターフェー
スメモリＳＲＡＭの単一の列へのアクセスに関連してお
り、マクロコマンドは前記アクセスが単一のバンク内で
行なわれていることを自動的に意味している。それゆえ
に、カラム発生器ＣＡＧＵが、マクロコマンドにしたが
った連続するアドレスを定義するためのマクロコマンド
に基づいて、連続するカラムを発生させることは満足で
きることである。カラム発生器ＣＡＧＵの実現は、例え
ば幾つかのカウンタと幾つかの論理回路とを備えるよう
にしても良い。このような実現において、マクロコマン
ドの内容はカウンタをプログラムするために役立ってい
る。

【００３２】コマンド発生器ＣＧＵは、集合的なメモリ
ＳＤＲＡＭの異なる行（カラム）の数を連続的に受け入
れる。コマンド発生器ＣＧＵは、さらにマクロコマンド
バッファメモリＦＩＦＯ＿ＭＣから、マクロコマンドに
より定義されたアドレスのバンク数と列（ロー）数を受
け入れる。この情報は、それぞれのコマンドが単一のア
ドレスを定義すると共に集合的なメモリＳＤＲＡＭへの
アクセスのための連続するアドレスをカラム発生器ＣＡ
ＧＵに定義させている。さらに、コマンド発生器ＣＧＵ
は、集合的なメモリＳＤＲＡＭを訂正状態に設定するの
に必要なコマンドを発生させ、これによりアクセス動作
をマクロコマンドによって定義するようにしている。こ
れらのコマンドは、例えば予め負荷をかけておくことや
活性化のように、集合的なメモリＳＤＲＡＭのための適
切なプロセスに関連するものである。さらに、コマンド
発生器ＣＧＵは、集合的なメモリＳＤＲＡＭが規則正し
い間隔でリフレッシュされると共にこれらのリフレッシ
ュ動作を実行させるのに必要なコマンドを生成すること
を保証している。

【００３３】制御信号発生器ＩＦ＿ＳＤＡＲＭは、コマ
ンド発生器ＣＧＵから受け入れられたコマンドに基づい
て、制御信号を生成する。例えば、制御信号発生器ＩＦ
＿ＳＤＲＡＭが、頭文字ＲＡＳ，ＣＡＳにより引用され
る信号を生成する。この制御信号発生器ＩＦ＿ＳＤＲＡ
Ｍは、連続する制御信号において、集合的なメモリＳＤ
ＲＡＭ用のある特定の待ち時間が監視されることを保証
する。これらの待ち時間は、用いられる集合的なメモリ
ＳＤＲＡＭのタイプに依存して変化するようにしても良
い。したがって、制御信号発生器ＩＦ＿ＳＤＲＡＭは、
用いられる集合的なメモリＳＤＲＡＭのタイプに対して
特定のものである。もしも、他のタイプの集合的なメモ
リＳＤＲＡＭが用いられるべきならば、制御信号発生器
ＩＦ＿ＳＤＲＡＭを変形、すなわち再プログラムするこ
とで充分である。原理的には、アクセスインターフェー
スの他の構成要素については如何なる変形をも求めるこ
とはない。

【００３４】データバッファメモリＩＦ＿Ｄは、読み出
しの場合には、集合的なメモリＳＤＲＡＭから図４に示
されるバッファメモリに対してデータを転送し、書き込
みの場合には、バッファメモリＢＵＦから集合的なメモ
リＳＤＲＡＭに対してデータを転送するために役立って
いる。この目的のために、データバッファメモリＩＦ＿
Ｄは、集合的なメモリＳＤＲＡＭから供給されるデータ
（読み出し時）または集合的なメモリＳＤＲＡＭへ供給
するデータ（書き込み時）に同期している。さらに、デ
ータバッファメモリＩＦ＿Ｄは、単位深さを有するＦＩ
ＦＯを形成している。このことは、もしも所定のクロッ
クパルスが集合的なメモリＳＤＲＡＭから読み出される
べきデータの原因となっているならば、このデータが次
のクロックパルスにおいてバッファメモリ装置ＢＵＦへ
と転送されるであろうことを意味している。書き込みの
場合には、反転した他の方法となる。

【００３５】図８は、図４に示されたメモリインターフ
ェースＩＮＴの部分を形成するバッファメモリ装置ＢＵ
Ｆの一例を示している。このバッファメモリ装置ＢＵＦ
は、書き込みバッファメモリ装置ＢＵＦＷと同様の読み
出しバッファメモリ装置ＢＵＦＲと、承認信号バッファ
メモリＦＩＦＯ＿ＡＣＫとを備えている。読み出しバッ
ファメモリ装置ＢＵＦＲと書き込みバッファメモリ装置
ＢＵＦＷとは、図１に示されているように、アクセスイ
ンターフェースＳＩＦおよび集合的なバスＢＭを介して
集合的なメモリＳＤＲＡＭに接続されている。読み出し
バッファメモリ装置ＢＵＦＲは、それぞれプライベート
読み出しバスＢＢＲ１，ＢＢＲ２およびＢＢＲ３を介し
てユニットＢ１，Ｂ２およびＢ３にそれぞれ接続されて
いる。書き込みバッファメモリ装置ＢＵＦＷは、それぞ
れプライベート読み出しバスＢＢＷ１，ＢＢＷ２および
ＢＢＷ３を介してユニットＢ１，Ｂ２およびＢ３にそれ
ぞれ接続されている。承認信号バッファメモリＦＩＦＯ
＿ＡＣＫは、アービタＡＲＢに接続されている。

【００３６】バッファメモリ装置ＢＵＦの一般的な動作
は以下の通りである。読み出しバッファメモリ装置ＢＵ
ＦＲは、書き込みバッファメモリ装置ＢＵＦＷが異なる
ユニットＢから受け入れられると共に集合的なメモリＳ
ＤＲＡＭ内に書き込まれるべきデータを格納しているの
に対して、集合的なメモリＳＤＲＡＭから受け入れられ
たデータを一時的に格納している。承認信号バッファメ
モリＦＩＦＯ＿ＡＣＫは、アービタＡＲＢより供給され
た承認信号を受け入れる。このような信号は、アービタ
ＡＲＢがアクセスインターフェースＳＩＦに対してマイ
クロコマンドの供給を完了したことを表示するものであ
る。

【００３７】承認信号バッファメモリＦＩＦＯ＿ＡＣＫ
は、図７に示されるアクセスインターフェースＳＩＦの
マクロコマンドバッファメモリＦＩＦＯ＿ＭＣと同じ程
度の深さを有するものである。したがって、マクロコマ
ンドがマクロコマンドバッファメモリＦＩＦＯ＿ＭＣに
到達し、その結果としてマクロコマンドにしたがったメ
モリアクセスが行なわれたときに、このマクロコマンド
に対応する承認信号が承認信号バッファメモリＦＩＦＯ
＿ＡＣＫに到達している。この信号は、関連するアクセ
ス動作が読み出しアクセスであるのか書き込みアクセス
であるのかを表示している。前者（読み出し）の場合に
は、読み出しバッファメモリ装置ＢＵＦＲが集合的なメ
モリＳＤＲＡＭからのデータを受け入れるように活性化
され、これに対して、後者（書き込み）の場合には、書
き込みバッファメモリ装置ＢＵＦＷが集合的なメモリＳ
ＤＲＡＭへデータを送出するように活性化される。さら
に承認信号バッファメモリＦＩＦＯ＿ＡＣＫより供給さ
れる承認信号は、マクロコマンドにより定義されるアク
セス動作の中に含まれているデータの数をも表示してい
る。この表示は、読み出しまたは書き込みのそれぞれの
場合において、「データをどこに格納してどこからデー
タを取ってくるのか？」に関する内部管理のために、バ
ッファメモリ装置ＢＵＦにより用いられている。

【００３８】図９は、読み出しバッファメモリ装置ＢＵ
ＦＲの一例を示している。この読み出しバッファメモリ
装置ＢＵＦＲは、入力バッファメモリＩＢと、インター
フェースメモリＳＲＡＭと、複数の出力バッファメモリ
ＯＢを含む配置と、複数の制御回路ＣＯＮの配置と、イ
ンターフェースメモリアクセスアービタＡＲＢＢＲとを
備えている。入力バッファメモリＩＢは、図４に既に示
したアクセスインターフェースＳＩＦを介して集合的な
メモリＳＤＲＡＭに接続されている。前記出力バッファ
メモリＯＢ１，ＯＢ２およびＯＢ３は、図２および図３
に示されている構成要素としてのプライベート読み出し
バスＢＢＲ１，ＢＢＲ２およびＢＢＲ３をそれぞれ介し
てプロセッサＰ１，Ｐ２およびＰ３委接続されている。
制御回路ＣＯＮ１，ＣＯＮ２およびＣＯＮ３はそれぞ
れ、マクロコマンドアドレス処理回路ＡＧＢ１，マクロ
コマンドアドレス処理回路ＡＧＢ２およびマクロコマン
ドアドレス処理回路ＡＧＢ３に接続され、また同様にア
クセスインターフェースＳＩＦにも接続されている。

【００３９】読み出しバッファメモリ装置ＢＵＦＲは、
以下のように動作する。集合的なメモリＳＤＲＡＭより
受け入れられたデータは、Ｎを整数とした場合にＮビッ
トの幅を有し、周波数Ｆで到着するインターフェースメ
モリＳＲＡＭは、アドレスが２Ｎビットを含むことが可
能であることを意味する２Ｎビットの幅を有し、周波数
Ｆで動作している。入力バッファメモリＩＢは、集合的
なメモリＳＤＲＡＭより供給された２つの連続するデー
タを複数ペア形成し、これらのペアをインターフェース
メモリＳＲＡＭ内にロードさせる（負荷として与え
る）。１つのペアを作成するのには２つのクロックサイ
クルを必要とする。集合的なメモリＳＤＲＡＭから受け
入れられた連続するデータの全てがペアにされ得るもの
と仮定されるときに、インターフェースメモリＳＲＡＭ
への書き込みアクセスは、それぞれの２クロックサイク
ルで行なわれるであろう。このようにして、２つのアク
セス動作間における１クロックサイクルは、集合的なメ
モリＳＤＲＡＭから読み出され他データをユニットＢに
転送するために、この読み出しのためにインターフェー
スメモリＳＲＡＭにアクセスするのに役立っている。こ
のように、原理的には、インターフェースメモリＳＲＡ
Ｍに対する書き込みアクセスおよび読み出しアクセス
は、交互に次から次へと行なわれることが可能である。
インターフェースメモリＳＲＡＭに対するアクセスは、
より詳細に後述される。

【００４０】実際問題として、インターフェースメモリ
ＳＲＡＭは、３つの区域（ゾーン）Ｚ１，Ｚ２およびＺ
３に分割されている。区域Ｚ１，Ｚ２およびＺ３は、そ
れぞれプロセッサＰ１，Ｐ２およびＰ３用に予定された
データを含んでいる。集合的なメモリＳＤＲＡＭからの
データが、連続するマクロコマンドがもたらされるとこ
ろのプロセッサＰに依存する入力バッファＩＢを介して
区域Ｚ１，Ｚ２およびＺ３に書き込まれる。区域Ｚ１，
Ｚ２およびＺ３内に存在しているデータは、略々規則的
な方法で、かつ、略々固定された方式にしたがって、出
力バッファメモリＯＢ１，ＯＢ２およびＯＢ３にそれぞ
れ転送されている。実際の出力バッファメモリは、デー
タを複数の部分に分割して、関連するデータをそれぞれ
のプロセッサＰに次々と供給する。例えば、出力バッフ
ァメモリＯＢは、１６ビットデータを４ビットパートに
分割することができる。このようにして、１６ビットバ
スを必要とする単一のクロックサイクルでデータを転送
する代わりに、たった４ビットのバスのみを必要とする
４クロックサイクルで、かつ、パートにより次々とデー
タが転送されることになる。

【００４１】制御回路ＣＯＮ１，ＣＯＮ２およびＣＯＮ
３は、区域Ｚ１，Ｚ２およびＺ３をそれぞれ制御してい
る。この目的のために、各制御回路ＣＯＮは、パラメー
タのグループを制御している。これらのパラメータは、
書き込みポインタ、読み出しポインタおよび区域占有値
を含んでいる。書き込みポインタは、集合的メモリＳＤ
ＲＡＭからのデータが書き込まれるべきアドレスを定義
する。読み出しポインタは、関連する出力バッファメモ
リＯＢへと転送されるべきデータのアドレスを定義す
る。区域占有値は、集合的なメモリＳＤＲＡＭから受信
されたデータの格納のために依然として有用であるアド
レスの数を表示している。制御回路ＣＯＢ１，ＣＯＮ２
およびＣＯＮ３は、また、出力バッファメモリＯＢ１，
ＯＢ２およびＯＢ３を制御する。この目的のために、各
制御回路ＣＯＮは、対応する出力バッファメモリＯＢの
占有状態を表現するパラメータをも制御している。

【００４２】制御回路ＣＯＮによって実行された制御プ
ロセスについて、集合的なメモリＳＤＲＡＭが図５に示
されるようにアクセスされるものと仮定して、説明す
る。ステップＳ５において、マクロコマンドアドレス処
理回路ＡＧＢは、バッファメモリ装置ＢＵＦに対するマ
クロコマンドを出力している。このマクロコマンドはマ
クロコマンドがもたらされるプロセッサＰに対応して制
御回路ＣＯＮにより処理されている。この制御回路ＣＯ
Ｎは、マクロコマンドにより定義されるデータの数を占
有値と比較する。このようにして、制御回路ＣＯＮは、
関連する区域Ｚに所望のデータを格納するための充分な
空きがあるか否かを確認する。もしも充分な空きがあれ
ば、制御回路ＣＯＮは、マクロコマンドアドレス処理回
路ＡＧＢに対して空きのあることを報告し、さらに、占
有パラメータを更新する。このことは、それが依然とし
て行なわれるべきものである間に、それに関連する区域
に既に格納されているデータであるものと見なすと言う
ことを意味している。それゆえに、占有パラメータの更
新は、関連する区域への予約として考えても良い。

【００４３】図５に示されたステップＳ１２の間に発生
することについて説明する。このステップＳ１２は、関
連するマクロコマンドにしたがって行なわれる集合的な
メモリＳＤＲＡＭの読み出しを表している。既に説明し
たように、アクセスインターフェースＳＩＦがマクロコ
マンドの処理を開始し、これにより読み出しが開始され
るその瞬間に、関連するマクロコマンドにより協働され
る承認信号が図７に示される承認信号バッファメモリＦ
ＩＦＯ＿ＡＣＫに到達する。この承認信号は、アクセス
が書き込み動作であり、さらにこの信号がマクロコマン
ドをせき止めているプロセッサＰを特定していることを
示している。このように、このプロセッサＰに対応する
制御回路ＣＯＮは、集合的なメモリＳＤＲＡＭ内にデー
タが格納されているべきであるアドレスを提供すべきで
あることを知っている。さらに、制御回路ＣＯＮは、そ
の表示が承認信号の一部を形成するマクロコマンドにし
たがったアクセス動作中に含まれている多数のデータの
表示を受け入れている。

【００４４】集合的なメモリＳＤＲＡＭからのデータの
ペアが関連する区域に書き込まれる各回ごとに、制御回
路ＣＯＮは書き込みポインタを増分（インクリメント）
させている。さらに、制御回路は占有値を更新する。制
御回路はマクロコマンドによって定義されているように
集合的なメモリＳＤＲＡＭへの読み出しアクセスが完了
するまで、そのような動作をし続けている。この制御回
路ＣＯＮは、アクセス動作の中に含まれるデータの数に
助けられてアクセス動作の終了を検出し、この数は承認
信号によって表示されると共に、インターフェースメモ
リＳＲＡＭ内に書き込まれたデータを計数することによ
って得られる。

【００４５】所定の区域Ｚからのデータのペアの読み出
しの後に、この区域Ｚを制御する制御回路ＣＯＮは、読
み出しポインタを増分させる。さらに、制御回路は占有
値を更新する。

【００４６】インターフェースメモリアクセスアービタ
ＡＲＢＢＲは、インターフェースメモリＳＲＡＭに対す
るアクセスを制御する。異なるアクセスのタイプ：
（１）集合的なメモリＳＤＲＡＭからのデータをインタ
ーフェースメモリＳＲＡＭに書き込むためのアクセスイ
ンターフェースＳＩＦによるアクセス、（２）出力バッ
ファメモリＯＢ１によるアクセス動作、（３）出力バッ
ファメモリＯＢ２によるアクセス動作、（４）出力バッ
ファメモリＯＢ３によるアクセス動作、がある。後の３
つ（２）（３）（４）のアクセス動作は、インターフェ
ースメモリＳＲＡＭ内に含まれているデータをプロセッ
サＰ１，Ｐ２およびＰ３にそれぞれ転送するための役目
を果たしている。

【００４７】インターフェースメモリＳＲＡＭへのアク
セスはどれも、インターフェースメモリアクセスアービ
タＡＲＢＢＲへ出力される要求に応答して行なわれてい
る。連続的な要求から、インターフェースメモリアクセ
スアービタＡＲＢＢＲは、最も高い優先度を有する要求
を選択している。書き込みアクセスは、最高の優先度を
有する（アクセスインターフェースＳＩＦを介するアク
セス）を要求する。データの複数ペアが書き込まれたと
いう事実の結果として、上述したように、このような要
求が一般的に２クロックサイクル毎にたった１つ発生す
る。書き込み動作は、たった１つのクロックサイクルを
要求する。したがって、種々のプロセッサＰへデータを
転送するために、読み出しモードにおけるインターフェ
ースメモリＳＲＡＭへアクセスするためには充分な機会
があるであろう。

【００４８】所定の出力バッファメモリＯＢによる読み
出しアクセス要求は、出力バッファメモリＯＢとユニッ
トＢとの間のプライベート読み出しバスＢＢＲに依存し
て行なわれている。例えばこのバスのサイズがＮ／２ビ
ットであるものと仮定する。このことは、Ｎ／２ビット
の部分が、各クロックサイクル毎に出力バッファメモリ
ＯＢからユニットＢへと転送され得ることを意味してい
る。インターフェースメモリＳＲＡＭの読み出しは、デ
ータの複数のペアで行なわれる。１つのデータペアは、
２Ｎビットを備えている。それゆえに、４クロックサイ
クルがユニットＢへ１つのデータペアを送出するために
必要とされている。１つのデータペアの転送は、読み出
しモードにおけるインターフェースメモリＳＲＡＭへの
アクセスのための要求を含んでいる。このように、この
実施例においては、出力バッファメモリＯＢは、４クロ
ックサイクル毎に１つのアクセス要求を送出することで
あろう。この実施例は、ユニットＢへのバスのサイズが
種々の出力バッファメモリＯＢのアクセス要求の周波数
を指示している。プライベート読み出しバスＢＢＲのサ
イズがもしもＮ／４ビットであるならば、８クロックサ
イクル毎にアクセス要求がなされるであろう。

【００４９】以下の説明は、インターフェースメモリＳ
ＲＡＭへのアクセスのための仲裁の具体例に関する。プ
ライベート読み出しバスＢＢＲ１のサイズはＮ／２ビッ
トであり、プライベート読み出しバスＢＢＲ２のサイズ
およびプライベート読み出しバスＢＢＲ３のサイズはＮ
／４ビットであるものと仮定する。アクセスインターフ
ェースＳＩＦのアクセス動作は、出力バッファメモリＯ
Ｂ１，ＯＢ２およびＯＢ３のアクセス動作によって、優
先度の順序にしたがって引き続き行なわれる最高の優先
度を有している。最終的には、アクセスの全てのタイプ
（ＳＩＦ，ＯＢ１，ＯＢ２，ＯＢ３）のための要求は、
第１のクロックサイクルと時を同じくして送出されてい
る。

【００５０】サイクル１：アクセスインターフェースＳ
ＩＦ出力バッファメモリＯＢ１，ＯＢ２，ＯＢ３；等の
全ての要求が同時に行なわれる。 サイクル２：最高度の優先度を有するインターフェース
アクセスＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している：出力バッファメモリＯＢ１，ＯＢ２お
よびＯＢ３はそれらの要求を維持する；未決の要求：出
力バッファメモリＯＢ１，ＯＢ２およびＯＢ３。 サイクル３：第２の最高の優先度を有する出力バッファ
メモリＯＢ１がその要求の立ち上がりおよび立ち下がり
を有している；アクセスインターフェースＳＩＦは新た
な要求を出力する；未決の要求：アクセスインターフェ
ースＳＩＦ、出力バッファメモリＯＢ２およびＯＢ３。 サイクル４：最高の優先度を有するアクセスインターフ
ェースＳＩＦがその要求の立ち上がりおよび立ち下がり
を有している；出力バッファメモリＯＢ２およびＯＢ３
はそれらの要求を維持する；未決の要求：出力バッファ
メモリＯＢ２およびＯＢ３。 サイクル５：第３の最高の優先度を有する出力バッファ
メモリＯＢ２がその要求の立ち上がりおよび立ち下がり
を有している；アクセスインターフェースＳＩＦは新た
な要求を送出する；未決の要求：アクセスインターフェ
ースＳＩＦおよび出力バッファメモリＯＢ３。 サイクル６：最高の優先度を有するアクセスインターフ
ェースＳＩＦがその要求の立ち上がりおよび立ち下がり
を有している；出力バッファメモリＯＢ１がバッファ容
量より外へ走り出して、再び要求を送出する；未決の要
求：アクセスインターフェースＳＩＦ，出力バッファメ
モリＯＢ１およびＯＢ３。 サイクル７：第２の最高の優先度を有する出力バッファ
メモリＯＢ１がその要求の立ち上がりおよび立ち下がり
を有している；アクセスインターフェースＳＩＦは新た
な要求を出力する；未決の要求：アクセスインターフェ
ースＳＩＦ、出力バッファメモリＯＢ３。 サイクル８：最高の優先度を有するアクセスインターフ
ェースＳＩＦがその要求の立ち上がりおよび立ち下がり
を有している；出力バッファメモリＯＢ３はその要求を
維持する；未決の要求：出力バッファメモリＯＢ３。 サイクル９：第４の最高の優先度を有する出力バッファ
メモリＯＢ３がその要求の立ち上がりおよび立ち下がり
を有している；アクセスインターフェースＳＩＦは新た
な要求を送出する；未決の要求：アクセスインターフェ
ースＳＩＦ。 サイクル１０：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ１がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ１。 サイクル１１：第２の最高の優先度を有する出力バッフ
ァメモリＯＢ１がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を出力する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル１２：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ２がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ２。 サイクル１３：第３の最高の優先度を有する出力バッフ
ァメモリＯＢ２がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を送出する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル１４：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ１がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ１。 サイクル１５：第２の最高の優先度を有する出力バッフ
ァメモリＯＢ１がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を出力する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル１６：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ３がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ３。 サイクル１７：第４の最高の優先度を有する出力バッフ
ァメモリＯＢ３がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を送出する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル１８：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ１がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ１。 サイクル１９：第２の最高の優先度を有する出力バッフ
ァメモリＯＢ１がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を出力する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル２０：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ２がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ２。 サイクル２１：第３の最高の優先度を有する出力バッフ
ァメモリＯＢ２がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を送出する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル２２：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ１がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ１。 サイクル２３：第２の最高の優先度を有する出力バッフ
ァメモリＯＢ１がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を出力する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル２４：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ３がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ３。 サイクル２５：第４の最高の優先度を有する出力バッフ
ァメモリＯＢ３がその要求の立ち上がりおよび立ち下が
りを有している；アクセスインターフェースＳＩＦは新
たな要求を送出する；未決の要求：アクセスインターフ
ェースＳＩＦ。 サイクル２６：最高の優先度を有するアクセスインター
フェースＳＩＦがその要求の立ち上がりおよび立ち下が
りを有している；出力バッファメモリＯＢ１がバッファ
容量より外へ走り出して、再び要求を送出する；未決の
要求：出力バッファメモリＯＢ１；等。

【００５１】上述したアクセス動作は、８サイクルの周
期性を有している。仲裁はあたかも８つの状態を有する
サイクルマシーンによって行なわれるかのようである。
このことは、実施例において、全てのユニットＢが規則
的な方法によりそれらのデータを処理するものと仮定す
る事実に負っている。

【００５２】さらに、アクセスインターフェースＳＩＦ
によるアクセスは２クロックサイクル毎に１つの規則性
をもって送出されているものと仮定する。実際には、こ
れらの仮定は、必ずしも正しくない。この理由として
は、サイクルマシーンの助けよりもむしろ仲裁および優
先度の順位の助けによってインターフェースメモリＳＲ
ＡＭへのアクセスを制御することが望ましい。アービタ
はインターフェースメモリＳＲＡＭへのアクセスに関し
て、ある特定の融通性の度合いを許容しており、したが
ってこのことは、データ転送に有用な帯域幅のより良い
実用化を許容している。

【００５３】各２クロックサイクル毎のインターフェー
スメモリＳＲＡＭに対してたった１つのの書き込みアク
セス（＝アクセスインターフェースＳＩＦによるアクセ
ス）があることにしたがった規則に対する例外としての
一例に対低下に説明する。この例外は、偶数のデータを
含むなくロブロックに応答して集合的なメモリＳＤＲＡ
Ｍへのアクセスの場合に発生する。最後のデータ要素を
除いてこのアクセスに含まれるデータの全ては、パート
ナーを有しており、これによりインターフェースメモリ
ＳＲＡＭに書き込まれるべきペアを形成している。最後
のデータ要素は単独である。このデータ要素は他のアク
セス動作の第１のデータ要素であるのでペアを形成する
次のデータ要素を使用することは不可能であり、それゆ
えに他のプロセッサＰのために意図されるものである。
その結果、他のアクセス動作におけるこの第１のデータ
要素は、インターフェースメモリＳＲＡＭの他の区域Ｚ
に記憶されるべきである。このようにして、偶数のデー
タ要素を含むアクセスの最後のデータ要素の入力バッフ
ァＩＢへの到着に基づいて、アクセス動作に含まれる最
後のデータペアの書き込み動作に続くクロックサイクル
におけるパートナーを伴うことなく、前記データはイン
ターフェースメモリＳＲＡＭ内へとロードされる。した
がって、１つのクロックサイクルを壊すことなく次から
次へと２つの書き込みアクセス動作が起こるであろう
し、一方では２つの書き込みアクセス動作の間に１つの
読み出し動作を許容することにもなるであろう。

【００５４】図５および図９は、読み出しモードにおけ
るメモリインターフェースの動作に関するものである。
書き込みモードにおける動作は、読み出しモードのそれ
に略々対応している。このことは、上述したように、書
き込みバッファメモリ装置ＢＵＦＷが読み出しバッファ
メモリ装置ＢＵＦＲと同一のものであることを意味して
いる。このように、書き込みバッファメモリ装置ＢＵＦ
Ｗは、複数の区域に分割され、各々の区域が異なるユニ
ットＢと協働するインターフェースメモリを備えてい
る。ユニットＢは、集合的なメモリに書き込むべきデー
タがどこに記憶されているべきかを示すマクロコマンド
の前後に、このデータを供給する。事実、ある区域は、
この区域に対応するユニットＢが集合的なメモリ内に格
納されるべきデータを供給すると直ちに充満されること
になる。この充満は、例えば、その区域がデータにより
完全に満たされるまで続けられても良い。この場合、こ
のメモリインターフェースＩＮＴは、もはや新たなデー
タを格納するための空きが全くなくなっている関連する
ユニットＢを表示することになるであろう。このこと
は、関連する区域内での空きが利用できるようになった
時点までユニットＢへの新たなデータの供給が停止され
ることになるであろう。区域Ｚから集合的メモリへのデ
ータの転送は、利用可能となった空きに対して行なわれ
る。このようなダンプ（大量のデータ転送）は、マクロ
コマンドがアービタＡＲＢにより受け入れられると直ぐ
に発生し得るものであり、アクセスインターフェースＳ
ＩＦにより処理されている。マクロコマンドは関連する
ユニットＢがデータを供給してしまう前に出力されてい
るということも前記と同様に可能である。如何なる場合
であっても、バッファメモリ装置ＢＵＦＷが関連する区
域へのデータの適切な充填を表示していない限り、マク
ロコマンドはアービタＡＲＢに対して供給されないであ
ろう。

【００５５】図１０は、［課題を解決するための手段］
の項目において概要を説明したような本発明の基本的か
つ特徴的な構成を表示している。プロセッサＰは、論理
要求ＬＲＱを生成する。この論理要求ＬＲＱは、データ
ＦＲＰのグループに共通する少なくとも１つの特徴ＣＡ
Ｒを定義している。アドレス処理回路ＡＧＡは、前記論
理要求ＬＲＱに基づいて物理要求ＰＲＱを生成する。こ
の物理要求ＰＲＱはデータＧＲＰのグループに関連する
メモリＭＥＭのアドレスＡを定義している。メモリイン
ターフェースＩＮＴは、前記写り要求ＰＲＱに応答して
メモリＭＥＭとプロセッサＰとの間の前記データＧＲＰ
のグループの転送ＴＲＮＳＦＲを行なっている。

【００５６】図１０に示されたこの特徴は、例えば、画
像処理装置において用いられても良い。この場合、論理
要求ＬＲＱは、例えば、輝度画素のラインを定義するよ
うにしても良い。このような要求は、例えば、表示のた
めの処理動作を実行するためのプロセッサにより行なわ
れ得るものである。論理要求は、それが供給されてくる
プロセッサに対して一般的には適用されることになる。
しかしながら、例えばライン数や輝度または色度（クロ
ミナンス）等の画素のタイプとしての、例えばパラメー
タの変換のためのプロトコルを標準化することも可能で
ある。アドレス処理回路ＡＧＡは、格納パラメータ、メ
モリの種類、データの格納が開始される１つまたはそれ
以上のアドレスを格納するためのタスクを一般的に有し
ている。この格納は、中央処理装置（ＣＰＵ―Central
Processing Unit ―）と協力して行なわれても良い。

【００５７】上述した図面やこれに対応する説明は、こ
の発明を限定するものでなく、むしろ例示的に説明する
ものである。この出願に含まれる特許請求の範囲による
限定範囲で多数の選択的な適用例があることは明らかで
ある。結論としては、この関連から幾つかの説明がなさ
れる。機能的な構成要素または機能が、多数の異なる方
法の中で位置づけられ得るものである。これに関連し
て、添付された図面は高度に略式化されたものであり、
各図面はこの発明の単純な実施形態を単に表現している
だけのものである。このように、図面は異なる機能的な
構成要素を分割されたブロックとして示すものであるに
も拘わらず、「備える（to comprise）」という動詞の
使用は、それらが請求項で定義されている以上の構成要
素またはステップの存在を排除するものではない。構成
要素やステップに先行する不定冠詞の「ａ」は、これら
の構成要素やステップの存在を排除するものではない。

【００５８】

【発明の効果】以上、詳細に説明したように本発明に係
る信号処理装置によれば、メモリと協働するデータ処理
用の装置の設計を容易にすることができ、原理的には、
所望のメモリのために最適な制御信号を、内部アドレス
に基づいて、生成することができるメモリインタフェー
スを設計することができる。

【図面の簡単な説明】

【図１】本発明に係る信号処理装置を示すブロック図で
ある。

【図２】図１の装置のメモリインターフェースの動作を
示す説明図である。

【図３】図１の装置における信号処理ユニットを示すブ
ロック図である。

【図４】図１の装置におけるメモリインターフェースを
示すブロック図である。

【図５】ユニットによるリードアクセスを示す説明図で
ある。

【図６】集合的メモリに対するアクセスの仲裁をそれぞ
れ（ａ）（ｂ）に示す説明図である。

【図７】前記メモリインターフェースにおけるアクセス
インタフェースを示すブロック図である。

【図８】前記メモリインターフェースにおけるバッファ
メモリ装置を示すブロック図である。

【図９】リードバッファメモリ装置を示すブロック図で
ある。

【図１０】請求項１により定義された本発明の基本的か
つ特徴的な構成要素を示すブロック図である。

【符号の説明】

ＭＥＭ メモリ Ｐ プロセッサ ＬＲＱ 論理要求 ＣＡＲ 特徴 ＧＲＰ データグループ ＡＧＡ アドレス処理回路 ＰＲＱ 物理要求 Ａ アドレス ＩＮＴ メモリインターフェース ＴＲＮＳＦＲ 転送

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ティエリー、ヌーベ フランス国カーン、リュ、ルロワ、12

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ群に共通する少なくとも１つの特徴
   を定義する論理要求を生成するために設けられたプロセ
   ッサと、 前記論理要求に基づいて、前記データ群に関連するメモ
   リのアドレスを定義する物理要求を生成するアドレス処
   理回路と、 前記物理要求に基づいて、前記メモリと前記プロセッサ
   との間の前記データ群の転送を達成するメモリインター
   フェースと、 を備えることを特徴とするメモリ協働型データ処理装
   置。
2. 【請求項２】複数のプロセッサと複数のアドレス処理回
   路とを備えると共に、前記メモリインターフェースは、 前記物理要求に基づいて、個々のマクロコマンドが関連
   データ群に関係する前記メモリの一部とこの一部のアド
   レスとを特定する複数のマクロコマンドを生成する付加
   的アドレス処理回路と、 個々のプロセッサにより支援される複数のマクロコマン
   ドを受け入れると共に仲裁スキームにしたがって前記複
   数のマクロコマンドの１つ１つを選択するアービタと、 前記アービタにより選択された順序で前記複数のマクロ
   コマンドを処理して、その処理されたマクロコマンドに
   より前記メモリの一部とそのアドレスが特定されるよう
   にアクセスを確立するアクセスインターフェースと、 を備えることを特徴とする請求項１に記載のメモリ協働
   型データ処理装置。