JPH10312333A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JPH10312333A JPH10312333A JP12270097A JP12270097A JPH10312333A JP H10312333 A JPH10312333 A JP H10312333A JP 12270097 A JP12270097 A JP 12270097A JP 12270097 A JP12270097 A JP 12270097A JP H10312333 A JPH10312333 A JP H10312333A
- Authority
- JP
- Japan
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- control signal
- signal
- priority
- state
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【解決手段】情報処理装置におけるデータブロック転送
の制御装置に関し、記憶手段の種類に応じた制御信号を
発生するための制御信号発生手段１０３をただ一つのス
テートマシンで構成する。また、記憶装置へのアクセス
要求要因の競合が発生したときに、優先順位を判定する
優先順位判定手段１０２を直前に選択されたアクセス要
求要因の優先度を最下位に設定する機能を有する構成と
する。 【効果】複数の記憶装置の制御信号をただ一つのステー
トマシンから成る制御信号発生手段で実現できるため、
回路設計時の負荷の軽減および回路規模の縮小に寄与す
る。更に直前に選択されたアクセス要求要因の優先度を
最下位に割り付けられるため、予め設定された優先順位
を基本とし、優先順位の高いアクセス要求要因が連続し
て発生しても、他のアクセス要求要因が選択されないと
いう課題を克服することができる。
の制御装置に関し、記憶手段の種類に応じた制御信号を
発生するための制御信号発生手段１０３をただ一つのス
テートマシンで構成する。また、記憶装置へのアクセス
要求要因の競合が発生したときに、優先順位を判定する
優先順位判定手段１０２を直前に選択されたアクセス要
求要因の優先度を最下位に設定する機能を有する構成と
する。 【効果】複数の記憶装置の制御信号をただ一つのステー
トマシンから成る制御信号発生手段で実現できるため、
回路設計時の負荷の軽減および回路規模の縮小に寄与す
る。更に直前に選択されたアクセス要求要因の優先度を
最下位に割り付けられるため、予め設定された優先順位
を基本とし、優先順位の高いアクセス要求要因が連続し
て発生しても、他のアクセス要求要因が選択されないと
いう課題を克服することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
けるデータブロック転送の制御装置に関する。
けるデータブロック転送の制御装置に関する。
【０００２】
【従来の技術】ディスクメモリとホストコンピュータ間
のデータ転送を制御するデータ転送制御装置において
は、ディスクメモリからホストコンピュータへ、または
ホストコンピュータからディスクメモリへ転送するデー
タを一時格納するＳＲＡＭやＤＲＡＭに代表される半導
体メモリへの書き込み・読み出しのための制御信号を生
成する機能が必要である。
のデータ転送を制御するデータ転送制御装置において
は、ディスクメモリからホストコンピュータへ、または
ホストコンピュータからディスクメモリへ転送するデー
タを一時格納するＳＲＡＭやＤＲＡＭに代表される半導
体メモリへの書き込み・読み出しのための制御信号を生
成する機能が必要である。
【０００３】従来のデータ転送制御装置は、複数のメモ
リの制御手段を有するものは少ない。複数のメモリの制
御手段を有するデータ転送制御装置でも、図２に示すよ
うにＳＲＡＭ２０６、擬似ＳＲＡＭ２０７、ＤＲＡＭ２
０８といったメモリの種類に応じた制御信号生成手段を
２０３、２０４、２０５と複数用意したものにすぎず、
これが回路規模を増大させる要因になっていた。
リの制御手段を有するものは少ない。複数のメモリの制
御手段を有するデータ転送制御装置でも、図２に示すよ
うにＳＲＡＭ２０６、擬似ＳＲＡＭ２０７、ＤＲＡＭ２
０８といったメモリの種類に応じた制御信号生成手段を
２０３、２０４、２０５と複数用意したものにすぎず、
これが回路規模を増大させる要因になっていた。
【０００４】また、データ転送制御装置の内部回路にお
いて、メモリへのアクセス要求要因が同時に複数発生し
た場合、優先順位を判定する必要がある。優先順位の決
定手段としては、図１０に示す固定優先順位方式と、図
１１に示す循環優先順位方式がよく知られている。固定
優先順位方式では、一番優先順位の高いアクセス要求要
因ＲＥＱ０が続けて発生した場合、それ以外のアクセス
要求要因ＲＥＱ１、ＲＥＱ２、ＲＥＱ３が受け付けられ
なくなるという問題があった。この問題を回避するため
に循環優先順位方式が使われることが多いが、二番目に
優先順位の高いＲＥＱ１が選択された直後にＲＥＱ０と
ＲＥＱ２が競合した場合、本来一番優先順位の高いＲＥ
Ｑ０が選択されずにＲＥＱ２が選択されてしまうという
新たな問題が発生した。
いて、メモリへのアクセス要求要因が同時に複数発生し
た場合、優先順位を判定する必要がある。優先順位の決
定手段としては、図１０に示す固定優先順位方式と、図
１１に示す循環優先順位方式がよく知られている。固定
優先順位方式では、一番優先順位の高いアクセス要求要
因ＲＥＱ０が続けて発生した場合、それ以外のアクセス
要求要因ＲＥＱ１、ＲＥＱ２、ＲＥＱ３が受け付けられ
なくなるという問題があった。この問題を回避するため
に循環優先順位方式が使われることが多いが、二番目に
優先順位の高いＲＥＱ１が選択された直後にＲＥＱ０と
ＲＥＱ２が競合した場合、本来一番優先順位の高いＲＥ
Ｑ０が選択されずにＲＥＱ２が選択されてしまうという
新たな問題が発生した。
【０００５】
【発明が解決しようとする課題】本発明の目的は、この
ような課題を解決するものであり、第一に複数のメモリ
に対応する制御信号発生手段を一つのステートマシンで
構成し、回路設計の負荷および回路規模を縮小するこ
と、第二にあらかじめ設定した優先順位を守り、かつ優
先順位が上位のアクセス要求が連続して発生したときに
も、他のアクセス要求要因を効果的に有効にする優先順
位判定手段を提供するデータ転送制御装置を実現するこ
とにある。
ような課題を解決するものであり、第一に複数のメモリ
に対応する制御信号発生手段を一つのステートマシンで
構成し、回路設計の負荷および回路規模を縮小するこ
と、第二にあらかじめ設定した優先順位を守り、かつ優
先順位が上位のアクセス要求が連続して発生したときに
も、他のアクセス要求要因を効果的に有効にする優先順
位判定手段を提供するデータ転送制御装置を実現するこ
とにある。
【０００６】
【課題を解決するための手段】本発明のデータ転送制御
装置は、記憶手段への書き込み・読み出しのための制御
信号を生成する制御信号発生手段と、前記記憶手段への
アクセスを要求する複数の要因に対してその要求が競合
したときに優先順位を判定する優先順位判定手段を有す
るものであり、記憶手段の種類に応じて異なるタイミン
グの制御信号を生成する制御信号発生手段を１つのステ
ートマシンで実現することを特徴とする。
装置は、記憶手段への書き込み・読み出しのための制御
信号を生成する制御信号発生手段と、前記記憶手段への
アクセスを要求する複数の要因に対してその要求が競合
したときに優先順位を判定する優先順位判定手段を有す
るものであり、記憶手段の種類に応じて異なるタイミン
グの制御信号を生成する制御信号発生手段を１つのステ
ートマシンで実現することを特徴とする。
【０００７】また、記憶手段へのアクセス要求要因の優
先順位を変更する手段を備え、直前に選択されたアクセ
ス要求要因の優先順位を最下位に設定する機能を持つ優
先順位判定手段を有することを特徴とする。
先順位を変更する手段を備え、直前に選択されたアクセ
ス要求要因の優先順位を最下位に設定する機能を持つ優
先順位判定手段を有することを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明について実施に基づ
いて詳細に説明する。
いて詳細に説明する。
【０００９】図１は本発明のデータ転送制御装置１０１
と外部メモリ１０４、１０５、１０６からなるシステム
例を示すブロック図である。本例では１０４をＳＲＡ
Ｍ、１０５を擬似ＳＲＡＭ、１０６をＤＲＡＭと想定し
て説明する。１０２は優先順位判定手段であり、優先順
位可変信号１１２により設定された優先順位に従い、内
部ブロックからのメモリアクセス要求信号１０７なるＲ
ＥＱ０からＲＥＱ３が競合した場合に優先順位を判定
し、制御信号発生手段１０３にアクセス要求信号１０８
を出力する。競合がない場合は無条件でメモリアクセス
要求が有効となる。
と外部メモリ１０４、１０５、１０６からなるシステム
例を示すブロック図である。本例では１０４をＳＲＡ
Ｍ、１０５を擬似ＳＲＡＭ、１０６をＤＲＡＭと想定し
て説明する。１０２は優先順位判定手段であり、優先順
位可変信号１１２により設定された優先順位に従い、内
部ブロックからのメモリアクセス要求信号１０７なるＲ
ＥＱ０からＲＥＱ３が競合した場合に優先順位を判定
し、制御信号発生手段１０３にアクセス要求信号１０８
を出力する。競合がない場合は無条件でメモリアクセス
要求が有効となる。
【００１０】制御信号発生手段１０３は、アクセス要求
信号１０８を受けてアクセス許可信号１１５を発生し、
優先順位判定手段１０２を介して、メモリアクセスが受
け付けられたことを示すメモリアクセス許可信号１１４
なるＡＣＫ０〜ＡＣＫ３を内部ブロックに出力する。制
御信号発生手段１０３は、外部に接続するメモリの種類
および動作条件を示すために、外部入力端子もしくはレ
ジスタによるソフトウェアで設定可能な信号１１３に応
じて、ＳＲＡＭ用制御信号１０９、擬似ＳＲＡＭ用制御
信号１１０、ＤＲＡＭ用制御信号１１１のいずれかを出
力する。
信号１０８を受けてアクセス許可信号１１５を発生し、
優先順位判定手段１０２を介して、メモリアクセスが受
け付けられたことを示すメモリアクセス許可信号１１４
なるＡＣＫ０〜ＡＣＫ３を内部ブロックに出力する。制
御信号発生手段１０３は、外部に接続するメモリの種類
および動作条件を示すために、外部入力端子もしくはレ
ジスタによるソフトウェアで設定可能な信号１１３に応
じて、ＳＲＡＭ用制御信号１０９、擬似ＳＲＡＭ用制御
信号１１０、ＤＲＡＭ用制御信号１１１のいずれかを出
力する。
【００１１】図３は制御信号発生手段１０３の出力信号
を生成するステートマシンを示す状態遷移図である。電
源投入直後、またはシステムリセット後は状態０であ
る。アクセス要求信号１０８が入力されると内部クロッ
クに同期して状態が変化する。本ステートマシンの状態
遷移条件を以下に示す。
を生成するステートマシンを示す状態遷移図である。電
源投入直後、またはシステムリセット後は状態０であ
る。アクセス要求信号１０８が入力されると内部クロッ
クに同期して状態が変化する。本ステートマシンの状態
遷移条件を以下に示す。
【００１２】状態０→状態１：リフレッシュ以外のアク
セス要求発生。
セス要求発生。
【００１３】状態１→状態２：無条件。
【００１４】状態２→状態３：無条件。
【００１５】状態３→状態４：ＳＲＡＭまたは擬似ＳＲ
ＡＭ、またはＤＲＡＭのディマンドモード。
ＡＭ、またはＤＲＡＭのディマンドモード。
【００１６】状態４→状態０：無条件。
【００１７】状態３→状態５：ＤＲＡＭのページモー
ド。
ド。
【００１８】状態５→状態６：無条件。
【００１９】状態６→状態５：ＲＥＱ＝Ｈ。
【００２０】状態６→状態７：ＲＥＱ＝Ｌ。
【００２１】状態７→状態４：無条件。
【００２２】状態０→状態８：リフレッシュ要求発生。
【００２３】状態８→状態９：無条件。
【００２４】状態９→状態Ａ：無条件。
【００２５】状態Ａ→状態Ｂ：無条件。
【００２６】状態Ｂ→状態０：擬似ＳＲＡＭ。
【００２７】状態Ｂ→状態Ｃ：ＤＲＡＭ。
【００２８】状態Ｃ→状態０：無条件。
【００２９】図４はＳＲＡＭまたは擬似ＳＲＡＭの読み
出し・書き込み時のタイミングを示したものである。読
み出し要求信号ＲＥＱ１と書き込み要求信号ＲＥＱ２が
競合し、ＲＥＱ１が先に選択された場合を想定してい
る。ＳＴＡＴＥは図３のステートマシンの状態を示して
いる。ＳＲＡＭまたは擬似ＳＲＡＭの各制御信号の出力
条件は以下の通りである。
出し・書き込み時のタイミングを示したものである。読
み出し要求信号ＲＥＱ１と書き込み要求信号ＲＥＱ２が
競合し、ＲＥＱ１が先に選択された場合を想定してい
る。ＳＴＡＴＥは図３のステートマシンの状態を示して
いる。ＳＲＡＭまたは擬似ＳＲＡＭの各制御信号の出力
条件は以下の通りである。
【００３０】前提条件：ＳＲＡＭまたは擬似ＳＲＡＭ接
続時。
続時。
【００３１】ＡＣＫ信号：状態１、２、３のときに有
効。
効。
【００３２】ＸＭＣＳ信号：状態１、２、３のときに有
効。
効。
【００３３】ＸＭＯＥ信号：読み出し要求時の状態２、
３のときに有効。
３のときに有効。
【００３４】ＸＭＷＥ信号：書き込み要求時の状態２、
３のときに有効。
３のときに有効。
【００３５】ＭＡ信号（メモリアドレス）：状態０、
１、２、３のときに有効。
１、２、３のときに有効。
【００３６】ＤＯＵＴ信号（書き込みデータ）：書き込
み要求時の状態０、１、２、３のときに有効。
み要求時の状態０、１、２、３のときに有効。
【００３７】図９から図１１は擬似ＳＲＡＭのリフレッ
シュ時のタイミングを示したものである。リフレッシュ
要求信号ＲＥＱ０と読み出し／書き込み要求信号ＲＥＱ
３が競合し、ＲＥＱ０が先に選択された場合を想定して
いる。擬似ＳＲＡＭの各制御信号の出力条件は以下の通
りである。
シュ時のタイミングを示したものである。リフレッシュ
要求信号ＲＥＱ０と読み出し／書き込み要求信号ＲＥＱ
３が競合し、ＲＥＱ０が先に選択された場合を想定して
いる。擬似ＳＲＡＭの各制御信号の出力条件は以下の通
りである。
【００３８】前提条件：擬似ＳＲＡＭ接続時。
【００３９】ＡＣＫ信号：状態８、９、Ａのときに有
効。
効。
【００４０】ＸＲＥＦ信号：状態９、Ａのときに有効。
【００４１】ＸＭＣＳ信号：状態１、２、３のときに有
効。
効。
【００４２】ＸＭＯＥ信号：読み出し要求時の状態２、
３のときに有効。
３のときに有効。
【００４３】ＸＭＷＲ信号：書き込み要求時の状態２、
３のときに有効。
３のときに有効。
【００４４】図６はＤＲＡＭのリフレッシュ時のタイミ
ングを示したものであり、このタイミングはＣＡＳビフ
ォアＲＡＳに対応する。リフレッシュ要求信号ＲＥＱ０
と読み出し／書き込み要求信号ＲＥＱ３が競合し、ＲＥ
Ｑ０が先に選択された場合を想定している。ＤＲＡＭの
各制御信号の出力条件は以下の通りである。
ングを示したものであり、このタイミングはＣＡＳビフ
ォアＲＡＳに対応する。リフレッシュ要求信号ＲＥＱ０
と読み出し／書き込み要求信号ＲＥＱ３が競合し、ＲＥ
Ｑ０が先に選択された場合を想定している。ＤＲＡＭの
各制御信号の出力条件は以下の通りである。
【００４５】前提条件：ＤＲＡＭ接続時。
【００４６】ＡＣＫ信号：状態１、２、３、８、９、Ａ
のときに有効。
のときに有効。
【００４７】ＸＲＡＳ信号：状態１、２、３、９、Ａ、
Ｂのときに有効。
Ｂのときに有効。
【００４８】ＸＣＡＳ信号：状態３、８、９のときに有
効。
効。
【００４９】ＸＭＷＥ信号：書き込み要求時の状態２、
３、４のときに有効。
３、４のときに有効。
【００５０】図７はＤＲＡＭのディマンドモードでの読
み出し・書き込み時のタイミングを示したものである。
読み出し要求信号ＲＥＱ１と書き込み要求信号ＲＥＱ２
が競合し、ＲＥＱ１が先に選択された場合を想定してい
る。ＤＲＡＭの各制御信号の出力条件は以下の通りであ
る。
み出し・書き込み時のタイミングを示したものである。
読み出し要求信号ＲＥＱ１と書き込み要求信号ＲＥＱ２
が競合し、ＲＥＱ１が先に選択された場合を想定してい
る。ＤＲＡＭの各制御信号の出力条件は以下の通りであ
る。
【００５１】前提条件：ＤＲＡＭ接続時およびディマン
ドモード。
ドモード。
【００５２】ＡＣＫ信号：状態１、２、３のときに有
効。
効。
【００５３】ＸＲＡＳ信号：状態１、２、３のときに有
効。
効。
【００５４】ＸＣＡＳ信号：状態３のときに有効。
【００５５】ＸＭＷＥ信号：書き込み要求時の状態２、
３、４のときに有効。
３、４のときに有効。
【００５６】ＭＡ信号（カラムアドレス）：状態０、１
のときに有効。
のときに有効。
【００５７】ＭＡ信号（ローアドレス）：状態２、３の
ときに有効。
ときに有効。
【００５８】ＤＯＵＴ信号（書き込みデータ）：書き込
み要求時の状態０、１、２、３のときに有効。
み要求時の状態０、１、２、３のときに有効。
【００５９】図８はＤＲＡＭのページモードでの読み出
し／書き込み時のタイミングを示したものである。ＤＲ
ＡＭの各制御信号の出力条件は以下の通りである。
し／書き込み時のタイミングを示したものである。ＤＲ
ＡＭの各制御信号の出力条件は以下の通りである。
【００６０】前提条件：ＤＲＡＭ接続時およびページモ
ード。
ード。
【００６１】ＡＣＫ信号：状態１、２、３、６のときに
有効。
有効。
【００６２】ＸＲＡＳ信号：状態１、２、３、５、６の
ときに有効。
ときに有効。
【００６３】ＸＣＡＳ信号：状態３、６のときに有効。
【００６４】ＸＭＷＥ信号：書き込み要求時の状態２、
３、４、５、６、７のときに有効。
３、４、５、６、７のときに有効。
【００６５】ＭＡ信号（カラムアドレス）：状態０、１
のときに有効。
のときに有効。
【００６６】ＭＡ信号（ローアドレス）：状態２、３、
５、６のときに有効。
５、６のときに有効。
【００６７】ＤＯＵＴ信号（書き込みデータ）：書き込
み要求時の状態０、１、２、３、５、６のときに有効。
み要求時の状態０、１、２、３、５、６のときに有効。
【００６８】以上述べたように、図４から図８に示した
タイミングでの制御信号の出力条件を組み合わせること
により、図３に示したステートマシンでＳＲＡＭ、擬似
ＳＲＡＭ、およびＤＲＡＭを外部メモリとして接続する
ときの制御信号を生成することができる。
タイミングでの制御信号の出力条件を組み合わせること
により、図３に示したステートマシンでＳＲＡＭ、擬似
ＳＲＡＭ、およびＤＲＡＭを外部メモリとして接続する
ときの制御信号を生成することができる。
【００６９】本例ではＳＲＡＭ、擬似ＳＲＡＭ、ＤＲＡ
Ｍの３種類のメモリに対応するステートマシンを示した
が、それ以外のメモリに対応するステートマシンを構成
することは容易である。また、ＤＲＡＭのリフレッシュ
方式もＣＡＳビフォアＲＡＳ以外に対応できることはい
うまでもない。
Ｍの３種類のメモリに対応するステートマシンを示した
が、それ以外のメモリに対応するステートマシンを構成
することは容易である。また、ＤＲＡＭのリフレッシュ
方式もＣＡＳビフォアＲＡＳ以外に対応できることはい
うまでもない。
【００７０】図１の１０２は優先順位判定手段である
が、本発明の優先順位判定手段は優先順位可変信号１１
２により、図９に示す直前に処理したアクセス要求要因
を最下位にするモード、図１０に示す固定優先順位モー
ド、図１１に示す循環優先順位モードを選択することが
できる。
が、本発明の優先順位判定手段は優先順位可変信号１１
２により、図９に示す直前に処理したアクセス要求要因
を最下位にするモード、図１０に示す固定優先順位モー
ド、図１１に示す循環優先順位モードを選択することが
できる。
【００７１】図９から図１１の行は直前に選択されたア
クセス要求信号を、列は優先順位を示している。本発明
の優先順位判定手段は図９に示す通り、 直前にＲＥＱ０が選択された場合：ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ０ 直前にＲＥＱ１が選択された場合：ＲＥＱ０＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ１ 直前にＲＥＱ２が選択された場合：ＲＥＱ０＞ＲＥＱ１＞ＲＥＱ３＞ＲＥＱ２ 直前にＲＥＱ３が選択された場合：ＲＥＱ０＞ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３ という優先順位を決定する。これは直前に選択されたア
クセス要求信号の情報を保持し、優先順位を最下位にす
るという条件を設定するだけで容易に実現可能である。
クセス要求信号を、列は優先順位を示している。本発明
の優先順位判定手段は図９に示す通り、 直前にＲＥＱ０が選択された場合：ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ０ 直前にＲＥＱ１が選択された場合：ＲＥＱ０＞ＲＥＱ２＞ＲＥＱ３＞ＲＥＱ１ 直前にＲＥＱ２が選択された場合：ＲＥＱ０＞ＲＥＱ１＞ＲＥＱ３＞ＲＥＱ２ 直前にＲＥＱ３が選択された場合：ＲＥＱ０＞ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３ という優先順位を決定する。これは直前に選択されたア
クセス要求信号の情報を保持し、優先順位を最下位にす
るという条件を設定するだけで容易に実現可能である。
【００７２】本例ではアクセス要求要因をＲＥＱ０から
ＲＥＱ３までの４つの場合を示したが、５つ以上のアク
セス要求要因が存在する場合でも同様の方法で実現でき
ることはいうまでもない。
ＲＥＱ３までの４つの場合を示したが、５つ以上のアク
セス要求要因が存在する場合でも同様の方法で実現でき
ることはいうまでもない。
【００７３】
【発明の効果】以上述べたように、本発明によれば第一
に、外部メモリの種類に応じた制御信号をただ一つのス
テートマシンで構成できるため、回路設計の負荷の軽
減、および回路規模の縮小に寄与することができる。
に、外部メモリの種類に応じた制御信号をただ一つのス
テートマシンで構成できるため、回路設計の負荷の軽
減、および回路規模の縮小に寄与することができる。
【００７４】第二に、直前に選択されたアクセス要求要
因を最下位に割り付ける機能を有する優先順位判定手段
を実現できるため、優先順位が厳しく管理されている場
合にあらかじめ設定された優先順位を基本とし、優先順
位の高いアクセス要求要因が連続して発生しても、他の
アクセス要求要因が選択されないという課題を克服する
ことができる。
因を最下位に割り付ける機能を有する優先順位判定手段
を実現できるため、優先順位が厳しく管理されている場
合にあらかじめ設定された優先順位を基本とし、優先順
位の高いアクセス要求要因が連続して発生しても、他の
アクセス要求要因が選択されないという課題を克服する
ことができる。
【図１】本発明のデータ転送制御装置とメモリを用いた
システム例のブロック図。
システム例のブロック図。
【図２】従来のデータ転送制御装置とメモリの用いたシ
ステム例のブロック図。
ステム例のブロック図。
【図３】本発明の制御信号発生手段のステートマシン例
を示す状態遷移図。
を示す状態遷移図。
【図４】ＳＲＡＭまたは擬似ＳＲＡＭの読み出し・書き
込みタイミング。
込みタイミング。
【図５】擬似ＳＲＡＭのリフレッシュ・タイミング。
【図６】ＤＲＡＭのリフレッシュ・タイミング。
【図７】ＤＲＡＭのディマンドモードでの読み出し・書
き込みタイミング。
き込みタイミング。
【図８】ＤＲＡＭのページモードでの読み出し・書き込
みタイミング。
みタイミング。
【図９】本発明の優先順位判定方法。
【図１０】固定優先順位判定方法。
【図１１】循環優先順位判定方法。
１０１・・・データ転送制御装置 １０２・・・優先順位判定手段 １０３・・・制御信号発生手段 １０４・・・ＳＲＡＭ １０５・・・擬似ＳＲＡＭ １０６・・・ＤＲＡＭ １０７・・・メモリアクセス要求信号 １０８・・・アクセス要求信号 １０９・・・ＳＲＡＭ制御信号 １１０・・・擬似ＳＲＡＭ制御信号 １１１・・・ＤＲＡＭ制御信号 １１２・・・優先順位可変信号 １１３・・・メモリ種類設定信号 １１４・・・メモリアクセス許可信号 １１５・・・アクセス許可信号 ２０１・・・データ転送制御装置 ２０２・・・優先順位判定手段 ２０３・・・ＳＲＡＭ用制御信号発生手段 ２０４・・・擬似ＳＲＡＭ用制御信号発生手段 ２０５・・・ＤＲＡＭ用制御信号発生手段 ２０６・・・ＳＲＡＭ ２０７・・・擬似ＳＲＡＭ ２０８・・・ＤＲＡＭ ２０９・・・メモリアクセス要求信号 ２１０・・・優先順位判定信号 ２１１・・・ＳＲＡＭ制御信号 ２１２・・・擬似ＳＲＡＭ制御信号 ２１３・・・ＤＲＡＭ制御信号 ２１４・・・メモリ種類設定信号 ２１５・・・メモリ種類選択回路 ２１６・・・ＳＲＡＭ用アクセス要求信号 ２１７・・・擬似ＳＲＡＭ用アクセス要求信号 ２１８・・・ＤＲＡＭ用アクセス要求信号
Claims (2)
- 【請求項１】記憶手段への書き込み・読み出しのための
制御信号を生成する制御信号発生手段と、前記記憶手段
へのアクセスを要求する複数の要因に対してその要求が
競合したときに優先順位を判定する優先順位判定手段を
有するデータ転送制御装置において、前記記憶手段の種
類に応じて異なるタイミングの制御信号を生成する制御
信号発生手段を１つのステートマシンで実現することを
特徴とするデータ転送制御装置。 - 【請求項２】記憶手段への書き込み・読み出しのための
制御信号を生成する制御信号発生手段と、前記記憶手段
へのアクセスを要求する複数の要因に対してその要求が
競合したときに優先順位を判定する優先順位判定手段を
有するデータ転送制御装置において、前記記憶手段への
アクセス要求要因の優先順位を変更する手段を備え、直
前に選択されたアクセス要求要因の優先順位を最下位に
設定する機能を持つ優先順位判定手段を有することを特
徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270097A JPH10312333A (ja) | 1997-05-13 | 1997-05-13 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270097A JPH10312333A (ja) | 1997-05-13 | 1997-05-13 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312333A true JPH10312333A (ja) | 1998-11-24 |
Family
ID=14842457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12270097A Withdrawn JPH10312333A (ja) | 1997-05-13 | 1997-05-13 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514221A (ja) * | 2003-12-09 | 2007-05-31 | トムソン ライセンシング | メモリコントローラ |
-
1997
- 1997-05-13 JP JP12270097A patent/JPH10312333A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514221A (ja) * | 2003-12-09 | 2007-05-31 | トムソン ライセンシング | メモリコントローラ |
| KR101198981B1 (ko) | 2003-12-09 | 2012-11-07 | 톰슨 라이센싱 | 메모리 제어기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A131 | Notification of reasons for refusal |
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| A761 | Written withdrawal of application |
Effective date: 20050511 Free format text: JAPANESE INTERMEDIATE CODE: A761 |